KR100806038B1 - 반도체 소자의 콘택홀 형성 방법 - Google Patents

반도체 소자의 콘택홀 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로서, 반도체 기판상에 액티브 영역과 필드영역을 한정하는 소자분리 절연막을 형성하는 단계; 상기 액티브 영역 위에 게이트산화막, 게이트 및 측벽 스페이서를 형성하는 단계; 상기 액티브 영역 위에 이온주입하여 소스/드레인 영역을 형성하는 단계; 상기 게이트 및 소스/드레인 영역이 형성된 상기 반도체 기판 위에 실리사이드층, 보더레스 질화막 및 층간절연막을 순차적으로 형성하는 단계; 상기 소스/드레인 영역 및 상기 소자분리 절연막을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 형성시 상기 소자분리 절연막이 노출되어 침투영역이 형성된 경우, 선택적 결정성장(SEG) 방법에 의해 상기 침투영역에 실리콘 보상부분을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법에 관한 것이다.
반도체소자, 보더레스 콘택

Description

반도체 소자의 콘택홀 형성 방법{Method for fabricating contact hole of semiconductor device}
도 1 내지 도 3은 종래의 반도체 콘택홀 형성 방법을 도시한 단면도이다.
도 4 내지 도 7은 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 도시한 단면도이다.
도 8 내지 도 9는 본 발명의 따른 반도체 소자의 콘택홀 형성방법의 다른 실시예를 도시한 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
10: 반도체 기판 20: 소자분리 절연막
30: 실리사이드층 40: 질화막
50: 층간절연막 60: 콘택홀
70: 게이트절연막 80: 게이트
90: 스페이서 100: 소스/드레인 영역
110: 실리콘층 120: 침투영역
D: 접합깊이 A: 실리콘 보상부분
B: 실리콘 보상부분
본 발명의 반도체 소자의 콘택홀 형성 방법에 관한 것으로서, 더욱 상세하게는 보더레스 콘택홀 형성시 발생될 수 있는 소자분리막의 노출부위를 보상 증착함으로서 액티브 영역을 확보하여 콘택저항을 감소시킬 수 있는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
최근의 반도체 소자를 제조하는데 있어서 고집적화와 고성능화를 위해 수많은 연구가 행해져 왔다. 이러한 일환으로 게이트 선폭의 축소, 구리배선 공정기술 등 많은 기술 발전이 이루어져 왔다. 특히, 소스/드레인/게이트와 금속배선의 연결부위인 콘택홀의 경우는 보더레스(Borderless) 콘택 기술을 이용하여 고집적화 및 고성능화를 이루고 있다.
반도체 소자가 고집적화되어 감에 따라 각 단위 소자가 차지하는 면적은 줄어들고 있으며, 콘택이 형성되는 영역 또한 줄어들고 있다, 이로 인하여, 콘택 저항이 증가될 뿐만 아니라 콘택 공정 마진의 확보가 어려워지고 있다.
콘택 저항의 증가를 보상하기 위하여, 콘택 부분에 금속-실리사이드층을 적용하고 또한 콘택 공정 마진의 확보를 위하여, 상기 보더레스 콘택(Borderless Contact; BLC)을 적용하고 있다.
즉, 트랜지스터의 소스/드레인 영역에 반도체 소자의 선폭이 미세화 되면서 단위 트랜지스터 소자의 배선연결을 위한 콘택형성은 BLC 방법을 적용하여 콘택이 형성되는 영역을 따로 구분하지 않고 직접 트랜지스터의 소스나 드레인 영역에 콘 택을 형성시키므로 칩 크기를 더욱 줄이는 효과를 얻을 수 있는 것이다.
종래 기술에 따른 반도체 소자의 보더레스 콘택홀 형성방법을 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 실리콘 기판(1)에 대한 선택적 제거 및 산화물 매립으로 소자분리 절연막(2)을 형성하여 액티브 영역과 필드영역을 형성한 후 실리사이드층(self-aligned silicide)(3)을 형성한다.
도 2에 도시된 바와 같이, 보더레스 콘택 질화막(4)을 상기 실리사이드층(3)이 형성된 상기 기판(1) 상에 순차로 형성한다.
도 3에 도시된 바와 같이, 상기 기판(1) 전면상에 PMD(polysilicon-metal-dielectric) 물질층(5)의 증착과 식각으로 보더레스 콘택홀(6)을 형성한다.
상기와 같은 일련의 공정으로 형성된 반도체 소자의 보더레스 콘택홀(6)은 액티브 영역과 소자분리막 영역에 동시에 존재한다.
이와 같은 종래기술의 반도체 소자의 콘택 형성 공정은, 보더레스 콘택 질화막(4)을 식각정지막으로 사용한다. 따라서, 콘택 식각에서 1차로 PMD 물질층(5)을 식각 진행하여 보더레스 콘택 질화막(4)에서 식각을 정지하고 2차로 보더레스 콘택 질화막(4)을 식각 진행한다. 만일, 식각정지막을 사용하지 않은 경우 또는 과도식각된 경우 소자분리막(2) 일부가 식각되어 접합 누설전류가 발생될 위험이 있다.
그 결과, 보더레스 콘택홀(6) 부위에는 설계여유가 부족하여 액티브와의 접촉면적이 작아지게 되어 콘택저항이 높게 되는 문제점이 있다.
특히, 소자가 고집적화 될수록 보더레스 콘택 기술은 소스/드레인 영역과 소 자분리 영역의 적층 한계를 넘어서게 되고, 특히 설계법칙(design rule)의 여유가 배우 좁은 소자는 콘택홀과 소스/드레인 등의 접촉시 접합(juntion) 부위를 침범하는 사례가 빈번히 발생되고 있다. 이는 현재의 일반적인 폴리 선폭인 0.13㎛ 정도에서의 콘택홀의 임계치수(Critical demension)는 0.16㎛ 정도에 불과하며, 콘택-폴리 오버랩과 콘택-액티브 오버랩, 즉 리소그래피(lithography) 측면에서의 OPC(Optical Proxymity Correction)등의 작업을 적용하더라도, 0.1㎛ 이하가 되는 부분이 발생된다.
액티브-콘택 오버레이 등의 정확도에 따라 그 접촉 면적의 변화는 예측키 힘들 정도로 중요한 문제점으로 부각되고 있다. 여기에, LDD(Lightly dopde drain) 스페이서 형성, 실리사이드 차단막 형성, 실리사이드 형성 전 후의 세정공정 등에 의해, 최초의 실리콘 기판 높이는 500~1,000Å 가량 낮아지게 되고, 이로 인해 STI(Shllow Trench Isolation)의 상부와 접합 깊이(Junction Depth) 간의 높이 차이는 100~500Å 정도의 매우 낮은 차이를 가지게 된다.
또한, 콘택홀 건식식각 후속공정인 RF 스퍼터 클리닝 또는 할로겐족 원소(불소, 염소 등.) Wet 클리닝 (Ti/TiN 증착전 Pre-Cleaning)시 STI의 산화막이 100~500Å 정도 추가손실이 일어나므로, Ti/TiN 증착시 소스/드레인과 웰의 쇼트(Short)가 발생하게 되며, 또한 동일 셀 내에서의 위치별로 콘택 저항차이를 유발시키고 접합 누설선류(Junction Leakage)를 유발하게 되어 소자의 수율과 신뢰성을 현저히 저하시키는 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 보더레스 콘택 형성시 과도식각에 의해 소자분리 절연막이 노출된 경우 상기 노출부위를 보상 증착함으로써 콘택 형성시 접합 브리지를 방지하여 반도체 소자의 신뢰성과 수율을 향상시키고, 또한 콘택-액티브 접촉면적을 증가시켜 콘택 저항을 감소시킬 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 콘택홀 형성방법은, 반도체 기판상에 액티브 영역과 필드영역을 한정하는 소자분리 절연막을 형성하는 단계; 상기 액티브 영역 위에 게이트산화막, 게이트 및 측벽 스페이서를 형성하는 단계; 상기 액티브 영역 위에 이온주입하여 소스/드레인 영역을 형성하는 단계; 상기 게이트 및 소스/드레인 영역이 형성된 상기 반도체 기판 위에 실리사이드층, 보더레스 질화막 및 층간절연막을 순차적으로 형성하는 단계; 상기 소스/드레인 영역 및 상기 소자분리 절연막을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 형성시 상기 소자분리 절연막이 노출되어 침투영역이 형성된 경우, 선택적 결정성장(SEG) 방법에 의해 상기 침투영역에 실리콘 보상부분을 형성하는 단계를 포함하여 이루어진다.
또한, 상기 선택적 결정 성장(SEG) 방법은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(Si-Ge) 가스 중 어느 하나를 사용하여 보상하는 것을 포함하여 이루어진다.
또한, 상기 선택적 결정성장(SEG) 방법은 10-200 Torr의 압력, 600~900℃의 온도에서 SixHy 가스를 10~1000 SCCM 사용하는 것을 포함하여 이루어진다.
또한, 상기 선택적 결정성장(SEG) 방법에서 사용되는 가스는 SiH4 또는 Si2H6 중 적어도 어느 하나인 것을 포함하여 이루어진다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은, 반도체 기판 상에 액티브 영역과 필드영역을 한정하는 소자분리 절연막을 형성하는 단계; 상기 액티브 영역 위에 게이트산화막, 게이트 및 측벽 스페이서를 형성하는 단계; 상기 액티브 영역 위에 이온주입하여 소스/드레인 영역을 형성하는 단계; 상기 게이트 및 소스/드레인 영역이 형성된 상기 반도체 기판 위에 실리사이드층, 보더레스 질화막 및 층간절연막을 순차적으로 형성하는 단계; 상기 소스/드레인 영역 및 상기 소자분리 절연막을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 형성시 상기 소자분리 절연막이 노출되어 침투영역이 형성된 경우, 화학적 기상증착(CVD) 방법에 의해 실리콘층을 형성한 후 상기 실리콘층을 전면식각하여 실리콘 보상부분을 형성하는 단계를 포함하여 이루어진다.
또한, 상기 화학적 기상증착(CVD) 방법은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(Si-Ge) 가스 중 어느 하나를 사용하여 보상하는 것을 포함하여 이루어진다.
또한, 상기 보더레스 질화막의 두께는 150~800Å 인 것을 포함하여 이루어진다.
또한, 상기 층간절연막은 PSG(Phosphorus Silicate Glass), BPSG(Boro-Phosphorus Silicate Glass) 또는 PE-TEOS 중 적어도 어느 하나인 것을 포함하여 이루어진다.
또한, 상기 콘택홀을 형성하는 단계는 CxHyFz의 식각가스와 O2, N2, Ar 또는 He 중 적어도 어느 하나의 첨가가스를 사용하여 건식식각하는 것을 포함하여 이루어진다.
이하, 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 4 및 도 9는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도이다.
도 4를 참조하면, 반도체 기판(10)상에 STI(Shallow Trench Isolation) 방법에 의해 소자의 액티브 영역과 필드 영역을 한정하는 소자분리 절연막(20)을 형성한다.
상기 반도체 기판(10)은 주로 단결정의 실리콘 기판이며, P형 불순물 또는 N형 분순물이 도핑된 기판일 수 있다. 또한, 상기에서 소자분리 절연막(20)은 상기 반도체 기판(10)상의 필드 영역을 노출시키는 패드산화막 및 마스크층을 형성하고, 상기 반도체 기판(10)의 노출된 부분을 식각하여 트렌치를 형성한 후 트렌치 내에 산화실리콘을 채우고 상기 마스크층 및 패드산화막을 제거하므로써 형성한다.
상기 반도체 기판(10)의 액티브 영역 상에 산화막 및 게이트 형성용으로 불순물이 도핑된 폴리 실리콘을 적층하고 식각공정을 통해 게이트절연막(70) 및 게이 트(80)를 형성한다.
상기 게이트(80)를 마스크로 사용하여 반도체 기판(10)의 노출된 부분에 불순물을 이온주입하여 LDD(lightly doped drain) 영역으로 사용되는 저농도 영역을 형성한 후, 전면에 절연막을 증착 및 전면식각하여 상기 게이트(80)의 양측벽에 접하는 측벽 스페이서(90)를 형성한다.
그리고, 상기 게이트(80) 및 상기 스페이서(90)를 마스크로 이용한 고농도 도펀트의 이온주입을 이용하여 상기 LDD 영역에 접속되는 소스/드레인 영역(100)을 형성한 후, 상기 소스/드레인 영역(100)에 주입된 도펀트의 활성화를 위한 열처리를 진행하여 접합영역(junction)을 형성한다.
다음으로 도 5에 도시된 바와 같이, 상기 게이트(80) 및 소스/드레인 영역(100) 상에 코발트, 니켈 등의 금속층을 증착하여 액티브 영역 위에 배선시 전기적 저항을 감소시키기 위한 실리사이드층(30)을 형성한다.
그리고, 상기 실리사이드층(30)이 형성된 반도체 기판(10)위에 도 5에 도시된 바와 같이, 보더레스 콘택(BLC:Borderless Contact)을 형성하기 위하여, 보더레스 콘택용 질화막(40)을 150~800Å의 두께로 증착한 후, PSG(Phosphorus Silicate Glass), BPSG(Boro-Phosphorus Silicate Glass) 또는 PE-TEOS 등의 물질을 이용하여 PMD(Pre Metal Dielectric) 또는 ILD(Inter Layer Dielectric)를 증착 및 평탄화하여 층간절연막(50)을 형성한다. 그 위에 포토 레지스트를 도포한 후 보더레스 콘택 부위를 한정하는 마스크를 이용한 노광 및 현상 공정을 실시하여 보더레스 콘택 상부의 층간절연막(50)을 표면을 노출시키는 포토레지스트 패턴(미도시)을 형성 한다.
그리고, 도 6에 도시된 바와 같이, 상기 포토레지스트 패턴을 식각마스크로 이용하여 보더레스 콘택홀(60)을 형성한다. 상기 콘택홀(60) 형성은 건식식각 공정을 실시하여 CxHyFz(x,y,z는 0 또는 자연수) 등의 주 식각가스와 O2, N2, Ar, He 등의 첨가가스의 조합으로 활성화된 플라즈마를 사용하여 식각 한 후, 상기 포토레지스트 패턴을 제거하면 된다.
상기 공정으로 형성된 콘택홀(60)은 액티브 영역과 소자분리 절연막(20)에 동시에 존재하게 되는데, 이때 도 6에 도시된 바와 같이 과도한 식각 공정에 의하여 상기 질화막(40)이 식각되고 또한 상기 소자분리 절연막(20)의 일부가 접합깊이(junction depth)(D) 주위까지 식각되는 경우 상기 콘택홀(60) 하부인 상기 소자분리 절연막(20)의 일부가 노출되는 침투영역(120)이 발생하게 되어 이후 공정에 의해 접합 누설전류(junction leakage)가 발생될 수 있다.
상기와 같이 소자분리 절연막(20)의 일부가 식각되면 선택적 결정 성장(SEG: Selective Epitaxial Growth) 방법으로 상기 콘택홀(60) 하부에 노출된 침투영역(120)에만 실리콘을 보상증착을 실시한다.
상기 선택적 결정성장 방법은 통상의 반도체 기판(10)이 드러난 상태의 압력환경에서 원료 가스를 미량씩 흘려주면서 기판에 증착시켜 기판과 동일한 성분, 동일한 단결정 구조의 물질층을 형성하는 방법으로, 소스/드레인 영역을 형성할 때 콘택의 전류 누출과 단락을 방지하기 위해 콘택이 닿는 소스/드레인 영역의 기판을 높일 수 있다.
따라서, 상기 선택적 결정성장 방법에 의해 상기 콘택홀(60) 하부에 노출된 반도체 기판(10)의 보상 증착시 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(Si-Ge)과 같은 상기 반도체 기판(10) 유사한 물질을 사용하여 노출된 침투영역(120)의 반도체 기판(10) 위에 실리콘층(110)을 성장시켜 실리콘 보상부분(A)을 형성시킬 수 있다.
구체적으로 설명하면, 상기 선택적 결정성장 공정에 따른 실리콘의 증착은 10~200 Torr의 압력과 600~900℃ 온도에서 SxHy과 같은 가스(x, y는 0 또는 자연수)를 공급하여 수행하게 된다. 특히, 상기 공급되는 가스는 SiH4 또는 Si2H6 가스가 10~1,000 SCCM 공급되어 반도체 기판(10)인 실리콘 막질 위에 동일 성질의 물질층을 성장시켜 실리콘 보상부분(A)을 도 7과 같이 형성한다.
그러면, 상기 소자분리 절연막(20)의 노출된 침투영역이 차단되고 액티브 영역은 증가되어 이후 상기 콘택홀(60) 내부를 텅스텐 등의 도전성 물질로 채워 플러그가 형성되면 상기 플러그의 접합침투를 보호할 수 있게 되어 접합누설전류를 방지하게 된다.
도 8은 본 발명의 다른 실시예를 나타낸 도면으로, 도 6에 도시된 바와 같이 보더레스 콘택 형성시 과도한 식각 공정에 의하여 상기 질화막(40)이 식각되고 또한 상기 소자분리 절연막(20)의 일부가 접합깊이(junction depth) 주위까지 식각되어 침투영역(120)이 발생된 경우, 화학기상증착(CVD:Chemical Vapor Deposition) 방법으로 반도체 기판(10)에 실리콘(Si), 게르마늄(GE) 또는 실리콘-게르마늄(Si- Ge)등의 물질을 증착하여 실리콘층(110)을 전체적으로 형성하고 전면식각 공정에 의해 식각시키면 도 9에 도시된 바와 같이 상기 소자분리 절연막(20)의 노출된 침투영역(120)에 실리콘 보상부분(B)이 형성되어 액티브 영역이 증가된다.
이상과 같이 본 발명에 따른 반도체 소자의 제조방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 콘택홀의 형성방법은 보더레스 콘택홀 형성시 과도식각된 소자분리 절연막의 노출부위를 반도체 기판과 유사한 물질로 보상 증착함으로써 반도체 소자의 액티브 영역이 증가되어 콘택 저항이 감소되며, 또한 상기 콘택홀 부위에서 발생할 수 있는 접합 누설전류를 방지할 수 있는 효과가 있다.

Claims (9)

  1. 반도체 기판상에 액티브 영역과 필드영역을 한정하는 소자분리 절연막을 형성하는 단계;
    상기 액티브 영역 위에 게이트산화막, 게이트 및 측벽 스페이서를 형성하는 단계;
    상기 액티브 영역 위에 이온주입하여 소스/드레인 영역을 형성하는 단계;
    상기 게이트 및 소스/드레인 영역이 형성된 상기 반도체 기판 위에 실리사이드층, 보더레스 질화막 및 층간절연막을 순차적으로 형성하는 단계;
    상기 소스/드레인 영역 및 상기 소자분리 절연막을 동시에 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 형성시 상기 소자분리 절연막이 노출되어 침투영역이 형성된 경우, 선택적 결정성장(SEG) 방법에 의해 상기 침투영역에 실리콘 보상부분을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법.
  2. 제1항에 있어서,
    상기 선택적 결정 성장(SEG) 방법은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(Si-Ge) 중 어느 하나가 포함된 가스를 사용하여 보상하는 것을 포함하는 반도체 소자의 콘택홀 형성방법.
  3. 제1항에 있어서,
    상기 선택적 결정성장(SEG) 방법은 10-200 Torr의 압력, 600~900℃의 온도에서 SixHy 가스를 10~1000 SCCM 사용하는 것을 포함하는 반도체 소자의 콘택홀 형성방법.
  4. 제3항에 있어서,
    상기 선택적 결정성장(SEG) 방법에서 사용되는 가스는 SiH4 또는 Si2H6 중 적어도 어느 하나인 것을 포함하는 반도체 소자의 콘택홀 형성방법.
  5. 반도체 기판 상에 액티브 영역과 필드영역을 한정하는 소자분리 절연막을 형성하는 단계;
    상기 액티브 영역 위에 게이트산화막, 게이트 및 측벽 스페이서를 형성하는 단계;
    상기 액티브 영역 위에 이온주입하여 소스/드레인 영역을 형성하는 단계;
    상기 게이트 및 소스/드레인 영역이 형성된 상기 반도체 기판 위에 실리사이드층, 보더레스 질화막 및 층간절연막을 순차적으로 형성하는 단계;
    상기 소스/드레인 영역 및 상기 소자분리 절연막을 동시에 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 형성시 상기 소자분리 절연막이 노출되어 침투영역이 형성된 경 우, 화학적 기상증착(CVD) 방법에 의해 실리콘층을 형성한 후 상기 실리콘층을 전면식각하여 실리콘 보상부분을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법.
  6. 제5항에 있어서,
    상기 화학적 기상증착(CVD) 방법은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(Si-Ge) 중 어느 하나가 포함된 가스를 사용하여 보상하는 것을 포함하는 반도체 소자의 콘택홀 형성방법.
  7. 제1항 또는 5항에 있어서,
    상기 보더레스 질화막의 두께는 150~800Å 인 것을 포함하는 반도체 소자의 콘택홀 형성방법.
  8. 제1항 또는 제5항에 있어서,
    상기 층간절연막은 PSG(Phosphorus Silicate Glass), BPSG(Boro-Phosphorus Silicate Glass) 또는 PE-TEOS 중 적어도 어느 하나인 것을 포함하는 반도체 소자의 콘택홀 형성방법.
  9. 제1항 또는 제5항에 있어서,
    상기 콘택홀을 형성하는 단계는 CxHyFz의 식각가스와 O2, N2, Ar 또는 He 중 적어도 어느 하나의 첨가가스를 사용하여 건식식각하는 것을 포함하는 반도체 소자의 콘택홀 형성방법.
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