JP3472742B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3472742B2 JP3472742B2 JP2000098750A JP2000098750A JP3472742B2 JP 3472742 B2 JP3472742 B2 JP 3472742B2 JP 2000098750 A JP2000098750 A JP 2000098750A JP 2000098750 A JP2000098750 A JP 2000098750A JP 3472742 B2 JP3472742 B2 JP 3472742B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- well
- contact
- semiconductor memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 230000015654 memory Effects 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 35
- 238000002955 isolation Methods 0.000 claims description 32
- 238000009792 diffusion process Methods 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 239000003870 refractory metal Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、完全ＣＭＯＳ型ＳＲＡＭメモリセルのウェ
ル電位を固定するコンタクトの配置に関する。
関し、特に、完全ＣＭＯＳ型ＳＲＡＭメモリセルのウェ
ル電位を固定するコンタクトの配置に関する。
【０００２】
【従来の技術】図８は、従来の半導体記憶装置の平面レ
イアウトパターンを示す図であり、図９は、従来の半導
体記憶装置の概略断面図であり、図８のＢ−Ｂ断面のＰ
ウェル領域内に相当する。図８および図９において、Ｐ
ウェル領域１０１、Ｎ+拡散層領域１０３、素子分離領
域１０５、ゲート電極１０６、第１金属配線層１１０
ａ、１１０ｂ、１１０ｃ等は、図１および図２に示す本
発明に係る実施の形態と同様の構成であるが、このよう
に従来の半導体記憶装置には、ウェルコンタクトが存在
しない。
イアウトパターンを示す図であり、図９は、従来の半導
体記憶装置の概略断面図であり、図８のＢ−Ｂ断面のＰ
ウェル領域内に相当する。図８および図９において、Ｐ
ウェル領域１０１、Ｎ+拡散層領域１０３、素子分離領
域１０５、ゲート電極１０６、第１金属配線層１１０
ａ、１１０ｂ、１１０ｃ等は、図１および図２に示す本
発明に係る実施の形態と同様の構成であるが、このよう
に従来の半導体記憶装置には、ウェルコンタクトが存在
しない。
【０００３】
【発明が解決しようとする課題】上記のような従来の半
導体記憶装置においては、Ｐウェル領域の電位を固定す
るコンタクトがメモリセル領域内には存在せず、メモリ
セル領域の外部領域で、Ｖｓｓ電位（低電圧側電位また
は接地電位）を与えているため、このＶｓｓ電位を与え
ている領域（メモリセルの外部領域）から離れたメモリ
セルでは、Ｐウェルの抵抗によって、ウェル電位の上昇
が起きることにより、ラッチアップ現象を引き起こすお
それがあるという問題点がある。
導体記憶装置においては、Ｐウェル領域の電位を固定す
るコンタクトがメモリセル領域内には存在せず、メモリ
セル領域の外部領域で、Ｖｓｓ電位（低電圧側電位また
は接地電位）を与えているため、このＶｓｓ電位を与え
ている領域（メモリセルの外部領域）から離れたメモリ
セルでは、Ｐウェルの抵抗によって、ウェル電位の上昇
が起きることにより、ラッチアップ現象を引き起こすお
それがあるという問題点がある。
【０００４】本発明は、上記の問題点に鑑み発明された
ものであって、素子分離領域に、ウェル電位を固定する
ウェルコンタクトを配置することにより、ウェルの電位
変動をおさえ、ウェル固定領域をメモリセル領域以外に
別途設けなくとも、ラッチアップを防止することができ
る半導体記憶装置を提供することを目的とする。
ものであって、素子分離領域に、ウェル電位を固定する
ウェルコンタクトを配置することにより、ウェルの電位
変動をおさえ、ウェル固定領域をメモリセル領域以外に
別途設けなくとも、ラッチアップを防止することができ
る半導体記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、半導体記憶装
置に関し、以下の特徴を有することにより、前記目的を
達成することができる。１ ．素子分離領域でかつ、隣接する二つのメモリセルの
各々を制御する二本のワード線の間にはさまれた領域
に、ウェル電位を固定するコンタクトが配置されたこ
と。２ ．素子分離領域でかつ、前記隣接する二つのメモリセ
ルの各々を制御する二本のワード線の間にはさまれた領
域でかつ、前記隣接する二つのメモリセルの境界線上に
ウェル電位を固定するコンタクトが配置されたこと。３ ．第１金属配線層と、第１導電型ウェル領域とが、重
なる領域であり、かつ、ゲート電極が存在する領域以外
の前記素子分離領域に、前記第１導電型ウェル領域のウ
ェル電位を固定するコンタクトが配置されたこと。４ ．前記メモリセルが、完全ＣＭＯＳ型ＳＲＡＭを構成
するメモリセルであること。５ ．他の部分のコンタクトを形成するプロセス工程と同
じプロセス工程において、前記ウェル電位を固定するコ
ンタクトが形成されたことを特徴とする請求項１〜５の
いずれかに記載の半導体記憶装置。６ ．前記ウェル電位を固定するコンタクトが、前記素子
分離領域を貫いて、第１導電型ウェル領域に到達するよ
うに開口されたこと。７ ．前記第１導電型ウェル領域が、前記ウェル電位を固
定するコンタクトを介して、低電圧側電位または接地電
位に接続されたこと。８ ．前記第１導電型ウェル領域内に、第２導電型拡散層
領域と、前記素子分離領域とが形成され、前記素子分離
領域上に、ゲート電極が配置され、第１金属配線層か
ら、前記第２導電型拡散層領域に接続するコンタクトが
開口されたこと。
置に関し、以下の特徴を有することにより、前記目的を
達成することができる。１ ．素子分離領域でかつ、隣接する二つのメモリセルの
各々を制御する二本のワード線の間にはさまれた領域
に、ウェル電位を固定するコンタクトが配置されたこ
と。２ ．素子分離領域でかつ、前記隣接する二つのメモリセ
ルの各々を制御する二本のワード線の間にはさまれた領
域でかつ、前記隣接する二つのメモリセルの境界線上に
ウェル電位を固定するコンタクトが配置されたこと。３ ．第１金属配線層と、第１導電型ウェル領域とが、重
なる領域であり、かつ、ゲート電極が存在する領域以外
の前記素子分離領域に、前記第１導電型ウェル領域のウ
ェル電位を固定するコンタクトが配置されたこと。４ ．前記メモリセルが、完全ＣＭＯＳ型ＳＲＡＭを構成
するメモリセルであること。５ ．他の部分のコンタクトを形成するプロセス工程と同
じプロセス工程において、前記ウェル電位を固定するコ
ンタクトが形成されたことを特徴とする請求項１〜５の
いずれかに記載の半導体記憶装置。６ ．前記ウェル電位を固定するコンタクトが、前記素子
分離領域を貫いて、第１導電型ウェル領域に到達するよ
うに開口されたこと。７ ．前記第１導電型ウェル領域が、前記ウェル電位を固
定するコンタクトを介して、低電圧側電位または接地電
位に接続されたこと。８ ．前記第１導電型ウェル領域内に、第２導電型拡散層
領域と、前記素子分離領域とが形成され、前記素子分離
領域上に、ゲート電極が配置され、第１金属配線層か
ら、前記第２導電型拡散層領域に接続するコンタクトが
開口されたこと。
【０００６】
【作用】本発明に係る半導体記憶装置は、素子分離領域
に、第１導電型ウェル領域の電位を低電圧側電位または
接地電位に固定するウェルコンタクトを配置し、ウェル
の電位変動をおさえ、ラッチアップを防止する。
に、第１導電型ウェル領域の電位を低電圧側電位または
接地電位に固定するウェルコンタクトを配置し、ウェル
の電位変動をおさえ、ラッチアップを防止する。
【０００７】
【発明の実施の形態】次に、本発明の実施の形態の一例
を、図面を参照して詳細に説明する。以下の実施の形態
においては、第１導電型をＰ型、第２導電型をＮ型とし
て説明を行う。
を、図面を参照して詳細に説明する。以下の実施の形態
においては、第１導電型をＰ型、第２導電型をＮ型とし
て説明を行う。
【０００８】図１は、本発明の実施の形態に係る半導体
記憶装置の概略断面図であり、後述する図２のＡ−Ａ断
面のＰウェル領域内に相当する。図１に示すように、本
実施の形態に係る半導体記憶装置は、Ｐウェル領域１０
１内に、Ｎ+拡散層領域１０３と素子分離領域１０５が
形成されている。この素子分離領域１０５上にはゲート
電極１０６（ワード線）が配置されており、Ｖｓｓ電位
の第１の金属配線層１１０ａからＮ+拡散層領域１０３
に接続するコンタクト１０９が開口されている。
記憶装置の概略断面図であり、後述する図２のＡ−Ａ断
面のＰウェル領域内に相当する。図１に示すように、本
実施の形態に係る半導体記憶装置は、Ｐウェル領域１０
１内に、Ｎ+拡散層領域１０３と素子分離領域１０５が
形成されている。この素子分離領域１０５上にはゲート
電極１０６（ワード線）が配置されており、Ｖｓｓ電位
の第１の金属配線層１１０ａからＮ+拡散層領域１０３
に接続するコンタクト１０９が開口されている。
【０００９】本実施の形態は、コンタクト１０９を形成
するプロセス工程において、同時に、ウェルコンタクト
（ウェル電位を固定するコンタクト）１０８を形成され
ているものである。そして、このウェルコンタクト１０
８は、素子分離領域１０５を貫いて、Ｐウェル領域１０
１に到達して開口されているものである。
するプロセス工程において、同時に、ウェルコンタクト
（ウェル電位を固定するコンタクト）１０８を形成され
ているものである。そして、このウェルコンタクト１０
８は、素子分離領域１０５を貫いて、Ｐウェル領域１０
１に到達して開口されているものである。
【００１０】図２は、本実施の形態の平面レイアウトパ
ターン図であり、完全ＣＭＯＳ型ＳＲＡＭのメモリセル
のレイアウトパターンを２ビット分図示したものであ
る。本実施の形態の半導体記憶装置は、図２における２
ビットのＳＲＡＭメモリセル領域１００を繰り返して、
隙間無く上下左右に敷き詰めることにより、多数のメモ
リセルを有する半導体記憶装置を構成しているものであ
る。また、図において、Ｐウェル領域１０１内に、Ｎ+
拡散層領域１０３と、素子分離領域１０５とが配置され
ている。そして、ＳＲＡＭメモリセルのワード線となる
ゲート電極１０６が、Ｎ+拡散層領域１０３と素子分離
領域１０５の上を延在している。
ターン図であり、完全ＣＭＯＳ型ＳＲＡＭのメモリセル
のレイアウトパターンを２ビット分図示したものであ
る。本実施の形態の半導体記憶装置は、図２における２
ビットのＳＲＡＭメモリセル領域１００を繰り返して、
隙間無く上下左右に敷き詰めることにより、多数のメモ
リセルを有する半導体記憶装置を構成しているものであ
る。また、図において、Ｐウェル領域１０１内に、Ｎ+
拡散層領域１０３と、素子分離領域１０５とが配置され
ている。そして、ＳＲＡＭメモリセルのワード線となる
ゲート電極１０６が、Ｎ+拡散層領域１０３と素子分離
領域１０５の上を延在している。
【００１１】上記構成における特徴は、隣接する２ビッ
トのＳＲＡＭメモリセルの境界線上であり、かつ、隣接
する２ビットのＳＲＡＭメモリセルのおのおののワード
線の間にはさまれた領域であり、かつ、素子分離領域１
０５内に、ウェルコンタクト１０８を配置しているもの
である。
トのＳＲＡＭメモリセルの境界線上であり、かつ、隣接
する２ビットのＳＲＡＭメモリセルのおのおののワード
線の間にはさまれた領域であり、かつ、素子分離領域１
０５内に、ウェルコンタクト１０８を配置しているもの
である。
【００１２】次に、本実施の形態に係る半導体記憶装置
の製造方法を図を用いて説明する。図３〜図７は、本実
施の形態の製造方法を説明する図であり、各製造工程に
おける平面レイアウトパターン図である。
の製造方法を図を用いて説明する。図３〜図７は、本実
施の形態の製造方法を説明する図であり、各製造工程に
おける平面レイアウトパターン図である。
【００１３】まず最初の工程において、図３に示すよう
に本実施の形態に係る半導体記憶装置のレイアウトパタ
ーンが形成されている。半導体基板上に、Ｐウェル領域
１０１とＮウェル領域１０２が交互に配置されている。
Ｐウェル領域１０１内およびＮウェル領域１０２内には
活性領域１２０が存在する。活性領域１２０の間には、
素子分離領域１０５が配置されている。なお、素子分離
領域１０５の形成方法（図示せず）は、公知の選択酸化
法（ＬＯＣＯＳ法あるいは、改良されたＬＯＣＯＳ法）
でもよいし、公知のトレンチ分離法（ＳＴＩ法）でもよ
い。
に本実施の形態に係る半導体記憶装置のレイアウトパタ
ーンが形成されている。半導体基板上に、Ｐウェル領域
１０１とＮウェル領域１０２が交互に配置されている。
Ｐウェル領域１０１内およびＮウェル領域１０２内には
活性領域１２０が存在する。活性領域１２０の間には、
素子分離領域１０５が配置されている。なお、素子分離
領域１０５の形成方法（図示せず）は、公知の選択酸化
法（ＬＯＣＯＳ法あるいは、改良されたＬＯＣＯＳ法）
でもよいし、公知のトレンチ分離法（ＳＴＩ法）でもよ
い。
【００１４】次に図４に示すように、活性領域１２０、
素子分離領域１０５上にワード線となるゲート電極１０
６（ＳＲＡＭメモリセルのワード線）およびゲート電極
１０７を形成する。
素子分離領域１０５上にワード線となるゲート電極１０
６（ＳＲＡＭメモリセルのワード線）およびゲート電極
１０７を形成する。
【００１５】なお、ワード線となるゲート電極１０６お
よびゲート電極１０７の形成は、ポリシリコンで形成し
てもよく、また、高融点金属とポリシリコンの積層構造
であるポリサイド構造で形成してもよい。
よびゲート電極１０７の形成は、ポリシリコンで形成し
てもよく、また、高融点金属とポリシリコンの積層構造
であるポリサイド構造で形成してもよい。
【００１６】また、ワード線となるゲート電極１０６お
よびゲート電極１０７と、活性領域１２０との間には、
ゲート絶縁膜（図示せず）が配置される。このゲート絶
縁膜の膜厚は、１ｎｍ程度から２０ｎｍ程度の間であれ
ばよく、また、ゲート絶縁膜の材質はシリコン酸化膜、
窒化シリコン酸化膜等でもかまわない。
よびゲート電極１０７と、活性領域１２０との間には、
ゲート絶縁膜（図示せず）が配置される。このゲート絶
縁膜の膜厚は、１ｎｍ程度から２０ｎｍ程度の間であれ
ばよく、また、ゲート絶縁膜の材質はシリコン酸化膜、
窒化シリコン酸化膜等でもかまわない。
【００１７】次に、Ｐウェル領域１０１にＮ型不純物を
導入し、またＮウェル領域１０２にＰ型不純物を導入す
る。その結果、Ｎ+拡散層領域１０３および、Ｐ+拡散層
領域１０４が形成される。ゲート電極１０６、１０７お
よび上記のゲート絶縁膜、さらにＮ+拡散層領域１０３
および、ゲート電極の直下の活性領域１２０により、Ｎ
ＭＯＳトランジスタが形成され、ゲート電極１０７およ
び上記のゲート絶縁膜、さらにＰ+拡散層領域１０４お
よび、ゲート電極の直下の活性領域１２０により、ＰＭ
ＯＳトランジスタが形成される。
導入し、またＮウェル領域１０２にＰ型不純物を導入す
る。その結果、Ｎ+拡散層領域１０３および、Ｐ+拡散層
領域１０４が形成される。ゲート電極１０６、１０７お
よび上記のゲート絶縁膜、さらにＮ+拡散層領域１０３
および、ゲート電極の直下の活性領域１２０により、Ｎ
ＭＯＳトランジスタが形成され、ゲート電極１０７およ
び上記のゲート絶縁膜、さらにＰ+拡散層領域１０４お
よび、ゲート電極の直下の活性領域１２０により、ＰＭ
ＯＳトランジスタが形成される。
【００１８】さらに、ゲート電極１０６、１０７およ
び、Ｎ+拡散層領域１０３、Ｐ+拡散層領域１０４、素子
分離領域１０５上に絶縁膜（図示せず）を形成する。
び、Ｎ+拡散層領域１０３、Ｐ+拡散層領域１０４、素子
分離領域１０５上に絶縁膜（図示せず）を形成する。
【００１９】次に、図５に示すように、上記素子分離領
域１０５の絶縁膜上に、コンタクト１０９および、ウェ
ルコンタクト１０８を形成する。このとき、コンタクト
１０９は、Ｎ+拡散層領域１０３あるいは、Ｐ+拡散層領
域１０４あるいは、ゲート電極１０７上に開口するのに
対し、ウェルコンタクト１０８は、素子分離領域１０５
に開口する。
域１０５の絶縁膜上に、コンタクト１０９および、ウェ
ルコンタクト１０８を形成する。このとき、コンタクト
１０９は、Ｎ+拡散層領域１０３あるいは、Ｐ+拡散層領
域１０４あるいは、ゲート電極１０７上に開口するのに
対し、ウェルコンタクト１０８は、素子分離領域１０５
に開口する。
【００２０】コンタクト１０９は、後述する金属配線層
と、Ｎ+拡散層領域１０３あるいは、Ｐ+拡散層領域１０
４あるいは、ゲート電極１０７を接続するのに対し、ウ
ェルコンタクト１０８は、金属配線層とＰウェル領域１
０１とを接続するものである（図１参照）。コンタクト
１０９とウェルコンタクト１０８は、（同一のマスクを
用いた）同一の工程において開口可能であるが、それぞ
れ別のマスクを用いて（別々の工程において）開口して
もよい。
と、Ｎ+拡散層領域１０３あるいは、Ｐ+拡散層領域１０
４あるいは、ゲート電極１０７を接続するのに対し、ウ
ェルコンタクト１０８は、金属配線層とＰウェル領域１
０１とを接続するものである（図１参照）。コンタクト
１０９とウェルコンタクト１０８は、（同一のマスクを
用いた）同一の工程において開口可能であるが、それぞ
れ別のマスクを用いて（別々の工程において）開口して
もよい。
【００２１】本実施の形態においては、ウェルコンタク
ト１０８は、隣接するメモリセルの境界線上であって、
隣接するメモリセルにそれぞれ存在するワード線（ゲー
ト電極１０６）の間に配置されている。
ト１０８は、隣接するメモリセルの境界線上であって、
隣接するメモリセルにそれぞれ存在するワード線（ゲー
ト電極１０６）の間に配置されている。
【００２２】次に、図６に示すように、第１金属配線層
１１０ａ、１１０ｂ、１１１ｃを形成する。ここで、第
１金属配線層１１０ａはＶｓｓ電位（低電圧側電位また
は接地電位）に接続されており、第１金属配線層１１０
ｂはＶｄｄ電位（高電圧側電位）に接続されている。第
１金属配線層１１０ｃは他の信号配線である。ウェルコ
ンタクト１０８は、第１金属配線層１１０ａに接続して
いるため、Ｐウェル領域１０１はＶｓｓ電位に固定され
る。
１１０ａ、１１０ｂ、１１１ｃを形成する。ここで、第
１金属配線層１１０ａはＶｓｓ電位（低電圧側電位また
は接地電位）に接続されており、第１金属配線層１１０
ｂはＶｄｄ電位（高電圧側電位）に接続されている。第
１金属配線層１１０ｃは他の信号配線である。ウェルコ
ンタクト１０８は、第１金属配線層１１０ａに接続して
いるため、Ｐウェル領域１０１はＶｓｓ電位に固定され
る。
【００２３】さらに、第１金属配線層上の絶縁膜を形成
した後、図７に示すように、第１ビアホール１１４を絶
縁膜上に開口する。さらに、第２金属配線を形成するこ
とにより、第１金属配線層と第２金属配線は第１ビアホ
ールを通じて接続される。第２金属配線層１１２ａはＶ
ｓｓ電位に接続されており、第２金属配線層１１２ｂは
Ｖｄｄ電位に接続されている。第２金属配線層１１２ｃ
は他の信号配線である。
した後、図７に示すように、第１ビアホール１１４を絶
縁膜上に開口する。さらに、第２金属配線を形成するこ
とにより、第１金属配線層と第２金属配線は第１ビアホ
ールを通じて接続される。第２金属配線層１１２ａはＶ
ｓｓ電位に接続されており、第２金属配線層１１２ｂは
Ｖｄｄ電位に接続されている。第２金属配線層１１２ｃ
は他の信号配線である。
【００２４】第１金属配線層、第２金属配線の構成は、
Ａｌ合金膜と、Ｔｉ等の高融点金属の積層膜でもかまわ
ないし、Ｗ等とＴｉ等の高融点金属の積層膜でもかまわ
ない。また、Ｃｕ等の金属とＴｉ等の高融点金属の積層
膜でもかまわない。
Ａｌ合金膜と、Ｔｉ等の高融点金属の積層膜でもかまわ
ないし、Ｗ等とＴｉ等の高融点金属の積層膜でもかまわ
ない。また、Ｃｕ等の金属とＴｉ等の高融点金属の積層
膜でもかまわない。
【００２５】この後、図示しないが、絶縁膜を第２金属
配線上に堆積し、第３層の金属配線層と第２金属配線層
を接続する第２ビアホールを形成した後、第３層の金属
配線層を形成する。必要に応じて、第３層より上層に金
属配線層を積層するための工程を追加してもよい。そし
て、最終的には、パッシベーション膜を形成して、半導
体記憶装置が完成する。
配線上に堆積し、第３層の金属配線層と第２金属配線層
を接続する第２ビアホールを形成した後、第３層の金属
配線層を形成する。必要に応じて、第３層より上層に金
属配線層を積層するための工程を追加してもよい。そし
て、最終的には、パッシベーション膜を形成して、半導
体記憶装置が完成する。
【００２６】なお、ＳＲＡＭメモリセルを構成するため
に必要なビット線、クロスカップル配線等の配線は、必
要に応じて上記製造方法における任意の配線工程におい
て形成される。
に必要なビット線、クロスカップル配線等の配線は、必
要に応じて上記製造方法における任意の配線工程におい
て形成される。
【００２７】本実施の形態においては、Ｐウェル領域１
０１がウェルコンタクト１０８を介して、Ｖｓｓ電位に
接続している第１金属配線層１１０ａに接続している。
そのため、各メモリセル領域内で、Ｐウェルの電位をＶ
ｓｓ電位に接地することができる。
０１がウェルコンタクト１０８を介して、Ｖｓｓ電位に
接続している第１金属配線層１１０ａに接続している。
そのため、各メモリセル領域内で、Ｐウェルの電位をＶ
ｓｓ電位に接地することができる。
【００２８】以上詳述したとおり、本実施の形態におい
ては、隣接する二つのメモリセルの境界線上であって、
しかも隣接する二つのメモリセルにそれぞれ存在するワ
ード線の間の素子分離領域に、ウェルコンタクト（ウェ
ル電位を固定するコンタクト）１０８を配置したが、こ
のウェルコンタクト１０８の配置は、以下の位置に配置
されれば、同様の効果を得られるものである。すなわ
ち、図６に示すように、第１金属配線層１１０ａとＰウ
ェル領域がかさなりかつ、ゲート電極１０６が存在する
領域以外の素子分離領域１０５上の位置にウェルコンタ
クト１０８を配置可能であれば、隣接する二つのメモリ
セルの境界線上から外れた位置に配置してもよく、ワー
ド線（ゲート電極１０６）と、Ｎ +拡散層領域１０３と
の間の位置に配置してもよい。
ては、隣接する二つのメモリセルの境界線上であって、
しかも隣接する二つのメモリセルにそれぞれ存在するワ
ード線の間の素子分離領域に、ウェルコンタクト（ウェ
ル電位を固定するコンタクト）１０８を配置したが、こ
のウェルコンタクト１０８の配置は、以下の位置に配置
されれば、同様の効果を得られるものである。すなわ
ち、図６に示すように、第１金属配線層１１０ａとＰウ
ェル領域がかさなりかつ、ゲート電極１０６が存在する
領域以外の素子分離領域１０５上の位置にウェルコンタ
クト１０８を配置可能であれば、隣接する二つのメモリ
セルの境界線上から外れた位置に配置してもよく、ワー
ド線（ゲート電極１０６）と、Ｎ +拡散層領域１０３と
の間の位置に配置してもよい。
【００２９】
【発明の効果】以上、詳述したとおり、本発明に係る半
導体記憶装置は、隣接する二つのメモリセルの境界線上
であって、隣接する二つのメモリセルにそれぞれ存在す
るワード線の間の素子分離領域に、Ｐウェル領域の電位
をＶｓｓ電位（低電圧側電位または接地電位）に固定す
るウェルコンタクトを配置しているため、ウェル電位を
固定するための領域をメモリセル領域以外に別途設けな
くとも、ウェルの電位変動をおさえることができるの
で、ラッチアップを防止することができ、チップ全体の
面積を縮小することができる。
導体記憶装置は、隣接する二つのメモリセルの境界線上
であって、隣接する二つのメモリセルにそれぞれ存在す
るワード線の間の素子分離領域に、Ｐウェル領域の電位
をＶｓｓ電位（低電圧側電位または接地電位）に固定す
るウェルコンタクトを配置しているため、ウェル電位を
固定するための領域をメモリセル領域以外に別途設けな
くとも、ウェルの電位変動をおさえることができるの
で、ラッチアップを防止することができ、チップ全体の
面積を縮小することができる。
【００３０】また、本発明に係る半導体記憶装置はその
製造工程において、ウェルコンタクトの形成工程は、コ
ンタクトと同一のマスクを用いることができるので、同
一の工程において開口が可能であり、従来の製造工程と
比べてもプロセス工程数の増加が必要ないものである。
製造工程において、ウェルコンタクトの形成工程は、コ
ンタクトと同一のマスクを用いることができるので、同
一の工程において開口が可能であり、従来の製造工程と
比べてもプロセス工程数の増加が必要ないものである。
【００３１】さらに、メモリセルのラッチアップ耐性が
向上するので、メモリセル内のＮ+拡散層領域とＰ＋拡
散層領域の間隔を縮小することができる。
向上するので、メモリセル内のＮ+拡散層領域とＰ＋拡
散層領域の間隔を縮小することができる。
【００３２】以上のように、本発明に係る半導体記憶装
置によれば、メモリセル面積を縮小できるので、大容量
メモリにおいては、チップ全体の面積を大幅に縮小可能
なものであり、１ウェハ当たりのチップ数をより多く製
造でき、かつ、チップ歩留まりも大幅に向上可能な半導
体記憶装置を提供できるものである。
置によれば、メモリセル面積を縮小できるので、大容量
メモリにおいては、チップ全体の面積を大幅に縮小可能
なものであり、１ウェハ当たりのチップ数をより多く製
造でき、かつ、チップ歩留まりも大幅に向上可能な半導
体記憶装置を提供できるものである。
【図１】本発明の実施の形態に係る半導体記憶装置の概
略断面図（図２のＡ−Ａ断面）
略断面図（図２のＡ−Ａ断面）
【図２】本発明の実施の形態に係る半導体記憶装置平面
レイアウトパターン図である。
レイアウトパターン図である。
【図３】本発明の実施の形態に係る半導体記憶装置の製
造工程における平面レイアウトパターン図である。
造工程における平面レイアウトパターン図である。
【図４】本発明の実施の形態に係る半導体記憶装置の製
造工程における平面レイアウトパターン図である。
造工程における平面レイアウトパターン図である。
【図５】本発明の実施の形態に係る半導体記憶装置の製
造工程における平面レイアウトパターン図である。
造工程における平面レイアウトパターン図である。
【図６】本発明の実施の形態に係る半導体記憶装置の製
造工程における平面レイアウトパターン図である。
造工程における平面レイアウトパターン図である。
【図７】本発明の実施の形態に係る半導体記憶装置の製
造工程における平面レイアウトパターン図である。
造工程における平面レイアウトパターン図である。
【図８】従来の半導体記憶装置の平面レイアウトパター
ン図である。
ン図である。
【図９】従来の半導体記憶装置の概略断面図（図８のＢ
−Ｂ断面）
−Ｂ断面）
１００ メモリセル領域
１０１ Ｐウェル領域
１０２ Ｎウェル領域
１０３ Ｎ+拡散層領域
１０４ Ｐ+拡散層領域
１０５ 素子分離領域
１０６ ゲート電極（ワード線）
１０７ ゲート電極
１０８ ウェルコンタクト
１０９ コンタクト
１１０ａ 第１金属配線層
１１０ｂ 第１金属配線層
１１０ｃ 第１金属配線層
１１２ａ 第２金属配線層
１１２ｂ 第２金属配線層
１１２ｃ 第２金属配線層
１１４ ビアホール
１２０ 活性領域
Claims (8)
- 【請求項１】素子分離領域でかつ、隣接する二つのメモ
リセルの各々を制御する二本のワード線の間にはさまれ
た領域に、ウェル電位を固定するコンタクトが配置され
たことを特徴とする半導体記憶装置。 - 【請求項２】素子分離領域でかつ、前記隣接する二つの
メモリセルの各々を制御する二本のワード線の間にはさ
まれた領域でかつ、前記隣接する二つのメモリセルの境
界線上にウェル電位を固定するコンタクトが配置された
ことを特徴とする半導体記憶装置。 - 【請求項３】第１金属配線層と、第１導電型ウェル領域
とが、重なる領域であり、かつ、ゲート電極が存在する
領域以外の前記素子分離領域に、前記第１導電型ウェル
領域のウェル電位を固定するコンタクトが配置されたこ
とを特徴とする請求項１又は２に記載の半導体記憶装
置。 - 【請求項４】前記メモリセルが、完全ＣＭＯＳ型ＳＲＡ
Ｍを構成するメモリセルであることを特徴とする請求項
１〜３のいずれかに記載の半導体記憶装置。 - 【請求項５】他の部分のコンタクトを形成するプロセス
工程と同じプロセス工程において、前記ウェル電位を固
定するコンタクトが形成されたことを特徴とする請求項
１〜４のいずれかに記載の半導体記憶装置。 - 【請求項６】前記ウェル電位を固定するコンタクトが、
前記素子分離領域を貫いて、第１導電型ウェル領域に到
達するように開口されたことを特徴とする請求項１〜５
のいずれかに記載の半導体記憶装置。 - 【請求項７】前記第１導電型ウェル領域が、前記ウェル
電位を固定するコンタクトを介して、低電圧側電位また
は接地電位に接続されたことを特徴とする請求項１〜６
に記載の半導体記憶装置。 - 【請求項８】前記第１導電型ウェル領域内に、第２導電
型拡散層領域と、前記素子分離領域とが形成され、前記
素子分離領域上に、ゲート電極が配置され、第１金属配
線層から、前記第２導電型拡散層領域に接続するコンタ
クトが開口されたことを特徴とする請求項１〜７のいず
れかに記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000098750A JP3472742B2 (ja) | 2000-03-31 | 2000-03-31 | 半導体記憶装置 |
| TW090107314A TW584941B (en) | 2000-03-31 | 2001-03-27 | Semiconductor device capable of surely fixing voltage at well |
| US09/821,101 US6495899B2 (en) | 2000-03-31 | 2001-03-30 | Semiconductor device capable of surely fixing voltage at well |
| KR10-2001-0016814A KR100458738B1 (ko) | 2000-03-31 | 2001-03-30 | 웰 전압을 확실하게 고정할 수 있는 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000098750A JP3472742B2 (ja) | 2000-03-31 | 2000-03-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001284470A JP2001284470A (ja) | 2001-10-12 |
| JP3472742B2 true JP3472742B2 (ja) | 2003-12-02 |
Family
ID=18613199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000098750A Expired - Fee Related JP3472742B2 (ja) | 2000-03-31 | 2000-03-31 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6495899B2 (ja) |
| JP (1) | JP3472742B2 (ja) |
| KR (1) | KR100458738B1 (ja) |
| TW (1) | TW584941B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4291751B2 (ja) | 2004-07-23 | 2009-07-08 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2006237454A (ja) * | 2005-02-28 | 2006-09-07 | Toshiba Corp | 半導体集積回路装置 |
| KR100773353B1 (ko) * | 2006-09-26 | 2007-11-05 | 삼성전자주식회사 | 기판 플러그를 가지는 반도체 장치들 및 그의 형성방법들 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459346A (en) * | 1988-06-28 | 1995-10-17 | Ricoh Co., Ltd. | Semiconductor substrate with electrical contact in groove |
| EP0460861B1 (en) * | 1990-05-31 | 2001-09-19 | Canon Kabushiki Kaisha | Semiconductor device with improved wiring structure |
| JP3771283B2 (ja) * | 1993-09-29 | 2006-04-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP2684979B2 (ja) * | 1993-12-22 | 1997-12-03 | 日本電気株式会社 | 半導体集積回路装置及びその製造方法 |
| JP3159237B2 (ja) * | 1996-06-03 | 2001-04-23 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5896313A (en) * | 1997-06-02 | 1999-04-20 | Micron Technology, Inc. | Vertical bipolar SRAM cell, array and system, and a method of making the cell and the array |
| JP2001527293A (ja) * | 1997-12-19 | 2001-12-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | バルクｃｍｏｓアーキテクチャと互換性のあるシリコン・オン・インシュレータ構成 |
| US6013927A (en) * | 1998-03-31 | 2000-01-11 | Vlsi Technology, Inc. | Semiconductor structures for suppressing gate oxide plasma charging damage and methods for making the same |
| JP2000323484A (ja) * | 1999-05-07 | 2000-11-24 | Mitsubishi Electric Corp | 半導体装置及び半導体記憶装置 |
-
2000
- 2000-03-31 JP JP2000098750A patent/JP3472742B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-27 TW TW090107314A patent/TW584941B/zh not_active IP Right Cessation
- 2001-03-30 US US09/821,101 patent/US6495899B2/en not_active Expired - Fee Related
- 2001-03-30 KR KR10-2001-0016814A patent/KR100458738B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010095151A (ko) | 2001-11-03 |
| TW584941B (en) | 2004-04-21 |
| US6495899B2 (en) | 2002-12-17 |
| US20010028091A1 (en) | 2001-10-11 |
| JP2001284470A (ja) | 2001-10-12 |
| KR100458738B1 (ko) | 2004-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2989579B2 (ja) | Ｄｒａｍセル構造、およびｎｖｒａｍセル構造を単一の基板に形成する方法およびこれら構造を単一の基板に含む半導体メモリ・デバイス | |
| US6656814B2 (en) | Methods of fabricating integrated circuit devices including distributed and isolated dummy conductive regions | |
| JP4471504B2 (ja) | 半導体記憶装置 | |
| JPH11145414A (ja) | 半導体装置 | |
| US6479860B2 (en) | Semiconductor memory device | |
| JP3266644B2 (ja) | ゲートアレイ装置 | |
| JP3472742B2 (ja) | 半導体記憶装置 | |
| JP3940495B2 (ja) | Ｓｒａｍセルの構造及びその製造方法 | |
| US6653696B2 (en) | Semiconductor device, memory system, and electronic instrument | |
| US6407463B2 (en) | Semiconductor memory device having gate electrode, drain-drain contact, and drain-gate contact layers | |
| JPH04215473A (ja) | スタティックｒａｍ | |
| JPH098244A (ja) | 半導体装置とその製造方法 | |
| US6232670B1 (en) | Semiconductor memory device and method of fabricating the same | |
| JPH0855852A (ja) | 半導体装置及びその製造方法 | |
| JPH1070198A (ja) | 半導体装置 | |
| JPH06204467A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH07130880A (ja) | 半導体記憶装置 | |
| JPH05190807A (ja) | 半導体記憶装置 | |
| JPH01173741A (ja) | 半導体装置 | |
| JPH06232372A (ja) | 半導体記憶装置 | |
| JP3070065B2 (ja) | メモリ装置 | |
| JP2003031697A (ja) | スタティック型ランダムアクセスメモリ装置及びその製造方法 | |
| TWI292203B (en) | Topand sidewall bridged interconnect structure and method | |
| JPS60136332A (ja) | 半導体装置 | |
| JPH07161839A (ja) | 完全ｃｍｏｓ型ｓｒａｍ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090912 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090912 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100912 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100912 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100912 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130912 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |