JP2684979B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000000034 method Methods 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 24
- 238000009792 diffusion process Methods 0.000 claims description 21
- 230000003068 static effect Effects 0.000 claims description 12
- 230000000295 complement effect Effects 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 239000003870 refractory metal Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 239000010408 film Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- KRTSDMXIXPKRQR-AATRIKPKSA-N monocrotophos Chemical compound CNC(=O)\C=C(/C)OP(=O)(OC)OC KRTSDMXIXPKRQR-AATRIKPKSA-N 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タと相補形電界効果トランジスタ（ＣＭＯＳ）を同一基
板上に形成したＢｉＣＭＯＳ集積回路であってスタティ
ックメモリの半導体集積回路装置及びその製造方法に関
する。
タと相補形電界効果トランジスタ（ＣＭＯＳ）を同一基
板上に形成したＢｉＣＭＯＳ集積回路であってスタティ
ックメモリの半導体集積回路装置及びその製造方法に関
する。
【０００２】
【従来の技術】バイポーラトランジスタと相補形電界効
果トランジスタ（ＣＭＯＳ）を同一基板上に形成した集
積回路（以下、Ｂｉ−ＣＭＯＳと記す）は、近年の高速
化、低消費電力化の要求から多くの試みが報告されてい
る。中でも、ロジック部とメモリ部を混在させたロジッ
クインメモリデバイス（Ｌｏｇｉｃ ｉｎ Ｍｅｍｏｒ
ｙ Ｄｅｖｉｃｅ）を、Ｂｉ−ＣＭＯＳ技術を用いて製
造することが広く行われている。
果トランジスタ（ＣＭＯＳ）を同一基板上に形成した集
積回路（以下、Ｂｉ−ＣＭＯＳと記す）は、近年の高速
化、低消費電力化の要求から多くの試みが報告されてい
る。中でも、ロジック部とメモリ部を混在させたロジッ
クインメモリデバイス（Ｌｏｇｉｃ ｉｎ Ｍｅｍｏｒ
ｙ Ｄｅｖｉｃｅ）を、Ｂｉ−ＣＭＯＳ技術を用いて製
造することが広く行われている。
【０００３】一般的に、このデバイスでは、相補形電界
効果トランジスタからなるスタティック型メモリセル
（Ｓｔａｔｉｃ Ｍｅｍｏｒｙ Ｃｅｌｌ）をメモリ部
に用い、一方、高負荷駆動能力が必要なデコーダ部及び
微小電流増幅が必要なセンスアンプ部にバイポーラトラ
ンジスタを用いている。スタティック型メモリセルと
は、メモリセル自身に双安定性があり、各安定状態に
“１”／“０”の情報を対応させて記憶する方式（フリ
ップフロップ）のことをいう。このメモリセルを有する
メモリデバイスは、高速動作、高信頼性、取扱が簡便と
いう利点がある。さらに、メモリセルが主にＣＭＯＳか
ら構成されているため、セルサイズを縮小しやすく、大
容量のメモリを製造しやすいという利点がある。
効果トランジスタからなるスタティック型メモリセル
（Ｓｔａｔｉｃ Ｍｅｍｏｒｙ Ｃｅｌｌ）をメモリ部
に用い、一方、高負荷駆動能力が必要なデコーダ部及び
微小電流増幅が必要なセンスアンプ部にバイポーラトラ
ンジスタを用いている。スタティック型メモリセルと
は、メモリセル自身に双安定性があり、各安定状態に
“１”／“０”の情報を対応させて記憶する方式（フリ
ップフロップ）のことをいう。このメモリセルを有する
メモリデバイスは、高速動作、高信頼性、取扱が簡便と
いう利点がある。さらに、メモリセルが主にＣＭＯＳか
ら構成されているため、セルサイズを縮小しやすく、大
容量のメモリを製造しやすいという利点がある。
【０００４】典型的なスタティック型メモリセルの構造
は、図１４に示されるように、フリップフロップを構成
する１対の駆動用トランジスタＱＬ１，ＱＬ２および１
対の負荷素子Ｒ１，Ｒ２と、このフリップフロップの１
対の入出力ノードＮ１，Ｎ２を一対の相補ビット線ＢＬ
１，ＢＬ２に結合するための１対のデータ転送用トラン
ジスタＱＴ１，ＱＴ２の合計６個の素子から構成されて
いる。
は、図１４に示されるように、フリップフロップを構成
する１対の駆動用トランジスタＱＬ１，ＱＬ２および１
対の負荷素子Ｒ１，Ｒ２と、このフリップフロップの１
対の入出力ノードＮ１，Ｎ２を一対の相補ビット線ＢＬ
１，ＢＬ２に結合するための１対のデータ転送用トラン
ジスタＱＴ１，ＱＴ２の合計６個の素子から構成されて
いる。
【０００５】現在、スタティック型メモリセルは、負荷
素子Ｒ１，Ｒ２を形成する素子によって３通りの方式に
分類される。第１の方式は、高抵抗負荷型メモリセルと
呼ばれるものであり、負荷素子Ｒ１，Ｒ２を受動負荷で
ある抵抗器で構成したものである。抵抗器としては多結
晶シリコンを用い、一般にメモリセル上部に抵抗器を積
層して配置する。第２の方式は、ＴＦＴ型メモリセルと
呼ばれるものである。負荷素子を薄膜多結晶シリコント
ランジスタ（ＴＦＴ）を用いて形成した能動負荷型であ
り、この負荷トランジスタを駆動用トランジスタＱＬ
１，ＱＬ２及びデータ転送用トランジスタＱＴ１，ＱＴ
２の上部に積層配置した方式である。第３の方式は、バ
ルクＣＭＯＳ６Ｔｒ型メモリセルと呼ばれるものであ
る。駆動用トランジスタＱＬ１，ＱＬ２及びデータ転送
用トランジスタＱＴ１，ＱＴ２と反極性である負荷トラ
ンジスタをすべて基板内に製造した方式である。これら
３種類は、ＣＭＯＳ ＳＲＡＭ用のメモリセル構造とし
て、例えば（株）培風館より出版されている「超高速Ｍ
ＯＳデバイス」の第３１４頁〜第３１６頁に記述されて
いる。
素子Ｒ１，Ｒ２を形成する素子によって３通りの方式に
分類される。第１の方式は、高抵抗負荷型メモリセルと
呼ばれるものであり、負荷素子Ｒ１，Ｒ２を受動負荷で
ある抵抗器で構成したものである。抵抗器としては多結
晶シリコンを用い、一般にメモリセル上部に抵抗器を積
層して配置する。第２の方式は、ＴＦＴ型メモリセルと
呼ばれるものである。負荷素子を薄膜多結晶シリコント
ランジスタ（ＴＦＴ）を用いて形成した能動負荷型であ
り、この負荷トランジスタを駆動用トランジスタＱＬ
１，ＱＬ２及びデータ転送用トランジスタＱＴ１，ＱＴ
２の上部に積層配置した方式である。第３の方式は、バ
ルクＣＭＯＳ６Ｔｒ型メモリセルと呼ばれるものであ
る。駆動用トランジスタＱＬ１，ＱＬ２及びデータ転送
用トランジスタＱＴ１，ＱＴ２と反極性である負荷トラ
ンジスタをすべて基板内に製造した方式である。これら
３種類は、ＣＭＯＳ ＳＲＡＭ用のメモリセル構造とし
て、例えば（株）培風館より出版されている「超高速Ｍ
ＯＳデバイス」の第３１４頁〜第３１６頁に記述されて
いる。
【０００６】しかし、ＥＣＬ−ＣＭＯＳ混在デバイスで
あるＢｉ−ＣＭＯＳ ＳＲＡＭは、高速動作が必要なキ
ャッシュメモリ等に用いられている。このため、汎用の
ＣＭＯＳ ＳＲＡＭとは異なり、メモリの大容量化より
も高速性が重要である。そのため、高抵抗負荷型やＴＦ
Ｔ型のように、わざわざメモリセルを積層構造にしてプ
ロセスを複雑にしなくても、プロセス的に簡便なバルク
ＣＭＯＳ６Ｔｒ型メモリセルで十分である。また、バル
クＣＭＯＳ６Ｔｒ型メモリセルを用いることで、低電圧
化、耐α線強化等を図ることができる。
あるＢｉ−ＣＭＯＳ ＳＲＡＭは、高速動作が必要なキ
ャッシュメモリ等に用いられている。このため、汎用の
ＣＭＯＳ ＳＲＡＭとは異なり、メモリの大容量化より
も高速性が重要である。そのため、高抵抗負荷型やＴＦ
Ｔ型のように、わざわざメモリセルを積層構造にしてプ
ロセスを複雑にしなくても、プロセス的に簡便なバルク
ＣＭＯＳ６Ｔｒ型メモリセルで十分である。また、バル
クＣＭＯＳ６Ｔｒ型メモリセルを用いることで、低電圧
化、耐α線強化等を図ることができる。
【０００７】これを用いた最新の例が、１９９２ ＩＮ
ＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩ
ＣＥＳ ＭＥＥＴＩＮＧ ＴＥＣＨＮＩＣＡＬ ＤＩＧ
ＥＳＴの第３９頁〜第４２頁に記載されている。これに
使用されているバルクＣＭＯＳ６Ｔｒ型メモリセルの基
本的な構造は、先に示した文献に記載されているものと
同等である。
ＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩ
ＣＥＳ ＭＥＥＴＩＮＧ ＴＥＣＨＮＩＣＡＬ ＤＩＧ
ＥＳＴの第３９頁〜第４２頁に記載されている。これに
使用されているバルクＣＭＯＳ６Ｔｒ型メモリセルの基
本的な構造は、先に示した文献に記載されているものと
同等である。
【０００８】図１５及び図１６は、このメモリセルの平
面レイアウトを示す図である。図１５には、拡散層２
４、ゲート電極配線３、コンタクトホール４が示されて
いる。ここで、ゲート電極２３と記述されている配線
は、図１４においてＷＬと記述されているメモリセルの
ワード線である。図１４に示された負荷素子Ｒ１，Ｒ２
は、図１５においてＱＲ１，ＱＲ２と点線の円で囲って
示されたトランジスタである。また、図１４に示された
その他のトランジスタＱＴ１，ＱＴ２，ＱＬ１，ＱＬ２
を構成する部分は、図１５において点線の円で囲って示
されている。
面レイアウトを示す図である。図１５には、拡散層２
４、ゲート電極配線３、コンタクトホール４が示されて
いる。ここで、ゲート電極２３と記述されている配線
は、図１４においてＷＬと記述されているメモリセルの
ワード線である。図１４に示された負荷素子Ｒ１，Ｒ２
は、図１５においてＱＲ１，ＱＲ２と点線の円で囲って
示されたトランジスタである。また、図１４に示された
その他のトランジスタＱＴ１，ＱＴ２，ＱＬ１，ＱＬ２
を構成する部分は、図１５において点線の円で囲って示
されている。
【０００９】さらに、図１６には、ゲート電極配線３の
上層配線である第１層目のＡｌ配線６とスルーホール７
が示されている。第１層目のＡｌ配線６の中で、Ｂはメ
モリセルに供給する電源配線、Ａは接地配線である。そ
して、図示されていないが、スルーホール７の上に第２
層目のＡｌ配線が２本平行に縦に走っている。この配線
が図１４においてＢＬ１，ＢＬ２と記述されているメモ
リセルのビット線となる。
上層配線である第１層目のＡｌ配線６とスルーホール７
が示されている。第１層目のＡｌ配線６の中で、Ｂはメ
モリセルに供給する電源配線、Ａは接地配線である。そ
して、図示されていないが、スルーホール７の上に第２
層目のＡｌ配線が２本平行に縦に走っている。この配線
が図１４においてＢＬ１，ＢＬ２と記述されているメモ
リセルのビット線となる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
バルクＣＭＯＳ６Ｔｒ型メモリセル構造では、メモリセ
ル内の電源配線Ｂと接地配線Ａが、メモリセルを形成す
るＭＯＳトランジスタの上層に金属配線（第１層目のＡ
ｌ配線６）で形成されているため、図１６に示されてい
るように、第１層目のＡｌ配線間隔が狭くなり、配線形
成プロセスが複雑になりやすい欠点を有する。一般にメ
モリセルの上層に配線を積層形成する場合、配線段の完
全平坦化が難しいため、パターニングの光露光において
フォーカスマージン不足を引き起こしやすく、配線が良
好にパターニングできない問題が生じる。そのため、デ
バイスの歩留まりを低下させやすい。
バルクＣＭＯＳ６Ｔｒ型メモリセル構造では、メモリセ
ル内の電源配線Ｂと接地配線Ａが、メモリセルを形成す
るＭＯＳトランジスタの上層に金属配線（第１層目のＡ
ｌ配線６）で形成されているため、図１６に示されてい
るように、第１層目のＡｌ配線間隔が狭くなり、配線形
成プロセスが複雑になりやすい欠点を有する。一般にメ
モリセルの上層に配線を積層形成する場合、配線段の完
全平坦化が難しいため、パターニングの光露光において
フォーカスマージン不足を引き起こしやすく、配線が良
好にパターニングできない問題が生じる。そのため、デ
バイスの歩留まりを低下させやすい。
【００１１】また、配線の積層化は、上部と下部の配線
を接続するためのスルーホール形成時に、光露光による
マスクのズレが発生しても上部と下部の配線が接続でき
るように、“座布団”状に下部配線を広くとる必要があ
り、このため、メモリセル面積が増大する欠点がある。
を接続するためのスルーホール形成時に、光露光による
マスクのズレが発生しても上部と下部の配線が接続でき
るように、“座布団”状に下部配線を広くとる必要があ
り、このため、メモリセル面積が増大する欠点がある。
【００１２】本発明の目的は、Ｂｉ−ＣＭＯＳデバイス
では不可欠な埋め込み層を、バルクＣＭＯＳ６Ｔｒ型メ
モリセルを形成する電源配線及び接地配線と兼用するこ
とによって、配線形成のプロセスを簡略化し、かつメモ
リセル面積を減少させる半導体集積回路装置及びその製
造方法を提供することにある。
では不可欠な埋め込み層を、バルクＣＭＯＳ６Ｔｒ型メ
モリセルを形成する電源配線及び接地配線と兼用するこ
とによって、配線形成のプロセスを簡略化し、かつメモ
リセル面積を減少させる半導体集積回路装置及びその製
造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体集積回路
装置は、スタティックメモリの半導体集積回路であっ
て、メモリセル内の電源配線をＰＭＯＳが形成されてい
るＮ型ウェル直下のＮ型埋め込み層と兼用し、接地配線
をＮＭＯＳが形成されているＰ型ウェル直下のＰ型埋め
込み層と兼用し、かつメモリセルブロックの外側で配線
に電源電圧あるいは接地電圧を供給するコンタクトを備
えることを特徴としている。
装置は、スタティックメモリの半導体集積回路であっ
て、メモリセル内の電源配線をＰＭＯＳが形成されてい
るＮ型ウェル直下のＮ型埋め込み層と兼用し、接地配線
をＮＭＯＳが形成されているＰ型ウェル直下のＰ型埋め
込み層と兼用し、かつメモリセルブロックの外側で配線
に電源電圧あるいは接地電圧を供給するコンタクトを備
えることを特徴としている。
【００１４】また、本発明の半導体集積回路装置の製造
方法は、スタティックメモリの半導体集積回路装置の製
造方法であって、基板内に形成される埋め込み層と拡散
層を接続するために高融点金属で埋め込むことを特徴と
している。
方法は、スタティックメモリの半導体集積回路装置の製
造方法であって、基板内に形成される埋め込み層と拡散
層を接続するために高融点金属で埋め込むことを特徴と
している。
【００１５】
【作用】一般に、スタティック型メモリのバルクＣＭＯ
Ｓ６Ｔｒ型メモリセルでは、負荷素子がＰ型ＭＯＳトラ
ンジスタ（ＰＭＯＳ）であり、駆動素子及び転送素子が
Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）である。そして、
負荷ＰＭＯＳのソースは電源電圧（Ｖｃｃ）、駆動ＮＭ
ＯＳのソースは接地（ＧＮＤ）に接続されている。従来
の構造では、このＶｃｃ、ＧＮＤともにＭＯＳトランジ
スタが形成されている基板の表面上か、もしくは上層に
Ａｌ等の金属配線を用いて形成されている。
Ｓ６Ｔｒ型メモリセルでは、負荷素子がＰ型ＭＯＳトラ
ンジスタ（ＰＭＯＳ）であり、駆動素子及び転送素子が
Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）である。そして、
負荷ＰＭＯＳのソースは電源電圧（Ｖｃｃ）、駆動ＮＭ
ＯＳのソースは接地（ＧＮＤ）に接続されている。従来
の構造では、このＶｃｃ、ＧＮＤともにＭＯＳトランジ
スタが形成されている基板の表面上か、もしくは上層に
Ａｌ等の金属配線を用いて形成されている。
【００１６】Ｂｉ−ＣＭＯＳデバイスでは、バイポーラ
トランジスタの存在のため、埋め込み層と呼ばれる層を
基板内に設置する。この埋め込み層は、バイポーラトラ
ンジスタのコレクタ抵抗を低減させるために用いるＮ型
埋め込み層と、バイポーラトランジスタの素子分離に必
要になるＰ型埋め込み層の２種類がある。この埋め込み
層は、ＭＯＳトランジスタ部では、ＮＭＯＳが形成され
るＰ型ウェル直下にＰ型埋め込み層が、ＰＭＯＳが形成
されるＮ型ウェル直下にＮ型埋め込み層が存在する。
トランジスタの存在のため、埋め込み層と呼ばれる層を
基板内に設置する。この埋め込み層は、バイポーラトラ
ンジスタのコレクタ抵抗を低減させるために用いるＮ型
埋め込み層と、バイポーラトランジスタの素子分離に必
要になるＰ型埋め込み層の２種類がある。この埋め込み
層は、ＭＯＳトランジスタ部では、ＮＭＯＳが形成され
るＰ型ウェル直下にＰ型埋め込み層が、ＰＭＯＳが形成
されるＮ型ウェル直下にＮ型埋め込み層が存在する。
【００１７】一般に、ＰＭＯＳの基板電位はＶｃｃ、Ｎ
ＭＯＳの基板電位はＧＮＤに固定されている。したがっ
て、埋め込み層も各々ＶｃｃとＧＮＤに固定されている
わけであるから、Ｖｃｃ及びＧＮＤ配線を上部から引き
出さずに、埋め込み層を利用することができる。つま
り、メモリセル内の負荷ＰＭＯＳのソースをＮ型埋め込
み層に、駆動ＮＭＯＳのソースをＰ型埋め込み層に接続
すればよく、このためには、埋め込み層まで届く孔、も
しくは溝をウェル内に掘ればよいわけである。
ＭＯＳの基板電位はＧＮＤに固定されている。したがっ
て、埋め込み層も各々ＶｃｃとＧＮＤに固定されている
わけであるから、Ｖｃｃ及びＧＮＤ配線を上部から引き
出さずに、埋め込み層を利用することができる。つま
り、メモリセル内の負荷ＰＭＯＳのソースをＮ型埋め込
み層に、駆動ＮＭＯＳのソースをＰ型埋め込み層に接続
すればよく、このためには、埋め込み層まで届く孔、も
しくは溝をウェル内に掘ればよいわけである。
【００１８】ただし、Ｎ型拡散層とＰ型埋め込み層及び
Ｐ型拡散層とＮ型埋め込み層をオーミック接続すること
が重要になる。これによって、Ｎ型埋め込み層とＰ型埋
め込み層の幅は、ＰＮ分離間隔と同一の長さを確保しさ
えすれば、各々自身の幅は、チップレイアウトが許すか
ぎり広くとれるため、配線として利用できる。また、メ
モリセルブロックの外側にコンタクトを設けて埋込配線
に電源電圧あるいは接地電圧を供給するので、メモリセ
ル上部の上層配線が省略できる。そのため、メモリセル
上部の上層配線ピッチの増大が図れ、歩留まりの向上が
確保できる。
Ｐ型拡散層とＮ型埋め込み層をオーミック接続すること
が重要になる。これによって、Ｎ型埋め込み層とＰ型埋
め込み層の幅は、ＰＮ分離間隔と同一の長さを確保しさ
えすれば、各々自身の幅は、チップレイアウトが許すか
ぎり広くとれるため、配線として利用できる。また、メ
モリセルブロックの外側にコンタクトを設けて埋込配線
に電源電圧あるいは接地電圧を供給するので、メモリセ
ル上部の上層配線が省略できる。そのため、メモリセル
上部の上層配線ピッチの増大が図れ、歩留まりの向上が
確保できる。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例のメモリセ
ルを示す回路図である。図１に示したスタティック型メ
モリセルは、負荷素子を基板内に形成したＰＭＯＳから
なるバルクＣＭＯＳ６Ｔｒ型メモリセルである。フリッ
プフロップを構成する一対の駆動用Ｎ型ＭＯＳトランジ
スタＱＬ１，ＱＬ２及びこの駆動用トランジスタに対応
する１対の負荷用Ｐ型ＭＯＳトランジスタＱＲ１，ＱＲ
２が、フリップフロップの１対の入出力ノードＮ１，Ｎ
２で各々接続されている。そして、入出力ノードＮ１，
Ｎ２と１対の相補ビット線ＢＬ１，ＢＬ２の間に、ワー
ド線ＷＬのレベルに応答する１対の転送用Ｎ型ＭＯＳト
ランジスタＱＴ１，ＱＴ２が各々接続されている。
て説明する。図１は、本発明の第１の実施例のメモリセ
ルを示す回路図である。図１に示したスタティック型メ
モリセルは、負荷素子を基板内に形成したＰＭＯＳから
なるバルクＣＭＯＳ６Ｔｒ型メモリセルである。フリッ
プフロップを構成する一対の駆動用Ｎ型ＭＯＳトランジ
スタＱＬ１，ＱＬ２及びこの駆動用トランジスタに対応
する１対の負荷用Ｐ型ＭＯＳトランジスタＱＲ１，ＱＲ
２が、フリップフロップの１対の入出力ノードＮ１，Ｎ
２で各々接続されている。そして、入出力ノードＮ１，
Ｎ２と１対の相補ビット線ＢＬ１，ＢＬ２の間に、ワー
ド線ＷＬのレベルに応答する１対の転送用Ｎ型ＭＯＳト
ランジスタＱＴ１，ＱＴ２が各々接続されている。
【００２０】図２〜図４は、図１のメモリセルの平面レ
イアウトを示す図である。図２〜図４には、Ｐ+ 型拡散
層２と、Ｎ+ 型拡散層１と、ゲート電極配線３と、Ｐ+
型拡散層２あるいはＮ+ 型拡散層１あるいはゲート電極
配線３と第１層目の金属Ａｌ配線６を接続するコンタク
トホール４と、Ｐ+ 型拡散層２あるいはＮ+ 型拡散層１
とＰ+ 埋め込み層１０あるいはＮ+ 型埋め込み層１３を
接続する埋め込みコンタクト５と、第１層目の金属Ａｌ
配線６と第２層目の金属Ａｌ配線８を接続するスルーホ
ール７とが示されている。また、図５および図６は、そ
れぞれ図３のＡ−Ａ線およびＢ−Ｂ線における断面図で
ある。
イアウトを示す図である。図２〜図４には、Ｐ+ 型拡散
層２と、Ｎ+ 型拡散層１と、ゲート電極配線３と、Ｐ+
型拡散層２あるいはＮ+ 型拡散層１あるいはゲート電極
配線３と第１層目の金属Ａｌ配線６を接続するコンタク
トホール４と、Ｐ+ 型拡散層２あるいはＮ+ 型拡散層１
とＰ+ 埋め込み層１０あるいはＮ+ 型埋め込み層１３を
接続する埋め込みコンタクト５と、第１層目の金属Ａｌ
配線６と第２層目の金属Ａｌ配線８を接続するスルーホ
ール７とが示されている。また、図５および図６は、そ
れぞれ図３のＡ−Ａ線およびＢ−Ｂ線における断面図で
ある。
【００２１】上述のメモリセルを形成する方法を、図３
に示されたＡ−Ａ線における断面図を用いて、図７〜図
１０により説明する。
に示されたＡ−Ａ線における断面図を用いて、図７〜図
１０により説明する。
【００２２】イオン注入等の公知の技術を用いて、シリ
コン基板１５にＰ+ 型埋め込み層（埋め込みボロン層）
１０、Ｎ+ 型埋め込み層（埋め込み砒素層）１３を形成
する。０．５μｍ〜２．０μｍ厚さのシリコン層１６を
エピタキシャル成長によって形成した後、ＬＯＣＯＳ法
で素子分離酸化膜１４を形成する。さらに、Ｓｉエピタ
キシャル層１６内部に、イオン注入等の公知の技術を用
いて、Ｐ+ 型埋め込み層１０の上部にＰウェル９を、Ｎ
+ 型埋め込み層１３の上部にＮウェル１２を形成する。
図示されない部分にＭＯＳトランジスタのゲート電極を
ポリシリコンあるいはポリサイドで形成した後、ゲート
電極の側壁に酸化膜サイドウォールを形成する。そし
て、イオン注入等の公知の技術を用いて、Ｐウェル９の
上部にＮ+型拡散層１を、Ｎウェル１２の上部にＰ+ 型
拡散層２を形成する。図７が、ここまでの工程を示す図
である。次に、図８に示すように、Ｎ+ 型拡散層１とＰ
+ 型埋め込み層１０及びＰ+ 型拡散層２とＮ+ 型埋め込
み層１３を接続するために、Ｐウェル９、Ｎウェル１
２、Ｓｉエピタキシャル層１６及びシリコン基板１５を
貫通するスリット状の埋込みコンタクトホール１７を形
成する。このために開口部以外を公知の技術を用いてマ
スクし、Ｓｉトレンチエッチングを行う。そして、図９
に示すように、基板全面にＴｉＮとＴｉの積層膜１１を
各々５０ｎｍ〜１５０ｎｍの適当な厚さでスパッタした
後、７００℃〜９００℃の温度で急速加熱を加え、シリ
コン界面とＴｉを反応させて低抵抗の金属シリサイド層
１８を形成させる。その後、基板全面に高融点金属、例
えばタングステン１９をＣＶＤ成長させる。そして、図
１０に示すように、弗素系の混合ガスをプラズマ化し
て、タングステン１９の全面エッチバックを行う。この
とき、タングステン１９の下層にあるＴｉ／ＴｉＮ積層
膜１１がエッチングのストッパーとなる。最後に、素子
分離酸化膜１４上に残余している余剰のＴｉ系物質をウ
エットエッチングして除去する。
コン基板１５にＰ+ 型埋め込み層（埋め込みボロン層）
１０、Ｎ+ 型埋め込み層（埋め込み砒素層）１３を形成
する。０．５μｍ〜２．０μｍ厚さのシリコン層１６を
エピタキシャル成長によって形成した後、ＬＯＣＯＳ法
で素子分離酸化膜１４を形成する。さらに、Ｓｉエピタ
キシャル層１６内部に、イオン注入等の公知の技術を用
いて、Ｐ+ 型埋め込み層１０の上部にＰウェル９を、Ｎ
+ 型埋め込み層１３の上部にＮウェル１２を形成する。
図示されない部分にＭＯＳトランジスタのゲート電極を
ポリシリコンあるいはポリサイドで形成した後、ゲート
電極の側壁に酸化膜サイドウォールを形成する。そし
て、イオン注入等の公知の技術を用いて、Ｐウェル９の
上部にＮ+型拡散層１を、Ｎウェル１２の上部にＰ+ 型
拡散層２を形成する。図７が、ここまでの工程を示す図
である。次に、図８に示すように、Ｎ+ 型拡散層１とＰ
+ 型埋め込み層１０及びＰ+ 型拡散層２とＮ+ 型埋め込
み層１３を接続するために、Ｐウェル９、Ｎウェル１
２、Ｓｉエピタキシャル層１６及びシリコン基板１５を
貫通するスリット状の埋込みコンタクトホール１７を形
成する。このために開口部以外を公知の技術を用いてマ
スクし、Ｓｉトレンチエッチングを行う。そして、図９
に示すように、基板全面にＴｉＮとＴｉの積層膜１１を
各々５０ｎｍ〜１５０ｎｍの適当な厚さでスパッタした
後、７００℃〜９００℃の温度で急速加熱を加え、シリ
コン界面とＴｉを反応させて低抵抗の金属シリサイド層
１８を形成させる。その後、基板全面に高融点金属、例
えばタングステン１９をＣＶＤ成長させる。そして、図
１０に示すように、弗素系の混合ガスをプラズマ化し
て、タングステン１９の全面エッチバックを行う。この
とき、タングステン１９の下層にあるＴｉ／ＴｉＮ積層
膜１１がエッチングのストッパーとなる。最後に、素子
分離酸化膜１４上に残余している余剰のＴｉ系物質をウ
エットエッチングして除去する。
【００２３】図１１は、この方法で形成したメモリセル
の各埋め込み層に、電源電位及び接地電位を与える方法
を模式的に示したものである。適当な数のメモリセルを
一塊としたメモリブロック２０の下、すなわち基板内に
Ｐ+ 型埋め込み層１０とＮ+型埋め込み層１３が一定の
幅２１を保って交互に走っている。なお、この一定の幅
２１は、メモリセル内部のＰ型ＭＯＳトランジスタとＮ
型ＭＯＳトランジスタを電気的に分離するため必要な距
離である。メモリブロック２０の左右の終端に、図７〜
図１０において説明した方法と同一に埋め込みコンタク
ト５を開口し、その後、公知の配線形成技術を用いて、
基板表面から電源電位及び接地電位を供給する。
の各埋め込み層に、電源電位及び接地電位を与える方法
を模式的に示したものである。適当な数のメモリセルを
一塊としたメモリブロック２０の下、すなわち基板内に
Ｐ+ 型埋め込み層１０とＮ+型埋め込み層１３が一定の
幅２１を保って交互に走っている。なお、この一定の幅
２１は、メモリセル内部のＰ型ＭＯＳトランジスタとＮ
型ＭＯＳトランジスタを電気的に分離するため必要な距
離である。メモリブロック２０の左右の終端に、図７〜
図１０において説明した方法と同一に埋め込みコンタク
ト５を開口し、その後、公知の配線形成技術を用いて、
基板表面から電源電位及び接地電位を供給する。
【００２４】図１２は、本発明の第２の実施例のメモリ
セルを示す回路図である。図１２に示したメモリセル
は、高抵抗負荷型、あるいはＴＦＴ負荷型のスタティッ
クメモリセルである。ここで、ＧＮＤと記されたノード
部は、電気的に接地される部分である。高抵抗負荷型、
あるいはＴＦＴ負荷型では、負荷となる素子はメモリセ
ル上層に形成されるので、Ｓｉ基板内は、一般にＮ型の
ＭＯＳトランジスタのみが形成されている。つまり、図
１３に示すように、メモリセルが形成されているＳｉ基
板直下は、すべてＰ型のＳｉ層であるＰウェル９とＰ+
型埋め込み層１０から形成されている。したがって、こ
のＰ型のＳｉ層を接地配線として利用することができ
る。
セルを示す回路図である。図１２に示したメモリセル
は、高抵抗負荷型、あるいはＴＦＴ負荷型のスタティッ
クメモリセルである。ここで、ＧＮＤと記されたノード
部は、電気的に接地される部分である。高抵抗負荷型、
あるいはＴＦＴ負荷型では、負荷となる素子はメモリセ
ル上層に形成されるので、Ｓｉ基板内は、一般にＮ型の
ＭＯＳトランジスタのみが形成されている。つまり、図
１３に示すように、メモリセルが形成されているＳｉ基
板直下は、すべてＰ型のＳｉ層であるＰウェル９とＰ+
型埋め込み層１０から形成されている。したがって、こ
のＰ型のＳｉ層を接地配線として利用することができ
る。
【００２５】図１３を用いて第２の実施例を説明する。
Ｐウェル９と基板２２の間にＰ+ 型埋め込み層１０を公
知の技術を用いて形成する。そして、第１の実施例に記
載した方法と同様の方法で埋め込みコンタクト５を形成
し、ＱＬ１とＱＬ２のＮ+ 型拡散層１とＰ+ 型埋め込み
層１０を接続する。そして、図示していないが、メモリ
セルブロックの外側に埋め込みコンタクト５と同時もし
くは別に異なるコンタクトを設け、Ｐ+ 型埋め込み層１
０に接地電位を供給する。これによって、接地配線をメ
モリセルの上層に形成しなくてすむので、メモリセル上
部の上層配線ピッチの増大が図れ、高抵抗負荷型、ある
いはＴＦＴ負荷型のメモリセルを用いたデバイスの工程
の簡略化及び歩留まりの向上を計ることができる。
Ｐウェル９と基板２２の間にＰ+ 型埋め込み層１０を公
知の技術を用いて形成する。そして、第１の実施例に記
載した方法と同様の方法で埋め込みコンタクト５を形成
し、ＱＬ１とＱＬ２のＮ+ 型拡散層１とＰ+ 型埋め込み
層１０を接続する。そして、図示していないが、メモリ
セルブロックの外側に埋め込みコンタクト５と同時もし
くは別に異なるコンタクトを設け、Ｐ+ 型埋め込み層１
０に接地電位を供給する。これによって、接地配線をメ
モリセルの上層に形成しなくてすむので、メモリセル上
部の上層配線ピッチの増大が図れ、高抵抗負荷型、ある
いはＴＦＴ負荷型のメモリセルを用いたデバイスの工程
の簡略化及び歩留まりの向上を計ることができる。
【００２６】
【発明の効果】以上説明したように、本発明は、バルク
ＣＭＯＳ６Ｔｒ型メモリセルにおいて、電源電位配線と
接地配線自身の配線及びコンタクトマージンが省けるた
め、他の配線の間隔を緩やかにできるため、配線形成プ
ロセスが簡略化でき、かつメモリセル面積が減少でき
る。
ＣＭＯＳ６Ｔｒ型メモリセルにおいて、電源電位配線と
接地配線自身の配線及びコンタクトマージンが省けるた
め、他の配線の間隔を緩やかにできるため、配線形成プ
ロセスが簡略化でき、かつメモリセル面積が減少でき
る。
【図１】本発明の第１の実施例のメモリセルを示す回路
図である。
図である。
【図２】第１の実施例の平面レイアウト図である。
【図３】第１の実施例の平面レイアウト図である。
【図４】第１の実施例の平面レイアウト図である。
【図５】図３のＡ−Ａ線における断面図である。
【図６】図３のＢ−Ｂ線における断面図である。
【図７】第１の実施例の製造工程を示す断面図である。
【図８】第１の実施例の製造工程を示す断面図である。
【図９】第１の実施例の製造工程を示す断面図である。
【図１０】第１の実施例の製造工程を示す断面図であ
る。
る。
【図１１】第１の実施例のメモリブロック図である。
【図１２】本発明の第２の実施例のメモリセルを示す回
路図である。
路図である。
【図１３】第２の実施例の断面図である。
【図１４】従来例のメモリセルを示す回路図である。
【図１５】従来例の平面レイアウト図である。
【図１６】従来例の平面レイアウト図である。
【符号の説明】 １ Ｎ+ 型拡散層 ２ Ｐ+ 型拡散層 ３ ゲート電極配線 ４ コンタクトホール ５ 埋め込みコンタクト ６ 第１層目の金属Ａｌ配線 ７ スルーホール ８ 第２層目の金属Ａｌ配線 ９ Ｐウエル １０ Ｐ+ 型埋め込み層 １１ Ｔｉ／ＴｉＮ積層膜 １２ Ｎウエル １３ Ｎ+ 型埋め込み層 １４ 素子分離酸化膜 １５ シリコン基板 １６ Ｓｉエピタキシャル層 １７ 埋め込みコンタクトホール １８ 金属シリサイド層 １９ タングステン ２０ メモリブロック ２１ 一定の幅 ２２ 基板 ２３ ゲート電極 ２４ 拡散層 ＱＬ１，ＱＬ２ 駆動用Ｎ型ＭＯＳトランジスタ ＱＲ１，ＱＲ２ 負荷用Ｐ型ＭＯＳトランジスタ ＱＴ１，ＱＴ２ 転送用Ｎ型ＭＯＳトランジスタ Ｎ１，Ｎ２ 入出力ノード ＢＬ１，ＢＬ２ 相補ビット線 ＷＬ ワード線
Claims (6)
- 【請求項１】スタティックメモリの半導体集積回路であ
って、メモリセル内の電源配線をＰＭＯＳが形成されて
いるＮ型ウェル直下のＮ型埋め込み層と兼用し、接地配
線をＮＭＯＳが形成されているＰ型ウェル直下のＰ型埋
め込み層と兼用し、かつメモリセルブロックの外側で配
線に電源電圧あるいは接地電圧を供給するコンタクトを
備えることを特徴とする半導体集積回路装置。 - 【請求項２】請求項１記載の半導体集積回路装置の製造
方法であって、基板内に形成される埋め込み層と拡散層
を接続するために高融点金属で埋め込むことを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項３】前記高融点金属がタングステンであること
を特徴とする請求項２記載の半導体集積回路装置の製造
方法。 - 【請求項４】請求項１記載の半導体集積回路装置の製造
方法であって、基板内に形成される埋め込み層と拡散層
を接続するために接続孔の底部と拡散層をシリサイド化
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項５】請求項１記載の半導体集積回路装置におい
て、半導体集積回路がバイポーラトランジスタの高速動
作と高駆動能力及び相補型電界効果トランジスタの両方
の性質を兼ね備え、これを同一の基板上に形成したＢｉ
ＣＭＯＳ集積回路であることを特徴とする半導体集積回
路装置。 - 【請求項６】請求項２、３または４記載の半導体集積回
路装置の製造方法において、半導体集積回路がバイポー
ラトランジスタの高速動作と高駆動能力及び相補型電界
効果トランジスタの両方の性質を兼ね備え、これを同一
の基板上に形成したＢｉＣＭＯＳ集積回路であることを
特徴とする半導体集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322996A JP2684979B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体集積回路装置及びその製造方法 |
| US08/359,996 US5453640A (en) | 1993-12-22 | 1994-12-20 | Semiconductor integrated circuit having MOS memory and bipolar peripherals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322996A JP2684979B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183399A JPH07183399A (ja) | 1995-07-21 |
| JP2684979B2 true JP2684979B2 (ja) | 1997-12-03 |
Family
ID=18149980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5322996A Expired - Fee Related JP2684979B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体集積回路装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5453640A (ja) |
| JP (1) | JP2684979B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5965924A (en) * | 1995-11-22 | 1999-10-12 | Cypress Semiconductor Corp. | Metal plug local interconnect |
| CN1143386C (zh) * | 1996-03-22 | 2004-03-24 | 艾利森电话股份有限公司 | 由导电针阵列屏蔽的半导体器件及制备这种器件的方法 |
| JP4180659B2 (ja) * | 1996-03-28 | 2008-11-12 | インテル・コーポレーション | 垂直スタック交差を有するメモリ・セル設計 |
| TW429620B (en) | 1997-06-27 | 2001-04-11 | Siemens Ag | SRAM cell arrangement and method for its fabrication |
| US5976976A (en) | 1997-08-21 | 1999-11-02 | Micron Technology, Inc. | Method of forming titanium silicide and titanium by chemical vapor deposition |
| US5877051A (en) * | 1997-08-22 | 1999-03-02 | Micron Technology, Inc. | Methods of reducing alpha particle inflicted damage to SRAM cells, methods of forming integrated circuitry, and methods of forming SRAM cells |
| US6284316B1 (en) | 1998-02-25 | 2001-09-04 | Micron Technology, Inc. | Chemical vapor deposition of titanium |
| US6143362A (en) * | 1998-02-25 | 2000-11-07 | Micron Technology, Inc. | Chemical vapor deposition of titanium |
| JP2000031300A (ja) * | 1998-07-09 | 2000-01-28 | Fujitsu Ltd | スタティック型半導体記憶装置 |
| JP3472742B2 (ja) * | 2000-03-31 | 2003-12-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4570811B2 (ja) * | 2001-04-27 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100812601B1 (ko) * | 2006-06-13 | 2008-03-13 | 주식회사 하이닉스반도체 | 반도체소자의 스토리지노드콘택홀 형성 방법 |
| JP4241856B2 (ja) * | 2006-06-29 | 2009-03-18 | 三洋電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US20080237738A1 (en) * | 2007-03-27 | 2008-10-02 | Christoph Andreas Kleint | Integrated circuit, cell, cell arrangement, method for manufacturing an integrated circuit, method for manufacturing a cell arrangement; memory module |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58138053A (ja) * | 1982-02-12 | 1983-08-16 | Nec Corp | 半導体装置およびその製造方法 |
| US4503451A (en) * | 1982-07-30 | 1985-03-05 | Motorola, Inc. | Low resistance buried power bus for integrated circuits |
| JPS6355960A (ja) * | 1986-08-27 | 1988-03-10 | Hitachi Ltd | 半導体装置 |
| JPS63172459A (ja) * | 1987-01-09 | 1988-07-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH01140657A (ja) * | 1987-11-27 | 1989-06-01 | Hitachi Ltd | 半導体集積回路装置 |
| US4933739A (en) * | 1988-04-26 | 1990-06-12 | Eliyahou Harari | Trench resistor structures for compact semiconductor memory and logic devices |
| US5143861A (en) * | 1989-03-06 | 1992-09-01 | Sgs-Thomson Microelectronics, Inc. | Method making a dynamic random access memory cell with a tungsten plug |
| US4960726A (en) * | 1989-10-19 | 1990-10-02 | International Business Machines Corporation | BiCMOS process |
| US5252845A (en) * | 1990-04-02 | 1993-10-12 | Electronics And Telecommunications Research Institute | Trench DRAM cell with vertical transistor |
| JP2861243B2 (ja) * | 1990-04-27 | 1999-02-24 | 日本電気株式会社 | ダイナミック型ランダムアクセスメモリセル |
| KR970001894B1 (en) * | 1991-09-13 | 1997-02-18 | Nippon Electric Kk | Semiconductor memory device |
| JP2519369B2 (ja) * | 1992-03-05 | 1996-07-31 | 株式会社東芝 | 半導体装置 |
-
1993
- 1993-12-22 JP JP5322996A patent/JP2684979B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-20 US US08/359,996 patent/US5453640A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07183399A (ja) | 1995-07-21 |
| US5453640A (en) | 1995-09-26 |
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