JPS6355960A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS6355960A
JPS6355960A JP61198879A JP19887986A JPS6355960A JP S6355960 A JPS6355960 A JP S6355960A JP 61198879 A JP61198879 A JP 61198879A JP 19887986 A JP19887986 A JP 19887986A JP S6355960 A JPS6355960 A JP S6355960A
Authority
JP
Japan
Prior art keywords
substrate
layer
power source
low
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61198879A
Other languages
English (en)
Inventor
Akihiro Shimizu
昭博 清水
Hitoshi Kume
久米　均
Nagatoshi Ooki
長斗司 大木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP61198879A priority Critical patent/JPS6355960A/ja
Publication of JPS6355960A publication Critical patent/JPS6355960A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に相補型ＭＯ８構造等に
好適な配線構造に関する。
〔従来の技術〕
従来の装置は、特開昭６０−１２８６５５号に記載のよ
うに、低抵抗基板を電源配線の一部とじて用いる場合に
おいて、この電源配線と外部との接続を従来過少基板上
部のポンディングパッドよシ行っていた。また単に基板
をｉＥ＃配線とする公知例は、％開昭５９−８２７６１
号、あるいは、特開昭６０−１８９２６４号などがあげ
られるが、その配線と外部４源との接続については配慮
されていなかった。
〔発明が解決しようとする問題点〕
上記従来技術は、′電源配線の一部を低抵抗基板で代用
する事によシ、チップ面積を縮少可能ではめるが、外部
との接続部でるるポンディングパッドを基板底面に設け
ている為、バンド直積の縮少までは行えなかった。これ
を４２図に示す。また、基板上部配線を減らし、上部に
はポンディングパッドのみ（これによシチンプ面積が最
も縮少可能となる）を形成した場合、以下のような問題
が生じる。１）基板自身に電流が流れる為、チップ内で
バンドの反対側では基板自身の抵抗による電圧降下がバ
ンド近くに比べて非常に大きなものとなること、２）各
回路で発生するノイズの他への影番が大きいこと、３）
ただ１つのポンディングパッド部にチップ内の全′１流
が流れる為、このバンドと低抵抗基板との接続を信頼性
良く行うには。
埋込みコンタクト部がかなり大きなものとなること、４
）このコンタクト上部に直接ワイヤボンディングするの
はコンタクトの信頼性低下につながる為、これを避ける
為にバンド部は余分な面積が必要となること等である。
本発明の目的は、さらに基板上の配線を減らし、設計上
の配線の信頼性を上げることにるる。
〔問題点を解決するための手段〕
上記目的は、一つの電源配線を低抵抗の基板自身で代用
させ、かつ、外部との接続を基板裏面全体より行うこと
によシ達成される。第１図にその代表例を示す。
〔作用〕
上記手段により、従来基板上に形成されていた１つの電
源用のアルミニウム配線を、ボンディングバンド部を含
め全て省く事ができ、チップ面積が大幅に縮少可能とな
る。各素子の４流は、埋込みコンタクトを通先垂直に流
れ基板裏面よシ外部のキャビティに到達する。この為、
この電流による電圧降下も、ノイズによる影響もほとん
ど生じない。
また、０ＭＯ８構造においては、低抵抗基板を用いてい
る為ランチアンプの防止にも役立つ。
〔実施例〕
実施例１ 本発明の第１の実施例を第３図を用いて説明する。ここ
では主【基板素子と基板との接続法について述べる。
図３（ａ）に示すように、高濃度、既ち、低抵抗基板１
（この場合、導伝型は基板表面に作るデバイスによって
決まるが、ここではｎ＋とする）上に。
低濃度（ｎ−層）８１層２を３μｍエピタキシャル成長
させる。その後、素子分離領域を５ｉ（ｈ４で形成し１
通常のＭＯＳプロセスと同様にゲート電極６を形成し、
エピタキシャル層２の表面に自己整合的に９０層（ボロ
ン）を形成する。次に、（ｂ）のように、将来電源に接
続される方の拡散層７に深さ４μｍの溝を堀り、高融点
金属のタングステン３を埋込む。これにより、エピタキ
シャル層表面の拡散層７と基板自＃１が接続されたこと
になる。なお、この埋込み層は云導体であればなんでも
よい。その後は（Ｃ）のように眉間絶縁膜であるリンケ
イ酸ガラス（ＰＣＧ）８を被ｇ後コンタクトホールｔ−
，ｆ）けアルミニウムの配線９を形成する。
また、さらに基板裏面に金蒸着し、パッケージのキャビ
ティとの接触抵抗を下げる。
本実施例ではｎ型基板上にＰＭＯ８を形成しているが、
逆のｐ型基板上にＮＭＯ８を上記同様に形成してもよい
。これによシ基板上の１つの電源配線を省くことができ
チップ面積を縮小できる。
実施例２ 第４図に示す実施例は、ＣＭＯＳイ／バータに応用した
ものである。まず、第４図（ａ）では実施例１と同様に
高濃度ｎ型基板１上にｎ型の低濃度エピタキシャル層２
を３μｍ形成する。その後、素子分離領域である５ｊＯ
ｚ膜４を形成し、かつ、将来ＮＭＯ８を形成する部分Ｋ
Ｐウェル１０を形成する。そして、（ｂ）の如くゲート
電極を形成後、ＰＭＯ８の方にはｐ４″層７を、ＮＭＯ
８の方にはｎ＋層１１を形成する。ただし、Ｐウェルの
方にはウェルコントとして２１層７もＰウェル内に同時
に形成する。この時２ＭＯ８側は基板自身で電位をとる
。次にＰＭＯ８の将来電源に接続する方の拡散層７に４
μｍの溝を堀り、この中に高融点金属であるタングステ
ンを埋込む。以後は実施例１と同様の標準的なＭＯＳプ
ロセスで形成する。
本実施例では第７図（ｂ）に示したＣＭＯＳイ／バータ
回路においてＶｃｃｔ源を基板で代用したものとなって
いる。本発明では、導伝型を全て逆にすることによ、９
Ｖｃｃ’ｌｔ源を基板で代用することも可能である。こ
れによシ、チップ面積の縮少化と共に低抵抗基板を用い
る為、ランチアンプ防止に効果がるる。
実施例３ 実施例１及び２では拡散層と電源でおる基板をメタル埋
込み層で接続した例を示したが、第５図ではゲートを極
と電源である基板とを接続した例を示す。まず、第５図
（ａ）では、実施例１において拡散層上に溝を形成する
時、厚い酸化膜４とその上のゲート電極６とを貝き、電
源用基板に達する溝を形成し、実施例１と同様にメタル
を埋込む。
この場合、エピタキシャル層２、基板１、メタル埋込み
層３共に同電位となっている。
これに対し、Φλは、実施例２に応用した例でろシこの
場合、基板１とウェルノー１０との電位は異ったものと
なっている。この為、（ａ）と同様にメタルを埋込むわ
けにａいかない。ここでは、メタルを埋込む前に、基板
１と同−導＠型不純物を溝内側壁に拡散させ（図中の１
２）ウェルと絶縁させている。
実施例４ 本発明では基板自身を電源配線としているため、低抵抗
といえどもメタルに比し、抵抗は高い。この為、局所的
に大成流が流れるとその分大きな電圧降下（あるいは上
昇）を招くことになり電源電圧が不安定になってしまう
。第６図ではこれを防ぐため、各素子に流れる電流によ
シ％埋込みメタルｔｆｌ　３の大きさ、あるいは数を変
更したものでめる。これによシ上記不安定性は防止でき
る。
〔発明の効果〕
本発明によれば、電源配線の１つを基板自身で代用する
ため、従来よりチップ面積が小さくでき。
また、その−源を基板裏からとることによりチップ上の
バンドｉ１つ減らすことができる。
また、ＣＭＯ８構造に応用することによシ、ランチアッ
プ防止にもつなか、９．４Ｍビット以後のＤＲＡＭ等の
基本デバイス構造に最適である。
以上を再び第７図を用いて説明する。この図は前述した
ように２段のｃ　Ｍｏ　ｓインバータを実際にレイアウ
トしたものである。図（ｂ）は従来法に基づくものであ
るのに対し、（ｃ）Ｖｉ、本発明を応用し一方の１源線
７１を省き、かつ、ランチアンプ防止用のガードリング
７６を省略したものである。
これにより、面積が６０％程度に低減していることがわ
かる。
【図面の簡単な説明】
第１図の本発明の実施例を示すチップの断面図、第２図
は従来の構造を示すチップの断面図、第３図は第１図に
示す構造を作るプロセスの流れ、第４図はＣＭ　０８構
造を作るプロセスの流れ、第５図はゲート電極と基板と
の接続方法例、第６図は拡散層と基板との接続方法例、
第７図は２段０．４０　Ｓインバータの回路図と従来技
術と本発明実施例のＶドアウド図である。 １・・・高濃度半導体基板、２・・・エピタキシャル層
、３・・・メタル埋込み層、４・・・８ｉ０ｚ膜、５・
・・ゲート絶縁膜、６・・・ゲート電極、７・・・第１
導云型拡散層、８・・・ＰＳＧ膜、９・・・アルミニウ
ム膜、１０・・・第１導云型ウエル、１１・・・第２導
云型拡散層、１５・・・キャビティ、１６・・・ワイヤ
ボンド、１７°・・ボンディングバンド。

Claims (1)

  1. 【特許請求の範囲】 １、低抵抗の半導体基板自身を電源配線として用いた半
    導体装置において、該配線と外部電源との接続を基板裏
    面より行うことを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
    低抵抗半導体基板上に高抵抗層を有し、かつ該高抵抗層
    に形成された能動素子と低抵抗半導体基板との接続を低
    抵抗導電体で行う事を特徴とする半導体装置。
JP61198879A 1986-08-27 1986-08-27 半導体装置 Pending JPS6355960A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61198879A JPS6355960A (ja) 1986-08-27 1986-08-27 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61198879A JPS6355960A (ja) 1986-08-27 1986-08-27 半導体装置

Publications (1)

Publication Number Publication Date
JPS6355960A true JPS6355960A (ja) 1988-03-10

Family

ID=16398438

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61198879A Pending JPS6355960A (ja) 1986-08-27 1986-08-27 半導体装置

Country Status (1)

Country Link
JP (1) JPS6355960A (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02220462A (ja) * 1989-02-21 1990-09-03 Takehide Shirato 半導体装置
JPH031545A (ja) * 1989-05-29 1991-01-08 Sony Corp Ｍｉｓ型トランジスタとｍｉｓ型トランジスタの製造方法
JPH0425066A (ja) * 1990-05-16 1992-01-28 Takehide Shirato 半導体装置
JPH07183399A (ja) * 1993-12-22 1995-07-21 Nec Corp 半導体集積回路装置及びその製造方法
US5643832A (en) * 1994-01-19 1997-07-01 Hyundai Electronics Industries Co., Ltd. Semiconductor device and method for fabrication thereof
WO1999028976A1 (en) * 1997-12-04 1999-06-10 The Whitaker Corporation Ldmos structure with via grounded source
EP1058949A1 (en) * 1998-02-07 2000-12-13 Xemod, Inc. Quasi-mesh gate structure including plugs connecting source regions with backside for lateral rf mos devices
JP2008199037A (ja) * 2008-03-10 2008-08-28 Renesas Technology Corp 電力用半導体装置および電源回路
JP2010171433A (ja) * 2003-09-05 2010-08-05 Renesas Electronics Corp 半導体装置およびその製造方法
WO2020262541A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02220462A (ja) * 1989-02-21 1990-09-03 Takehide Shirato 半導体装置
JPH031545A (ja) * 1989-05-29 1991-01-08 Sony Corp Ｍｉｓ型トランジスタとｍｉｓ型トランジスタの製造方法
JPH0425066A (ja) * 1990-05-16 1992-01-28 Takehide Shirato 半導体装置
JPH07183399A (ja) * 1993-12-22 1995-07-21 Nec Corp 半導体集積回路装置及びその製造方法
US5643832A (en) * 1994-01-19 1997-07-01 Hyundai Electronics Industries Co., Ltd. Semiconductor device and method for fabrication thereof
WO1999028976A1 (en) * 1997-12-04 1999-06-10 The Whitaker Corporation Ldmos structure with via grounded source
US6297533B1 (en) * 1997-12-04 2001-10-02 The Whitaker Corporation LDMOS structure with via grounded source
EP1058949A1 (en) * 1998-02-07 2000-12-13 Xemod, Inc. Quasi-mesh gate structure including plugs connecting source regions with backside for lateral rf mos devices
EP1058949A4 (en) * 1998-02-07 2001-05-02 Xemod Inc QUASIMETZ GATE STRUCTURE WITH CONTACTS, FOR LATERAL RF-MOS ARRANGEMENTS THAT CONNECT THE SOURCE AREAS TO THE BACK
JP2010171433A (ja) * 2003-09-05 2010-08-05 Renesas Electronics Corp 半導体装置およびその製造方法
JP2008199037A (ja) * 2008-03-10 2008-08-28 Renesas Technology Corp 電力用半導体装置および電源回路
WO2020262541A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置

Similar Documents

Publication Publication Date Title
JPWO2005086216A1 (ja) 半導体素子及び半導体素子の製造方法
JPS6355960A (ja) 半導体装置
US10796992B2 (en) Stack of layers for protecting against a premature breakdown of interline porous dielectrics within an integrated circuit
JP2002542607A (ja) Ｐｎ分離層をもつｉｇｂｔ
JP7074392B2 (ja) 半導体装置
JPH03142869A (ja) 複合型半導体装置
JP7180842B2 (ja) 半導体装置
JPH01262654A (ja) 半導体装置
US4998160A (en) Substrate power supply contact for power integrated circuits
JP2629426B2 (ja) ２重拡散型ｍｉｓｆｅｔを備えた半導体装置及びその製造方法
JP3211351B2 (ja) 半導体装置
JPH05121685A (ja) 半導体集積回路
JPH0222858A (ja) 半導体装置
JPS6098666A (ja) 半導体記憶装置
JPS62262458A (ja) 半導体集積回路装置
JPS632152B2 (ja)
JP2680846B2 (ja) 半導体記憶装置
JPS62111474A (ja) 半導体集積回路装置
JP2834186B2 (ja) 半導体装置
JPH0550140B2 (ja)
JPS625653A (ja) 半導体集積回路装置
JPH05343397A (ja) 半導体集積回路装置
JPH07326615A (ja) 半導体ウエハ、半導体集積回路装置およびその製造方法
JPS59227139A (ja) 半導体装置
JPS6151422B2 (ja)