JP2002542607A - Ｐｎ分離層をもつｉｇｂｔ - Google Patents
Ｐｎ分離層をもつｉｇｂｔInfo
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- 238000000926 separation method Methods 0.000 title description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 9
- 238000002513 implantation Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000000407 epitaxy Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims 1
- 239000002800 charge carrier Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
Abstract
(57)【要約】
本発明は、一方の伝導形式の低ドープ半導体基板（１）に設けられる、一方の伝導形式の低ドープドリフトゾーン（２）を有するＩＧＢＴに関する。ドリフトゾーン（２）と半導体基板（１）との間に、一方の伝導形式の第１の高ドープキャビティゾーン（８）と一方の伝導形式に対立する他方の伝導形式の第２の高ドープキャビティゾーン（９）とを順次設けている。
Description
本発明は、一方の伝導形式の低ドープ半導体基板に設けられる、一方の伝導形
式の低ドープドリフトゾーンを有するＰＮ分離層付きＩＧＢＴ（絶縁ゲートをも
つバイポーラトランジスタ）に関する。
式の低ドープドリフトゾーンを有するＰＮ分離層付きＩＧＢＴ（絶縁ゲートをも
つバイポーラトランジスタ）に関する。
【０００１】 モノリシック集積回路における隣接半導体素子の絶縁層分離のためには、公知
の通りＰＮ分離層と絶縁層分離とがある。ＰＮ分離層では、隣接する素子は互い
にＰＮ接合により電気的に分離されている。すなわち、例えば、ＵＳ ５ ７０
８ ２９０では、Ｎ伝導キャビティの中に敷き込まれるＮチャンネルＭＯＳ電界
効果トランジスタをＰチャンネルＭＯＳ電界効果トランジスタからＰ+ 伝導領域
により電気的に分離することが知られている。そのようなＰＮ分離層の他の例は
ＵＳ ４ ８８１ １１２およびＥＰ−Ａ１−０ ２８２ ７３４により公知で
ある。
の通りＰＮ分離層と絶縁層分離とがある。ＰＮ分離層では、隣接する素子は互い
にＰＮ接合により電気的に分離されている。すなわち、例えば、ＵＳ ５ ７０
８ ２９０では、Ｎ伝導キャビティの中に敷き込まれるＮチャンネルＭＯＳ電界
効果トランジスタをＰチャンネルＭＯＳ電界効果トランジスタからＰ+ 伝導領域
により電気的に分離することが知られている。そのようなＰＮ分離層の他の例は
ＵＳ ４ ８８１ １１２およびＥＰ−Ａ１−０ ２８２ ７３４により公知で
ある。
【０００２】 ＰＮ分離層は、絶縁層分離に比べはるかに簡単に実現できるため、絶縁層分離
よりも著しい利点をもっている。すなわち、必要なＰＮ接合は、個々の素子の製
造にはいずれにしても必要となるドーピング工程と共に拡散または注入により問
題なく設けることができるが、絶縁層分離は、トレンチを設けることと、それを
二酸化シリコンおよび窒化シリコンまたはそのどちらかで埋めることを前提とす
るため、すなわち、いずれにせよおこなわなければならない、ＰＮ分離層に使わ
れるドーピング工程に加えて、別の工程を必要とする。
よりも著しい利点をもっている。すなわち、必要なＰＮ接合は、個々の素子の製
造にはいずれにしても必要となるドーピング工程と共に拡散または注入により問
題なく設けることができるが、絶縁層分離は、トレンチを設けることと、それを
二酸化シリコンおよび窒化シリコンまたはそのどちらかで埋めることを前提とす
るため、すなわち、いずれにせよおこなわなければならない、ＰＮ分離層に使わ
れるドーピング工程に加えて、別の工程を必要とする。
【０００３】 しかし、「ハイサイド」（ｈｉｇｈ−ｓｉｄｅ）および「ローサイド」（ロー
サイド）のスイッチとして用いられるＩＧＢＴでは、ＰＮ分離層は今日まで利用
されておらず（これについては、１９９５年パワーセミコンダクタデバイスおよ
びＩＣ国際シンポジウム／横浜の会報の３２５−３３３頁、特に３２５頁、左段
第２節のＭ．Ｓｔｏｉｓｉｅｋ、Ｋ．−Ｇ．Ｏｐｐｅｒｍａｎｎ、Ｕ．Ｓｃｈｗ
ａｌｋｅ、およびＤ． Ｔａｋａｃｓ「オフラインアプリケーションのための絶
縁層分離高圧ＩＣテクノロジー」を参照）、現在では費用のかかる絶縁層分離だ
けが採用されている。これは結局のところ、通常のＰＮ分離層を使うと、ＩＧＢ
Ｔの機能に必要である高濃度のマイノリティ電荷キャリア、特に特別の正孔がド
リフトゾーンにおいて許容される以上に高い基板電流をもたらすかもしれないこ
とに理由がある。
サイド）のスイッチとして用いられるＩＧＢＴでは、ＰＮ分離層は今日まで利用
されておらず（これについては、１９９５年パワーセミコンダクタデバイスおよ
びＩＣ国際シンポジウム／横浜の会報の３２５−３３３頁、特に３２５頁、左段
第２節のＭ．Ｓｔｏｉｓｉｅｋ、Ｋ．−Ｇ．Ｏｐｐｅｒｍａｎｎ、Ｕ．Ｓｃｈｗ
ａｌｋｅ、およびＤ． Ｔａｋａｃｓ「オフラインアプリケーションのための絶
縁層分離高圧ＩＣテクノロジー」を参照）、現在では費用のかかる絶縁層分離だ
けが採用されている。これは結局のところ、通常のＰＮ分離層を使うと、ＩＧＢ
Ｔの機能に必要である高濃度のマイノリティ電荷キャリア、特に特別の正孔がド
リフトゾーンにおいて許容される以上に高い基板電流をもたらすかもしれないこ
とに理由がある。
【０００４】 よって、本発明の課題は、ＰＮ分離層を使用するにもかかわらず、許容以上の
高い基板電流の発生を回避できるＩＧＢＴを提案することである。さらに、その
ようなＩＧＢＴの製造方法を創造することが課題である。
高い基板電流の発生を回避できるＩＧＢＴを提案することである。さらに、その
ようなＩＧＢＴの製造方法を創造することが課題である。
【０００５】 この課題は、初めに述べた様態のＩＧＢＴにおいて、ドリフトゾーンと半導体
基板との間に、一方の伝導形式の第１の高ドープキャビティゾーンと一方の伝導
形式に対立する他方の伝導形式の第２の高ドープキャビティゾーンとを順次設け
ることにより解決される。
基板との間に、一方の伝導形式の第１の高ドープキャビティゾーンと一方の伝導
形式に対立する他方の伝導形式の第２の高ドープキャビティゾーンとを順次設け
ることにより解決される。
【０００６】 その場合、ドリフトゾーンにはそれ自体知られた方法で、陰極をもつＩＧＢＴ
セルと、そのＩＧＢＴセルから間隔を空けてドリフトゾーンの縁部を囲む陽極と
が設けられる。
セルと、そのＩＧＢＴセルから間隔を空けてドリフトゾーンの縁部を囲む陽極と
が設けられる。
【０００７】 両方のキャビティゾーンの表面はＵリンクで互いに連結される。このＵリンク
には場合によってはさらに低ドープ半導体基板を接続してもよい。この処置は、
例えば、一方の伝導形式がＮ伝導形式であり、ＩＧＢＴが「ハイサイド」スイッ
チとして用いられるときに適用される。
には場合によってはさらに低ドープ半導体基板を接続してもよい。この処置は、
例えば、一方の伝導形式がＮ伝導形式であり、ＩＧＢＴが「ハイサイド」スイッ
チとして用いられるときに適用される。
【０００８】 本発明のＩＧＢＴはそのＰＮ分離層により比較的簡単に製造することができる
。両キャビティゾーンの水平方向の領域は、注入または拡散あるいはその両方で
形成でき、他方、これらのキャビティゾーンの垂直方向の領域は、例えば、少な
くとも２つのエピタキシ工程およびそれに続いての注入または拡散あるいはその
両方でつくりだすことができる。もうひとつ別の方法は、トレンチエッチングを
おこない、そのようにしてできたトレンチを引き続きＮ+ ドープ多結晶シリコン
またはＰ- ドープ多結晶シリコンで埋め、このドープ物質を隣接する単結晶シリ
コン半導体領域に外方拡散させることである。
。両キャビティゾーンの水平方向の領域は、注入または拡散あるいはその両方で
形成でき、他方、これらのキャビティゾーンの垂直方向の領域は、例えば、少な
くとも２つのエピタキシ工程およびそれに続いての注入または拡散あるいはその
両方でつくりだすことができる。もうひとつ別の方法は、トレンチエッチングを
おこない、そのようにしてできたトレンチを引き続きＮ+ ドープ多結晶シリコン
またはＰ- ドープ多結晶シリコンで埋め、このドープ物質を隣接する単結晶シリ
コン半導体領域に外方拡散させることである。
【０００９】 すなわち、本発明のＩＧＢＴでは、素子の絶縁のため、基板電流を基本的に回
避することを可能ならしめるが、ドリフトゾーンにおけるマイノリティ電荷キャ
リア密度は事実上影響を受けない、ＰＮ接合の組合せおよび適切な接続が提案さ
れる。このために、本発明のＩＧＢＴでは、一方の伝導形式がＮ伝導形式である
とき、陰極ないしはＩＧＢＴセルが、例えばＮ- 伝導ドリフトゾーンの中央に位
置を占めている。このＮ- 伝導ドリフトゾーンは、Ｎ+ 伝導第１キャビティゾー
ン、そしてＰ+ 伝導第２キャビティゾーンにより順次囲まれている。
避することを可能ならしめるが、ドリフトゾーンにおけるマイノリティ電荷キャ
リア密度は事実上影響を受けない、ＰＮ接合の組合せおよび適切な接続が提案さ
れる。このために、本発明のＩＧＢＴでは、一方の伝導形式がＮ伝導形式である
とき、陰極ないしはＩＧＢＴセルが、例えばＮ- 伝導ドリフトゾーンの中央に位
置を占めている。このＮ- 伝導ドリフトゾーンは、Ｎ+ 伝導第１キャビティゾー
ン、そしてＰ+ 伝導第２キャビティゾーンにより順次囲まれている。
【００１０】 Ｎ+ 伝導第１キャビティゾーンとＮ- 伝導ドリフトゾーンとの間の接合部に生
じるドリフトフィールドだけで、僅か一部の正孔だけがこの障壁を乗り越えるこ
とができ、Ｐ+ 伝導キャビティゾーンに到達するという結果をもたらす。実験は
、この割合が１％未満であることを示した。
じるドリフトフィールドだけで、僅か一部の正孔だけがこの障壁を乗り越えるこ
とができ、Ｐ+ 伝導キャビティゾーンに到達するという結果をもたらす。実験は
、この割合が１％未満であることを示した。
【００１１】 しかし、Ｐ+ 伝導キャビティゾーンにおいては、正孔はマジョリティ電荷キャ
リアである。両キャビティゾーン間のＰＮ接合はＵリンクにより短絡されている
ので、電流は陰極に流れる。従って、マイノリティ電荷キャリアは、回路内に存
在する電位のうち最もポジティブな電位にあるＮ- 伝導半導体基板には到達しな
い。
リアである。両キャビティゾーン間のＰＮ接合はＵリンクにより短絡されている
ので、電流は陰極に流れる。従って、マイノリティ電荷キャリアは、回路内に存
在する電位のうち最もポジティブな電位にあるＮ- 伝導半導体基板には到達しな
い。
【００１２】 すなわち、「ハイサイド」スイッチおよび「ローサイド」スイッチとしてのそ
のようなＩＧＢＴを、例えば、ブリッジ使用のためにモノリシックに集積するこ
とが可能であり、費用のかかる絶縁層分離を用いる必要はない。
のようなＩＧＢＴを、例えば、ブリッジ使用のためにモノリシックに集積するこ
とが可能であり、費用のかかる絶縁層分離を用いる必要はない。
【００１３】 上記の例では、伝導形式はもちろん逆にすることもできることを付記しておき
たい。また同じように、両キャビティゾーンにより形成されるそれぞれのキャビ
ティに他の素子、例えば、ＣＭＯＳトランジスタまたはバイポーラトランジスタ
を組み入れることも可能である。
たい。また同じように、両キャビティゾーンにより形成されるそれぞれのキャビ
ティに他の素子、例えば、ＣＭＯＳトランジスタまたはバイポーラトランジスタ
を組み入れることも可能である。
【００１４】 推論が示すところでは、本発明のＩＧＢＴをもつディスクは、絶縁層分離の従
来のＩＧＢＴが設けられているディスクに比べ約５０％までのコスト低減を可能
にする。
来のＩＧＢＴが設けられているディスクに比べ約５０％までのコスト低減を可能
にする。
【００１５】 以下に本発明の実施例を図面により詳述する。
【００１６】 図１には、本発明の実施例によるＩＧＢＴが示されている。例えば、シリコン
から成るＮ- 伝導半導体ボディ１には、Ｎ- 伝導ドリフトゾーン２が設けられ、
このドリフトゾーンにはＰ伝導ゾーン４とＮ+ 伝導ゾーン５をもつＩＧＢＴセル
３が設けられている。ゾーン４、５は陰極電極Ｋにより接触されており、他方、
Ｐ伝導ゾーン４のチャンネル領域の上方には、ゾーン５とドリフトゾーン２との
間にゲート電極Ｇが設けられている。さらに、ドリフトゾーン２の端には陽極電
極Ａをもつもう一方のＰ伝導リングゾーン６が設けられている。
から成るＮ- 伝導半導体ボディ１には、Ｎ- 伝導ドリフトゾーン２が設けられ、
このドリフトゾーンにはＰ伝導ゾーン４とＮ+ 伝導ゾーン５をもつＩＧＢＴセル
３が設けられている。ゾーン４、５は陰極電極Ｋにより接触されており、他方、
Ｐ伝導ゾーン４のチャンネル領域の上方には、ゾーン５とドリフトゾーン２との
間にゲート電極Ｇが設けられている。さらに、ドリフトゾーン２の端には陽極電
極Ａをもつもう一方のＰ伝導リングゾーン６が設けられている。
【００１７】 ドリフトゾーン２は、Ｐ伝導ゾーン４の下に二重矢印７により暗示されている
厚みｄepi のアクティブ層を有している。
厚みｄepi のアクティブ層を有している。
【００１８】 本発明によれば、ドリフトゾーン２と半導体基板１との間には、Ｎ+ 伝導第１
キャビティゾーン８ならびにＰ+ 伝導第２キャビティゾーン９がある。両キャビ
ティゾーン８、９はＵリンク１０により互いに連結されている。このＵリンクは
、「ハイサイド」スイッチでは、鎖線１１が暗示するように、半導体基板１にま
で達するようにすることもできる。
キャビティゾーン８ならびにＰ+ 伝導第２キャビティゾーン９がある。両キャビ
ティゾーン８、９はＵリンク１０により互いに連結されている。このＵリンクは
、「ハイサイド」スイッチでは、鎖線１１が暗示するように、半導体基板１にま
で達するようにすることもできる。
【００１９】 Ｎ+ 伝導第１キャビティゾーン８とＮ- 伝導ドリフトゾーン２との接合個所に
発生する電界Ｅdrift は、Ｐ伝導ゾーン６から出る僅か一部の正孔だけがこの接
合部を克服でき、Ｐ+ 伝導第２キャビティゾーン９に到達するという結果をもた
らし、その結果、この方策だけによってすでに基板電流Ｉs は非常に小さくなる
。Ｐ+ 伝導第２キャビティゾーン９では、正孔はマジョリティ電荷キャリアであ
る。そこで、両キャビティゾーン８、９の間のＰＮ接合部はＵリンク１０により
短絡されているので、電流は陰極に向かって流出し（矢印１２を参照）、その結
果、マイノリティ電荷キャリアは全回路構造の中で最もポジティブな電位値をも
つＮ- ドープ半導体基板１に到達しない。
発生する電界Ｅdrift は、Ｐ伝導ゾーン６から出る僅か一部の正孔だけがこの接
合部を克服でき、Ｐ+ 伝導第２キャビティゾーン９に到達するという結果をもた
らし、その結果、この方策だけによってすでに基板電流Ｉs は非常に小さくなる
。Ｐ+ 伝導第２キャビティゾーン９では、正孔はマジョリティ電荷キャリアであ
る。そこで、両キャビティゾーン８、９の間のＰＮ接合部はＵリンク１０により
短絡されているので、電流は陰極に向かって流出し（矢印１２を参照）、その結
果、マイノリティ電荷キャリアは全回路構造の中で最もポジティブな電位値をも
つＮ- ドープ半導体基板１に到達しない。
【００２０】 従って、簡単な方法で、すなわち、ＰＮ分離層により、ＩＧＢＴを「ハイサイ
ド」スイッチとして、そして「ローサイド」スイッチとしてモノリシックに集積
することができ、費用のかかる絶縁層分離を用いる必要はなくなる。
ド」スイッチとして、そして「ローサイド」スイッチとしてモノリシックに集積
することができ、費用のかかる絶縁層分離を用いる必要はなくなる。
【００２１】 例えば、６００Ｖの逆電圧には、約３５μｍのドリフトゾーン２のアクティブ
層の厚みｄepi で十分である。キャビティゾーン８、９は、ドリフトゾーン２よ
りも、例えば１ランクほど多くドーピングを施してよい。しかし、キャビティゾ
ーン８、９にはドリフトゾーン２を基準としてもっと多くのドーピングを施すこ
とも可能である。ドリフトゾーン２自体は通常通りにドーピングされる。
層の厚みｄepi で十分である。キャビティゾーン８、９は、ドリフトゾーン２よ
りも、例えば１ランクほど多くドーピングを施してよい。しかし、キャビティゾ
ーン８、９にはドリフトゾーン２を基準としてもっと多くのドーピングを施すこ
とも可能である。ドリフトゾーン２自体は通常通りにドーピングされる。
【００２２】 図２および図３は、本発明のＩＧＢＴが簡単な方法で製造できることを示す。
図２および図３では、それぞれ対応する部分については、図１と同じ番号および
記号が使われる。
図２および図３では、それぞれ対応する部分については、図１と同じ番号および
記号が使われる。
【００２３】 図２では、まずは鎖線１３が暗示する表面で終わるＮ- 伝導半導体基板１に、
拡散または注入により、キャビティゾーン８、９の「床領域」が形成される。そ
のあと、２つのエピタキシ層１４、１５が形成されるが、その場合、各個別のエ
ピタキシ層１４ないしは１５の装着のあとに、次のエピタキシ層の形成の前に注
入または拡散あるいはその両方により、キャビティゾーン８、９のそれぞれ垂直
の領域が形成される。
拡散または注入により、キャビティゾーン８、９の「床領域」が形成される。そ
のあと、２つのエピタキシ層１４、１５が形成されるが、その場合、各個別のエ
ピタキシ層１４ないしは１５の装着のあとに、次のエピタキシ層の形成の前に注
入または拡散あるいはその両方により、キャビティゾーン８、９のそれぞれ垂直
の領域が形成される。
【００２４】 図３において、本発明のＩＧＢＴにおけるキャビティゾーン８、９の他の製造
方法が示される。これらのキャビティゾーン８、９の床領域は、まず、図２の実
施例と同じ方法でつくられる。しかし、そのあとエピタキシ層１６にはトレンチ
１７、１８が形成され、これらのトレンチはＰ+ 伝導多結晶シリコン１９ないし
はＮ- 伝導多結晶シリコン２０により充填される。そのあと、これらの多結晶シ
リコン１９、２０から外方拡散がおこなわれ、その結果、ＰＮ接合部２１がモノ
リシック領域に位置することになる。
方法が示される。これらのキャビティゾーン８、９の床領域は、まず、図２の実
施例と同じ方法でつくられる。しかし、そのあとエピタキシ層１６にはトレンチ
１７、１８が形成され、これらのトレンチはＰ+ 伝導多結晶シリコン１９ないし
はＮ- 伝導多結晶シリコン２０により充填される。そのあと、これらの多結晶シ
リコン１９、２０から外方拡散がおこなわれ、その結果、ＰＮ接合部２１がモノ
リシック領域に位置することになる。
【図１】 本発明によるＩＧＢＴの実施例の断面図である。
【図２】 図１のＩＧＢＴにおけるキャビティゾーンの相異なる製造方法を説明するため
の断面図である。
の断面図である。
【図３】 図１のＩＧＢＴにおけるキャビティゾーンの相異なる製造方法を説明するため
の断面図である。
の断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/08 ３２１Ｂ 27/092 29/78 ３０１Ｒ
Claims (6)
- 【請求項１】 一方の伝導形式の低ドープ半導体基板（１）に設けられている、一方の伝導形
式の低ドープドリフトゾーン（２）を有するＰＮ分離層をもつＩＧＢＴにおいて
、 ドリフトゾーン（２）と半導体基板（１）との間に、一方の伝導形式の第１の
高ドープキャビティゾーン（８）と一方の伝導形式に対立する他方の伝導形式の
第２の高ドープキャビティゾーン（９）とが順次設けられていることを特徴とす
るＩＧＢＴ。 - 【請求項２】 請求項１によるＩＧＢＴにおいて、ドリフトゾーン（２）には、陰極（４、５
；Ｋ）をもつＩＧＢＴセル（３）と、そのＩＧＢＴセル（３）から間隔を空けて
ドリフトゾーン（２）の縁部を囲む陽極（６；Ａ）とが設けられていることを特
徴とするＩＧＢＴ。 - 【請求項３】 請求項１または２のＩＧＢＴにおいて、両キャビティゾーン（８、９）の表面
はＵリンク（１０）で互いに連結されていることを特徴とするＩＧＢＴ。 - 【請求項４】 請求項１または２のＩＧＢＴにおいて、両キャビティゾーン（８、９）と半導
体基板（１）とは、それらの表面においてＵリンク（１０、１１）で互いに連結
されていることを特徴とするＩＧＢＴ。 - 【請求項５】 請求項１から４のいずれかに掲げるＩＧＢＴのためのキャビティゾーンの製造
方法において、 両キャビティゾーン（８、９）の水平方向の領域は、注入または拡散あるいは
その両方で形成し、他方、これらのキャビティゾーン（８、９）の垂直方向の領
域は、少なくとも２つのエピタキシ工程（１４、１５）およびそれに続いての注
入または拡散あるいはその両方でつくりだすことことを特徴とする製造方法。 - 【請求項６】 請求項１から４のいずれかに掲げるＩＧＢＴのためのキャビティゾーンの製造
方法において、 キャビティゾーン（８、９）の水平方向の領域は、注入または拡散あるいはそ
の両方で形成すること、そして、キャビティゾーン（８、９）の垂直方向の領域
は、トレンチエッチング（１７、１８）をおこない、引き続きドープ多結晶シリ
コン（１９、２０）による充填および外方拡散（２１参照）によりつくりだすこ
とを特徴とする製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19906384A DE19906384A1 (de) | 1999-02-16 | 1999-02-16 | IGBT mit PN-Isolation |
| DE19906384.2 | 1999-02-16 | ||
| PCT/DE2000/000281 WO2000049662A1 (de) | 1999-02-16 | 2000-02-01 | Igbt mit pn-isolation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002542607A true JP2002542607A (ja) | 2002-12-10 |
| JP3827954B2 JP3827954B2 (ja) | 2006-09-27 |
Family
ID=7897629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000600311A Expired - Fee Related JP3827954B2 (ja) | 1999-02-16 | 2000-02-01 | Ｐｎ分離層をもつｉｇｂｔ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6914270B2 (ja) |
| EP (1) | EP1157425B1 (ja) |
| JP (1) | JP3827954B2 (ja) |
| AT (1) | ATE371955T1 (ja) |
| DE (2) | DE19906384A1 (ja) |
| WO (1) | WO2000049662A1 (ja) |
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| DE148546C (ja) | ||||
| US3430110A (en) * | 1965-12-02 | 1969-02-25 | Rca Corp | Monolithic integrated circuits with a plurality of isolation zones |
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1999
- 1999-02-16 DE DE19906384A patent/DE19906384A1/de not_active Ceased
-
2000
- 2000-02-01 WO PCT/DE2000/000281 patent/WO2000049662A1/de active IP Right Grant
- 2000-02-01 DE DE50014606T patent/DE50014606D1/de not_active Expired - Lifetime
- 2000-02-01 EP EP00908964A patent/EP1157425B1/de not_active Expired - Lifetime
- 2000-02-01 JP JP2000600311A patent/JP3827954B2/ja not_active Expired - Fee Related
- 2000-02-01 AT AT00908964T patent/ATE371955T1/de not_active IP Right Cessation
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- 2001-08-16 US US09/931,689 patent/US6914270B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE50014606D1 (de) | 2007-10-11 |
| US20020066906A1 (en) | 2002-06-06 |
| ATE371955T1 (de) | 2007-09-15 |
| DE19906384A1 (de) | 2000-08-24 |
| EP1157425B1 (de) | 2007-08-29 |
| EP1157425A1 (de) | 2001-11-28 |
| US6914270B2 (en) | 2005-07-05 |
| WO2000049662A1 (de) | 2000-08-24 |
| JP3827954B2 (ja) | 2006-09-27 |
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060407 |
|
| RD02 | Notification of acceptance of power of attorney |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060705 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100714 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100714 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120714 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130714 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |