CN1223005C - Mos器件及其制造方法 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 57
- 239000002184 metal Substances 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000004065 semiconductor Substances 0.000 title description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 45
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 45
- 239000010703 silicon Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 36
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 239000011810 insulating material Substances 0.000 claims description 12
- 230000005611 electricity Effects 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 5
- 239000010409 thin film Substances 0.000 claims description 5
- 239000012212 insulator Substances 0.000 abstract description 7
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 210000000746 body region Anatomy 0.000 abstract 4
- 238000005516 engineering process Methods 0.000 description 48
- 235000012431 wafers Nutrition 0.000 description 23
- 230000008569 process Effects 0.000 description 12
- 230000007797 corrosion Effects 0.000 description 8
- 238000005260 corrosion Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 238000003466 welding Methods 0.000 description 8
- 239000004020 conductor Substances 0.000 description 7
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 6
- 229910008484 TiSi Inorganic materials 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000009331 sowing Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 238000006664 bond formation reaction Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000003746 solid phase reaction Methods 0.000 description 1
- 238000010671 solid-state reaction Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
描述了一种具有本体区的SOI MOSFET，该本体区位于源区和漏区之间并将源区和漏区分开。掩埋金属路径被直接置于该本体区之下并与栅极形成对准。掩埋金属与本体区接触但不与源区和漏区接触。该结构包括直接位于器件下方的金属互连，其中一个或多个金属互连层从器件的下方经过掩埋的金属氧化物层与硅绝缘体接触。在这种方法中，源区/漏区扩散区的低部及本体区可以耦合在一起。特别是，与传统的体接触相比，此处的体接触在器件宽度方向上具有相当低的电阻。
Description
技术领域
较概括地说，本发明与半导体集成电路器件及这些器件的制作方法有关。更细致地讲，本发明与为提高其性能和缩小其尺寸而带有掩埋金属体接触的SOI(绝缘体上长硅)COMS器件有关。
背景技术
绝缘体上长硅(SOI)是作为高性能VLSI(大规模集成)器件产品中普遍采用的传统体生长技术的替代技术而出现的。这两种技术之间的主要差别在于如何连接晶体管的本体(直接位于CMOS器件栅极下方的区域，更细致地说，就是源区和漏区之间的区域)。在体生长技术中，本体存在于井中或衬底中。因此，在不牺牲面积和性能的情况下，本体就可以很容易地被连接到某个固定的电位上。但是，若要将象DTMOS(动态阈值电压MOS)FET这种典型的本体开关设计应用到体生长技术中却是行不通的，因为井与衬底之间的结很重要。有关DTMOS器件的资料在专利号为No.5,559,368的美国专利“具有栅极-体连接结构的超低电压动态阈值电压MOS FET”中有详细的描述。在这篇文章中发现，诸如MOS FET这样的阈值电压IGFET可以工作在0.6V或更小的电压下。受电压控制的沟道被设置在器件的本体中，而通过将栅极接触与这种本体进行互连，可以将晶体管的阈值电压减小到0或更少。
F.Assaderaghi曾于1994年对动态阈值MOS FET(DTMOS)作了首次报道，该文章发表在Electron Device Letters(USA)Vol.15，No.12，pp.510-512上，题目为“超低电压VLSI用动态阈值电压MOSFET(DTMOS)”。通过将栅极和本体连接在一起，降低了大栅极电压下的阈值电压。这种现象导致了大的电流驱动的产生，该驱动电流与工作在低电源区电压下的标准MOSFET中的驱动电流相比要大很多，而且仍然维持Vgs＝0时的低泄露电流。
图1给出了传统SOI体接触器件的版图设计简图。源区40、漏区30和体接触10位于单个SOI孤岛60内。为了便于栅极50下的本体接触，需要对栅极进行扩展使其包含一个追加区域20。由于井的电导率较低，因此，从体接触到器件中部的电阻很大。另外，由于沟道长度通常要比沟道宽度短很多，因此，方块数(也就是宽长比)和总的电阻值也很大。用一个附加的互连层将栅极的扩展区域20与体接触10连在一起就可以制成一个DTMOS器件。用于进行体接触的栅极的扩展区域20对电流驱动没有贡献，但值得注意的是它明显增加了总的栅极电容。所有这些都转化成性能的退化(典型地为＞20％)和版图面积的加大。这些非理想条件的缺陷是非常严重的，以至于DTMOS工艺相对于SOI技术来说几乎成为一种不切实际的行为。
在SOI技术中，体连接比较困难，因为为了进行体连接SOI技术需要特殊的版图。这些版图通常都增大了器件的占用面积，同时由于加入了较多的电容也降低了器件的性能。考虑到前面所述，通常都使SOIVLSI技术中的晶体管本体呈悬浮状态，而只留下几个少数的晶体管对它们进行体连接。但是，由于浮动本体的电势忽高忽低，因此体浮动会引发电路的不稳定性，致使电路的延迟依赖于其从前的历史。为了保证电路的功能，晶体管设计者需要较多的保守。比如，为了提高噪声容限，器件的阈值电压就要做得高些。上述所有这些牵扯到体浮动的因素均影响了SOI电路的性能。因此，获得一个被认为是有效的而又没有增加额外面积和电容的体接触是非常有益的。这种体接触可以充分地提高本体的开关特性，比如，目前在SOI中使用体DTMOS就是这样。例如，DTMOS是唯一可以使CMOS电路工作在0.2V的低电源区下同时又能获得合意性能的一种工艺。当工作在与传统CMOS电路相同的电源区下时，DTMOS提供的功率耗散比CMOS电路提供的功率耗散要小很多。为了使一个DTMOS正常工作，必须将替电阻降到足够小，以便使体电势随开关输入而变化。以数量级的方式减小电阻的唯一过程就是在本体下面直接铺设金属，就象以下文章中所详细描述的那样。
在一篇发表在1997年Symposium on VLSI Technology Digest ofTechnical Papers，PP.23-24上的题为“0.25μm W polycide dual gateand buried metal on diffusion layer(BMD)technology for DRAMembedded logic devices(DRAM掩埋逻辑器件的0.25微米多硅双栅极和掩埋金属扩散层技工)”的文章中，描述了一种逻辑加工工艺，该工艺适合于在一块芯片上制作高速、低电压运作的逻辑和DRAM集成。为了制造掩埋的DRAM，在生长大颗粒多晶硅时有意采用了化学氧化物层的方法，从而获得了具有高热稳定性的W多酸双栅极工艺。通过在1000℃退火10秒钟，之后又在850℃退火30分钟，阻止了侧向搀杂剂和硼向5nm厚的栅极氧化层的扩散和穿透。掩埋金属工艺采用高能金属(例如Ti)注入金属硅化物层(例如TiSi2)来减小扩散电阻。但是，所描述的工艺并没有提供第二个互连层，而且也没有与MOSFET本体的连接。此外，这种工艺不能与SOI技术兼容。
类似的方法在专利号为No.5,236,872的美国专利“Method ofmanufacturing a semiconductor device having a semiconductor bodywith a buried silicide layer(半导体本体带有掩埋硅层的半导体器件制造方法)”中也有描述，在这篇文章中，一个掩埋的硅化物薄层通过注入被制作在半导体器件的内部，此过程包括第一步先通过注入形成一个无定形层，之后通过热处理，再将该层转换成掩埋的硅化物层。用这种方法中可以获得一个厚度为10nm掩埋的硅化物薄层，该结构则适合用来制造例如金属-基体晶体管。和前面的引用一样，这种工艺不能与SOI技术兼容。
在Proceeding of the Third International Symposium onSemiconductor Wafer Bonding：Physical and Application(1995)，PP.553-560上出版的另外一篇题为“Buried metallic layer withsilicon direct bonding(硅直接粘合的掩埋金属层)”的文章中，描述了一种用于将低电阻率的掩埋金属硅化物层与绝缘隔离硅衬底结合在一起的制造方法。利用溅射后的W或Ti产生的固相化学反应形成相应的硅化物。通过在硅化物形成之前完成压焊来避免应力和晶片翘曲。钨层压焊是这样获得的：先覆盖一层多晶硅，再在压焊前进行抛光。在1000℃下进行退火，巩固压焊并形成电阻率为30Ohm/square的WSi2。WSi2层是难熔的，在1000℃下承受6小时的热处理电阻率不会增加。对m型有源区晶片进行低能量小计量的磷注入以保证与WSi2形成欧姆接触。通过将Ti层压焊到硅或硅覆盖氧化的衬底上可以获得掩埋的TiSi2层。在800℃进行10秒钟的快速热处理(RTA)可以同时形成TiSi2和压焊。TiSi2的电阻率为18Ohm/square。由于在RTA过程中的不均匀加热，压焊后的晶片会在其周边出现气孔。TiSi2层虽然难熔但却可以与硼发生反应从而降低电导率。为了将TiSi2层与经氧化处理的晶片隔开需要加一个硅隔离层。所描述的工艺在任何器件形成之前于硅下形成了一个金属层。晶片一侧的金属图案被压焊到另一个晶片上。另一个晶片的表面必须是硅，而不能是氧化物。然而，该工艺是否能被用于建造SOI晶体管和连接本体的提示却没有给出。
还有一篇出版在IEEE Transactions of Electron Devices，Vol.45，No.5，May 1998，PP.1084-91的题为“SOI MOSFET with buriedbody strap by wafer bonding(晶片粘合形成掩埋本体带的SOIMOSFET)”的文章，描述了一个在SOI MOSFET中带有掩埋氧化物的器件，该结构能够使其获得更高的性能。该结构允许各种体浮动效应，包括扭结效应、漏区电流瞬时效应以及输出特性上的历史依赖效应。就象前面提到的，由于SOI结构强加而来的限制，将一个有效的接触加到本体上是非常困难的。为了保持器件的对称性，可以选用侧面体接触。但是，由于侧面体电阻非常大，这种接触只能在宽度较窄的器件中发挥作用。SOI中的掩埋侧面体接触由位于MOSFET本体下沿器件宽度方向上行走的低电阻多晶硅条构成。结合这种掩埋体条工艺的有效沟道长度为0.17μm的MOSFET已经被制造出来，并证明该击穿电压特性得到了改进。所描述的工艺只形成了掩埋的多晶硅，并没有形成掩埋的金属。掩埋的多晶硅是在器件形成之前通过压焊形成的。
另外还有一篇发表在IEEE Transactions of Electron Devices，Vol.45，No.1，Jan.1998，PP.105-109的题为“Thin film quasi SOIpower MOSFET fabricated by reversed silicom wafer direct bonding(反向硅晶片直粘形成薄膜准SOI功率MOSFET)”的文章，描述了一个采用背面硅晶片直接压焊工艺制成的准SOI功率MOSFET。在这个功率MOSFET中，位于沟道和源区下方的掩埋氧化物被除去，并且为了减小寄生n-p-n二极晶体管的基准电阻，沟道区被直接连接到源区的体接触电极。准SOI功率MOSFET抑制寄生晶体管动作，且表现出比传统SOI功率MOSFET还低的开态(ON)电阻。芯片级准SOI功率MOSFET显示的开态电阻为86mΩ.mm2，开态击穿电压为30V。尽管该工艺陈提到了SOI CMOS器件，但却没有提及掩埋金属。
在专利号为No.5,332,913的美国专利“Buried interconnectstructure for semiconductor devices(半导体器件的掩埋互连结构)”中，描述了一个带有掩埋互连结构的改进浓度的半导体器件。该掩埋互连与半导体衬底上的电学器件区域形成电学上的连接，这样，其它结构就可以直接覆盖在掩埋互连上而不会与互连的导电部分形成电学上的连接。互连由掩埋的导体和传导部分构成。传导部分以电学方式被结合到导体上从而形成导电通路。首先，在第一种场氧化物的被氧化部分形成掩埋导体。之后在衬底的表面生长一层选择性的多外延硅层。之后通过对至少一部分选择性多外延硅层进行氧化，在掩埋导体上形成一层选择性多外延硅的非导电性部分。这个选择性多外延硅的非导电部分允许将其他结构制作在掩埋导体上，但又不与掩埋互连进行直接的电学接触。因而，掩埋金属通过采用选择性多外延硅生长形成。
在专利号为No.5,702,957的美国专利“Method of making buriedmetallization structure(制作掩埋金属化结构的方法)”中，描述了一种可以直接在有源区IC器件级下的半导体衬底中为路径提供导线的IC结构。这些掩埋的导线被直接形成于有源区器件下的以一个绝缘平面形式出现的电介质区隔开而彼此绝缘，类似于传统的绝缘体上长硅(SOI)结构。但是，在这个平面中，掩埋的导线为各种有源区器件组件提供通路，从而形成诸电路连接，例如为门阵列提供单元间的连接。这样，掩埋导线代替了某些位于有源区上的来自于金属化/介质层堆的通路。在此，掩埋金属通过在器件加工之前向衬底注入高能量金属形成。
在专利号为No.5,306,667的美国专利“Process for forming anovel buried interconnect structure for semiconductor devices(半导体器件的新颖掩埋互连结构的工艺)”中，描述了一种改进浓度的带有掩埋互连的半导体器件。该掩埋互连结合了提升的源区/漏区结构(通过选择性多外延硅生长形成)和用硅处理过的源区-漏区-栅极互连部分。首先，在第一种场氧化物的氧化部分上形成掩埋导体。之后在衬底表面生长一层选择性多外延硅层。对多外延硅层的被选区域进行氧化。对难熔金属层进行淀积、退火和腐蚀从而形成掩埋互连。因而，掩埋金属通过选择性多外延硅生长形成。
在专利号为No.5,260,233的美国专利“Semiconductor deviceand wafer structure having a planar buried interconnect by waferbonding(晶片粘合而成的平面掩埋互连的半导体器件和晶片结构)”中，描述了一种晶片结构，该结构适合于在其上形成半导体器件，并具有掩埋的互连结构，可以按照预定的互连图形和类似的方发对选好的半导体器件进行互连。晶片结构由一个基础衬底构成，该衬底形成的第一层厚度恰好适合于制作所需的半导体器件。基础衬底进一步包括：a)按照预定的互连图形在基础衬底下表面形成的第二层厚度，即导电互连盘；b)在基础衬底下表面各导电互连盘之间形成的第三层厚度，即第一种绝缘盘；c)在与基础衬底相对的互连盘的表面上形成的第四层厚度，即互连盘帽，其中，互连盘帽是用一种适合用来作晶片压焊的材料形成的，另外第二层和第四层的总厚度与第三层的厚度相等。该结构还包括第二个衬底，其上具有一层结合到互连盘帽和基础晶片的第一种绝缘盘的氧化层。在此，掩埋金属在器件工艺之前通过结合形成。
在专利号为No.4,977,439的美国专利“Buried multilevelinterconnect system(掩埋多级互连系统)”中，为各类半导体衬底上的各级之间提供互连的方法和装置包括：在衬底中形成多个壕沟，随后在壕沟的底部形成导电层。之后用氧化物将壕沟填平从而在衬底上形成一个平坦的表面。通过在级别较低的壕沟中的氧化物上形成导电材料的桥层来为各级壕沟提供交叉连线。用腐蚀的方法从表面经氧化层一直到壕沟底部打一个开孔，再在开孔中填上金属栓，这样就形成了垂直方向上的接触。在此，掩埋金属的形成起始于上表面。这种方法因为掩埋金属必须高度定位而受到限制，另外掩埋金属不能被铺设在器件的下面。
在专利号为No.4,778,775的美国专利“Buried interconnect forsilicon on insulator structure(载硅绝缘体结构的掩埋互连)”中，提到了一种改进工艺，这种工艺可以在绝缘层上形成再结晶多晶硅层的工艺中实现互连。再结晶通过形成于绝缘层里的多个播种窗口产生。在多晶硅淀积之前，先在衬底上形成一个搀杂区。多晶硅层通过绝缘层中的开孔至少与部分搀杂区接触。再结晶通过这些开孔产生，搀杂区与制作在再结晶层中的半导体器件的源区或漏区形成电学上的连接。掩埋金属或搀杂的硅在任何器件工艺之前形成，SOI材料通过经播种窗口进行有选择地外延生长而形成。
发明内容
据此，发明的目的是，通过在结构中引入掩埋金属体接触，不仅要减小SOI MOSFET或DTMOS器件的尺寸，还要提高它们的性能和密度。
另一个目的是，在器件的有源区下提供附加的互连层。
还有一个目的是，在SOI技术制造的器件中消除体浮动。
还有一个目的是，通过将金属直接铺设在有源区之下来形成一种三维的集成电路。
还有一个特殊的目的是，制造一种高密度、高速度的带有掩埋体接触的侧面双极器件。
在本发明的一部分中，给出了一种结构和工艺，该结构和工艺可以直接在采用传统SOI CMOS工艺制造的器件下形成金属互连。一层或多层互连从器件下面开始穿过掩埋氧化物与硅绝缘体接触。如此，可以把源区或漏区扩散区的底部及MOSFET本体接触在一起。另外，这种结构和工艺还向MOSFET本体区底部提供了一种电阻极低地连接。
这种结构的优点在于消除了体浮动效应——一种SOI技术中重要的考虑因素。而且，通过施加反向偏置的体电压，体接触可以降低备用功率从而实现对功率的节省。更重要的是，通过将栅极加到本体上可以制造出DTMOS器件。在这种DTMOS器件中，turn-on的状态下阈值电压被减小，因此增大了电流驱动。
本发明充分利用了DTMOS工艺的优点。除了为SOI器件提供体接触之外，本方法也允许在器件下面形成多层金属，从而提高器件的密度和性能。
在本发明的另一部分，给出了一个具有源区、漏区和栅极的SOI MOS器件，该SOI MOS器件包括：一个位于上述源区和漏区之间并将该源区和漏区隔开的本体区；和一个被直接置于上述本体区之下并与上述栅极形成对准的掩埋金属路径；该掩埋金属与上述本体区接触时不能碰到上述的源区或漏区。
本发明还有一部分，给出了一种制造带有掩埋金属体接触的SOIMOS器件的方法，该方法包括步骤：提供一个SOI衬底，该SOI衬底具有位于一个掩埋氧化物层上的一层硅薄膜，该掩埋氧化物层被置于体硅衬底上；形成多个SOI岛，这些岛之间由绝缘材料形成电学上的隔离；在上述SOI岛上形成一层共形绝缘层；在上述至少一个被绝缘的SOI岛上制作栅极；在上述至少一个具有上述栅极的SOI岛上制作源区和漏区，该源区和漏区之间由本体区将它们分开；在上述漏区、源区和栅极之间形成互连并将该互连连接到各元件上从而形成电路；在上述各互连之间的区域填入绝缘材料；对上述绝缘材料的商标面进行平面化；将一个可处理的衬底粘到上述经过平面化的表面上；除去上述体硅衬底从而暴露出上述掩埋氧化物层；在上述掩埋氧化物层中开设至少一个窗口，该窗口在不覆盖上述源区和漏区的情况下与上述本体区形成对准；和通过在上述窗口中填入金属形成掩埋路径。
本发明的另一部分，给出了一种制造具有掩埋金属体接触的SOI动态阈值MOS器件的方法，该方法包括步骤：提供一个SOI衬底，该SOI衬底具有位于一个掩埋氧化物层上的一层硅薄膜，该掩埋氧化物层被置于体硅衬底上；形成多个SOI岛，这些岛之间由绝缘材料形成电学上的隔离；在上述SOI岛上形成一层共形绝缘层；在上述至少一个被绝缘的SOI岛上制作栅极并对该栅极进行扩展直到超过上述SOI岛；使上述被扩展的栅极与第二个上述SOI岛接触；在上述至少一个具有上述栅极的SOI岛上制作源区和漏区，并在该源区和漏区之间留下本体区将它们分开；在上述漏区、源区和栅极之间形成互连并将该互连连接到各元件上从而形成电路；在上述各互连之间的区域填入绝缘材料；对上述绝缘材料的商标面进行平面化；将一个可处理的衬底粘到上述经过平面化的表面上；除去上述体硅衬底从而暴露出上述掩埋氧化物层；在上述掩埋氧化物层中开设至少一个窗口，该窗口在不覆盖上述源区和漏区的情况下与上述本体区形成对准，上述窗口对上述SOI岛进行扩展并经过上述第二个SOI岛与上述栅极接触；和通过在上述窗口中填入金属形成掩埋路径。
附图说明
尽管说明书通过特别指出和直接声明的权利要求方式对本发明所指对象进行了总结，但从下面对本发明的描述并同时阅读附图可以对本发明的优点有更深入的探知。
图1显示了带有体接触的先有技术SOI器件版图的俯视简图；
图2a是一个依据本发明的、掩埋SOI DTMOS器件版图的俯视简图；
图2b是一个依据本发明的、具有掩埋金属体接触的SOI器件版图的俯视简图；
图3是一个具有代表性的SOI CMOS晶片刚成形时的侧面图，特别展示了体硅衬底、掩埋氧化物(BOX)和SOI MOSFET的本体；
图4举例说明在图3的结构上加上处理衬底时的结构；
图5举例说明去掉体硅后的图4的结构；
图6显示了开在氧化物(BOX)层中的孔；
图7显示了上述孔现已被孔填充物填充；
图8显示了位于BOX层顶部的几个互连层，用于与MOS器件的接线端进行接触；和
图9举例说明了一个带有掩埋金属-基体接触的SOI侧面双极晶体管的版图，与图2b中描述的带有掩埋金属体接触的SOI器件类似。
具体实施方式
首先要对把金属直接铺设到一个SOI晶片有源区下面的普通工艺进行描述，之后对为SOI MOSFET提供体接触的工艺进行描述。最后，将给出为了形成DTMOS如何将栅极连接到本体上描述。
参看图2a，所示是一个根据本发明的栅极放在掩埋金属体上的SOIDTMOS器件的顶视图。尽管根据所选工艺的不同，掩埋金属可宽可窄，但为了明确起见，此处给出的掩埋金属图形与栅极图形相比要宽一些。掩埋金属与栅极图形形成对准。
在现有技术图1中描述过的漏区30和源区40保持不变。图1中扩展的栅极区20被一个终止成缩小结构的栅极所代替。源区和漏区均被制作在第一个SOI岛60之上。栅极与本体的连接由贯穿栅极氧化物的接触70完成。在贯穿栅极氧化物的接触中，栅极氧化物被去除，从而在栅极和与掩埋金属80接触的第二个SOI岛之间提供了接触。如图所示，与传统的MOSFET布局相比，栅极-体连接不需要附加区域，因此，避免了非理想附加栅极电容的出现。
图2b所示是一个根据本发明第二种解决方案的体接触MOS器件的顶视图。在图2a中，栅极接触和体接触是合在一起的，与图2a不同的是，在图2b中，提供了分离的栅极接触50和体接触10，从而可以对体电压进行独立的控制。注意，图2b所示的结构并不需要一个扩展的栅极区20，因此去除了由扩展栅极造成的额外加入的电容。很明显，与图1中所示的现有技术器件相比，图2b所示的器件占据的面积要小得多。
现在参照图3，对根据本发明的一个SOI CMOS器件的截面图进行说明，该图明确地给出了体硅衬底100，掩埋氧化物(BOX)110，和SOIMOSFET的本体130。还给出了将栅极50和第二个硅岛60连接在一起的贯穿栅极氧化物的接触70。此草图表现的是从线B-B′看过去的截面图。当从线A-A′看过去时，会看到接触(例如，120)把源区和漏区与其它电路、器件等连接在一起(为给出)。
参看图4，所示是一个被粘贴到图3晶片上侧的处理芯片170。此处理层最好由厚度足够进行机械加工(例如，对于8英寸的晶片，厚度要在0.5mm2的数量级)的硅或玻璃制成。处理层的形状最好与晶片的形状相同，并且边缘应与晶片边缘吻合。由于后面要进行掩埋金属化工艺，因此粘结材料需要能承受300℃以上的高温。处理衬底可以是体材料，SOI，或者甚至可以是玻璃材料。它只起机械支撑的作用。
采用化学和/或机械研磨工艺将原始晶片上的体硅从背面腐蚀掉直到露出掩埋的氧化物(BOX)(见图5)。这种背面腐蚀工艺与为SOI工艺设计的粘结与背面腐蚀工艺类似，只是此处的化学腐蚀，通常为KOH，一种氢氧化钾的溶液，可以很容易地停止在掩埋的氧化物处。这导致了一个颇为平坦而且洁净的氧化物表面。该表面对于此后将要进一步讨论的高分辨率的光刻技术是非常重要的。由于机械研磨无法在氧化物上停止，因此，化学腐蚀必须是最后一个腐蚀步骤。
参见图6，标准的光刻工艺为腐蚀开了一条路径。这条路径与原始晶片的正面图形对准。由于掩埋氧化物的厚度一般都在100～300nm，因此它是透明的。这样，原始晶片上的大部分结构，如STI(浅槽隔离)和栅极图形，都可以非常容易地通过目视来对准。为了恰当地完成对准，该路径被镜面化。之后，采用诸如RIE等的腐蚀技术将开通区域内的氧化物除去。腐蚀应正好停在氧化物与硅的界面上。如果腐蚀不碰到源区、漏区和栅极区，允许出现过腐蚀。
参见图7，之后将开通的路径用合适的填料填上，填料最好是金属，例如钨。如果开通处足够宽，则只需通过镶嵌工艺一道工序就能将金属(Al或Cu)形成。为了确保与MOS本体区130形成良好接触，要求与路径190构成界面的内表面必须是金属或经过适当搀杂的硅。
参见图8，采用传统的金属淀积和腐蚀工艺在BOX110的上面形成多层金属140(最好是Cu或Al)。这些金属层为掩埋金属路径之间提供互连。
现在参看图9，所示为按照本发明的凌夷部分制作的SOI侧面双极期间的顶视图。此结构与图2b给出的体接触MOS器件类似。此处，本体区成为双极器件的基底，发射区和接收区分别相当于MOS器件的源区和漏区。为了节省空间，栅极被较好地置于浮动状态。或者可以把栅极连接到固定电压上，只不过要以增大版图面积为代价。
通过对以上结构的描述，证明了如下一些优点：
与其将本体连接到同一晶体管的栅极上，倒不如将它连到其它器件的节点上。根据输出负载的条件，可以在需要时提升体电压以增大电流驱动。
高性能的侧面双极器件
通过有效的体接触，可以使器件作为双极晶体管来工作。由于衬底电阻和衬底与收集极之间的电容都很低，因此该双极晶体管以其具有的高速而著称。由于在模拟应用中双极晶体管优于CMOS，因此本发明实现了高性能模拟与数字电路的完全集成。举例来说，这对无线通信的影响是非常重要的。
通用的体接触
DTMOS只是表明在SOI技术中引入可以缩小面积并具有低电阻的体接触能够获益的一个例子。除此之外，这个全新的体接触还可以在以下几个方面发挥作用：
A、消除体浮动效应
通过体偏置电压和/或将本体连接到源区上，可以消除体浮动所带来的所有不利之处。这不仅增强了电路的性能，还提高了电路的稳定性。
B、节省功耗
通过给NFET器件加上负的体偏置电压，或给PFET加上正的体偏置电压可以降低备用功耗。这种技术不能推广到传统的SOI技术中，因为在产同的SOI技术中加入体接触会牺牲面积。按照本发明，应用以上描述的技术不会出现任何问题。从面积的角度上说，与体效应技术相比，这种技术可能更有效，因为在低部建立的体接触可以与位于上面的晶体管的连接毫不相干。
以上对几个典型的方案进行了描述，目的是为了说明和阐述本发明在概念上的几个要点。但是本发明并不仅限于这些方案，更确切地说，在不脱离本发明的主旨和权利要求所规定的范围与范畴内，还可以从细节上做出各种变化和改动。
Claims (11)
1.一个具有源区、漏区和栅极的SOI MOS器件，该SOI MOS器件包括：
一个位于上述源区和漏区之间并将该源区和漏区隔开的本体区；和
一个被直接置于上述本体区之下并与上述栅极形成对准的掩埋金属路径；该掩埋金属与上述本体区接触时不能碰到上述的源区或漏区。
2.按照权利要求1中的SOI MOS器件，其中，上述掩埋金属与掩埋氧化物层同处在同一平面内。
3.按照权利要求1的SOI MOS器件，其中，位于上述掩埋金属之下的一个互连将掩埋金属连接到其它电路上。
4.一个具有源区、漏区和栅极的动态阈值MOS器件，该动态阈值MOS器件包括：
一个位于上述源区和上述漏区之间的本体区；和
一个被直接置于上述本体区之下并与上述栅极形成对准的掩埋金属路径，该掩埋金属路径在与上述本体区接触时不能碰到上述源区或漏区，上述掩埋金属沿着上述栅极扩展并与上述栅极形成接触。
5.按照权利要求4的动态阈值MOS器件，其中，上述掩埋金属路径穿过一个SOI岛与上述栅极形成接触，该SOI岛与上述源区和漏区绝缘，该SOI岛进一步与上述栅极形成接触。
6.按照权利要求5的动态阈值MOS器件，其中，上述SOI岛具有的电阻比上述本体区的电阻至少小一个数量级。
7.按照权利要求4的动态阈值MOS器件，其中，上述掩埋金属路径通过一个被金属填充的路径与上述栅极形成接触。
8.一种制造带有掩埋金属体接触的SOI MOS器件的方法，该方法包括步骤：
提供一个SOI衬底，该SOI衬底具有位于一个掩埋氧化物层上的一层硅薄膜，该掩埋氧化物层被置于体硅衬底上；
形成多个SOI岛，这些岛之间由绝缘材料形成电学上的隔离；
在上述SOI岛上形成一层共形绝缘层；
在上述至少一个被绝缘的SOI岛上制作栅极；
在上述至少一个具有上述栅极的SOI岛上制作源区和漏区，该源区和漏区之间由本体区将它们分开；
在上述漏区、源区和栅极之间形成互连并将该互连连接到各元件上从而形成电路；
在上述各互连之间的区域填入绝缘材料；
对上述绝缘材料的商标面进行平面化；
将一个可处理的衬底粘到上述经过平面化的表面上；
除去上述体硅衬底从而暴露出上述掩埋氧化物层；
在上述掩埋氧化物层中开设至少一个窗口，该窗口在不覆盖上述源区和漏区的情况下与上述本体区形成对准；和
通过在上述窗口中填入金属形成掩埋路径。
9.按照权利要求8的方法，还包括在上述掩埋路径之下加入另外的互连层的步骤。
10.一种制造具有掩埋金属体接触的SOI动态阈值MOS器件的方法，该方法包括步骤：
提供一个SOI衬底，该SOI衬底具有位于一个掩埋氧化物层上的一层硅薄膜，该掩埋氧化物层被置于体硅衬底上；
形成多个SOI岛，这些岛之间由绝缘材料形成电学上的隔离；
在上述SOI岛上形成一层共形绝缘层；
在上述至少一个被绝缘的SOI岛上制作栅极并对该栅极进行扩展直到超过上述SOI岛；
使上述被扩展的栅极与第二个上述SOI岛接触；
在上述至少一个具有上述栅极的SOI岛上制作源区和漏区，并在该源区和漏区之间留下本体区将它们分开；
在上述漏区、源区和栅极之间形成互连并将该互连连接到各元件上从而形成电路；
在上述各互连之间的区域填入绝缘材料；
对上述绝缘材料的商标面进行平面化；
将一个可处理的衬底粘到上述经过平面化的表面上；
除去上述体硅衬底从而暴露出上述掩埋氧化物层；
在上述掩埋氧化物层中开设至少一个窗口，该窗口在不覆盖上述源区和漏区的情况下与上述本体区形成对准，上述窗口对上述SOI岛进行扩展并经过上述第二个SOI岛与上述栅极接触；和
通过在上述窗口中填入金属形成掩埋路径。
11.按照权利要求10的方法，还包括在上述掩埋路径之下加入另外的互连层的步骤。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US48191400A | 2000-01-12 | 2000-01-12 | |
| US09/481,914 | 2000-01-12 | ||
| US09/481914 | 2000-01-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1308378A CN1308378A (zh) | 2001-08-15 |
| CN1223005C true CN1223005C (zh) | 2005-10-12 |
Family
ID=23913885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB001294989A Expired - Fee Related CN1223005C (zh) | 2000-01-12 | 2000-12-29 | Mos器件及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP2001230423A (zh) |
| KR (1) | KR20010070479A (zh) |
| CN (1) | CN1223005C (zh) |
| SG (1) | SG99329A1 (zh) |
| TW (1) | TW473914B (zh) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10224615A1 (de) * | 2002-06-04 | 2003-12-18 | Philips Intellectual Property | Halbleiteranordnung und Verfahren zum Herstellen derselben |
| JP2004103612A (ja) | 2002-09-04 | 2004-04-02 | Toshiba Corp | 半導体装置とその製造方法 |
| KR100612418B1 (ko) | 2004-09-24 | 2006-08-16 | 삼성전자주식회사 | 자기정렬 바디를 갖는 반도체 소자 및 그 제조방법 |
| KR100689712B1 (ko) * | 2006-03-23 | 2007-03-08 | 삼성전자주식회사 | 반도체 메모리 소자의 제조방법 및 그 구조 |
| JP5526529B2 (ja) * | 2008-11-18 | 2014-06-18 | 株式会社ニコン | 積層半導体装置及び積層半導体装置の製造方法 |
| US8921168B2 (en) | 2009-07-15 | 2014-12-30 | Silanna Semiconductor U.S.A., Inc. | Thin integrated circuit chip-on-board assembly and method of making |
| KR101818556B1 (ko) | 2009-07-15 | 2018-01-15 | 퀄컴 인코포레이티드 | 이면측 바디 연결을 가진 반도체-온-절연체 |
| US9496227B2 (en) | 2009-07-15 | 2016-11-15 | Qualcomm Incorporated | Semiconductor-on-insulator with back side support layer |
| US9466719B2 (en) | 2009-07-15 | 2016-10-11 | Qualcomm Incorporated | Semiconductor-on-insulator with back side strain topology |
| TWI509780B (zh) | 2009-07-15 | 2015-11-21 | Silanna Semiconductor Usa Inc | 積體電路及其製造方法 |
| EP2937898A1 (en) | 2009-07-15 | 2015-10-28 | Silanna Semiconductor U.S.A., Inc. | Semiconductor-on-insulator with backside heat dissipation |
| US9390974B2 (en) | 2012-12-21 | 2016-07-12 | Qualcomm Incorporated | Back-to-back stacked integrated circuit assembly and method of making |
| CN103441131A (zh) * | 2013-08-29 | 2013-12-11 | 上海宏力半导体制造有限公司 | 部分耗尽绝缘体上硅器件结构 |
| US9515181B2 (en) | 2014-08-06 | 2016-12-06 | Qualcomm Incorporated | Semiconductor device with self-aligned back side features |
| US9780117B2 (en) | 2014-10-22 | 2017-10-03 | Qualcomm Incorporated | Semiconductor structure with active device and damaged region |
| US9768109B2 (en) * | 2015-09-22 | 2017-09-19 | Qualcomm Incorporated | Integrated circuits (ICS) on a glass substrate |
| US9780210B1 (en) * | 2016-08-11 | 2017-10-03 | Qualcomm Incorporated | Backside semiconductor growth |
| CN110164978B (zh) * | 2018-02-14 | 2022-06-21 | 联华电子股份有限公司 | 半导体装置以及其制作方法 |
| RU2739861C1 (ru) * | 2020-03-16 | 2020-12-29 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" (Госкорпорация "Росатом") | Способ изготовления транзистора с независимым контактом к подложке |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559368A (en) * | 1994-08-30 | 1996-09-24 | The Regents Of The University Of California | Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation |
| US5828101A (en) * | 1995-03-30 | 1998-10-27 | Kabushiki Kaisha Toshiba | Three-terminal semiconductor device and related semiconductor devices |
-
2000
- 2000-12-27 TW TW089127984A patent/TW473914B/zh not_active IP Right Cessation
- 2000-12-29 CN CNB001294989A patent/CN1223005C/zh not_active Expired - Fee Related
-
2001
- 2001-01-04 JP JP2001000078A patent/JP2001230423A/ja active Pending
- 2001-01-05 SG SG200100120A patent/SG99329A1/en unknown
- 2001-01-10 KR KR1020010001250A patent/KR20010070479A/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010070479A (ko) | 2001-07-25 |
| SG99329A1 (en) | 2003-10-27 |
| JP2001230423A (ja) | 2001-08-24 |
| TW473914B (en) | 2002-01-21 |
| CN1308378A (zh) | 2001-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C19 | Lapse of patent right due to non-payment of the annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |