KR100612418B1 - 자기정렬 바디를 갖는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

자기정렬 바디를 갖는 반도체 소자 및 그 제조방법이 개시된다. 이 소자는 소오스 영역 및 드레인 영역과, 상기 소오스 영역 및 상기 드레인 영역 사이에 개재된 채널 영역과, 상기 채널 영역의 일 단으로 부터 신장된 바디 영역을 포함하는 바디 패턴을 포함한다. 상기 채널 영역 및 상기 바디 영역 상부에 게이트 패턴이 형성되고, 상기 게이트 패턴과 상기 바디 영역을 연결하는 바디 콘택을 포함한다. 바디 패턴은 게이트 패턴을 형성한 후 게이트 패턴을 식각마스크의 일부로 사용하여 게이트 패턴에 정렬된 측벽을 가지도록 형성할 수 있다.

Description

자기정렬 바디를 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING SELF-ALIGNED BODY AND METHOD OF FABRICATING THE SAME}
도 1은 바디 콘택을 가지는 종래의 반도체 소자를 나타낸 단면도이다.
도 2a는 본 발명의 제 1 실시예에 따른 반도체 소자의 평면도이다.
도 2b는 도 2a의 I-I'를 따라 취해진 단면도이다.
도 2c는 도 2a의 II-II'를 따라 취해진 단면도이다.
도 3a, 도 3b, 및 도 3c는 본 발명의 제 1 실시예의 변형례에 따른 반도체 소자를 나타낸 도면들이다.
도 4a 내지 도 6a는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4b 내지 도 6b는 각각 도 3a 내지 도 6a의 I-I'를 따라 취해진 단면도들이다.
도 4c 내지 도 6c는 각각 도 3a 내지 도 6a의 II-II'를 따라 취해진 단면도들이다.
도 7a 내지 도 10a는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 7b 내지 도 10b는 각각 도 7a 내지 도 10a의 III-III'를 따라 취해진 단면도들이다.
도 7c 내지 도 10c는 각각 도 7a 내지 도 10a의 IV-IV'를 따라 취해진 단면 도들이다.
도 7d 내지 도 10d는 각각 도 7a 내지 도 10a의 V-V'를 따라 취해진 단면도들이다.
도 11은 본 발명의 실시예들이 적용된 반도체 소자의 등가회로도이다.
도 12a는 본 발명의 제 3 실시예에 따른 반도체 소자의 평면도이다.
도 12b는 도 12a의 VI-VI'를 따라 취해진 단면도들이다.
도 12c는 도 12a의 VII-VII'를 따라 취해진 단면도들이다.
도 12d는 도 12a의 VIII-VIII'를 따라 취해진 단면도들이다.
도 13a 내지 도 16a는 본 발명의 제 3 실시예에 따른 반도체 소자의 평면도들이다.
도 13b 내지 도 16b는 각각 도 13a 내지 도 16a의 VI-VI'를 따라 취해진 단면도들이다.
도 13c 내지 도 16c는 각각 도 13a 내지 도 16a의 VII-VII'를 따라 취해진 단면도들이다.
도 13d 내지 도 16d는 각각 도 13a 내지 도 16a의 VIII-VIII'를 따라 취해진 단면도들이다.
도 17a, 도 17b 및 도 17c는 제 3 실시예의 변형례를 나타낸 도면들이다.
도 18a는 본 발명의 제 4 실시예에 따른 반도체 소자의 평면도이다.
도 18b, 도 18c 및 도 18d는 각각 도 18a의 IX-IX', X-X' 및 XI-XI'를 따라 취해진 단면도들이다.
도 19a 내지 도 22a는 본 발명의 제 4 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 19b 내지 도 22b는 각각 도 19a 내지 도 22a의 IX-IX'를 따라 취해진 단면도들이다.
도 19c 내지 도 22c는 각각 도 19a 내지 도 22a의 X-X'를 따라 취해진 단면도들이다.
도 19d 내지 도 22d는 각각 도 19a 내지 도 22a의 XI-XI'를 따라 취해진 단면도들이다.
본 발명은 플로팅 바디 효과 억제를 위해 바디 콘택을 갖는 반도체 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 자기정렬된 바디를 가지는 반도체 소자 및 그 제조방법에 관한 것이다.
SOI기판에 형성되는 MOS트랜지스터는 완전공핍 채널(fully depleted channel) 또는 부분 공핍 채널(partially depleted channel)을 형성하여 단채널 효과를 억제할 수 있는 이점은 가지지만, 전하의 축적으로 인하여 바디의 포텐셜이 증가하고, 이로 인하여 기생 바이폴라 효과 및 출력의 킹크 현상 등의 플로팅 바디 효과의 문제점을 가진다. 플로팅 바디 효과는 SOI기판에 형성되는 MOS트랜지스터 뿐만 아니라 바디가 고립된 박막 트랜지스터에서도 문제가 된다.
플로팅 바디 효과는 트랜지스터의 바디 영역에 바디 바이어스를 인가하여 전하를 방출하는 것으로 억제될 수 있다. 공지된 기술에 따르면, 바디 바이어스를 게이트와 바디를 연결하는 바디 콘택(gate-body tied contact)에 인가하는 방법으로 플로팅 바디 효과의 억제 뿐만 아니라, 트랜지스터의 턴-온 시 문턱전압을 낮추어 트랜지스터의 소비전력 감소 및 고속 동작을 가능하게 한다.
Yuuichi Hirano 등의 "Impact of Actively Body-bias controlled(ABC) SOI SRAM by using Direct Body Contact Technology for Low-Voltage Application" (Tech. Dig., 2003 IEDM)은 SOI기판에 형성되는 트랜지스터의 바디 콘택 구조를 개시하고 있다.
도 1은 바디 콘택을 가지는 종래의 반도체 소자를 나타낸 단면도이다.
도 1을 참조하면, 매몰 절연막(buried insulation layer; 32)가 형성된 기판(30) 상에 완전 트렌치 분리막(36f) 및 부분 트렌치 분리막(36p)에 의해 정의된 바디 패턴(34)이 형성되고, 상기 바디 패턴(34) 상부를 가로질러 게이트 패턴들(38a, 38b)이 형성되어 있다. 이 구조에서, 게이트-바디 콘택(40)이 부분 트렌치 분리막(36p)을 관통하여 바디 패턴에 접속된다. 따라서, 바디 전위(body potential)은 부분 트렌치 분리막(36p) 하부의 바디 패턴(34)에 의해 제어될 수 있다. 이 구조는 트랜지스터 오프일 때, 바디 패턴에 축적된 전하를 콘택을 통해 방출할 수 있고, 트랜지스터 온일 때만 바디 전위를 높여 문턱전압을 낮추어 대기 전류(stand-by current)를 줄임과 동시에 억세스 시간을 감축시킬 수 있는 이점을 가진다. 그러나, 도시된 것과 같이, 바디 패턴(34)에 게이트-바디 콘택(40)을 접속하기 위하여 부분 트렌치 분리막(36p)이 필요하여 복잡한 공정이 요구된다.
종래기술에서 바디 콘택(40)이 형성되는 바디 영역에 부분 트렌치 분리를 형성하지 않는 것을 고려할 수 있으나, 바디 패턴(34)과 게이트 패턴(38a)이 오정렬되면 바디 영역이 게이트 패턴 부근에 노출되어 소오스/드레인과 바디 영역의 단락을 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 절연막에 의해 고립된 바디 패턴에 트랜지스터를 형성하되 부분적으로 절연된 부분을 형성하기 위한 복잡한 공정이 요구되지 않는 반도체 소자 및 그 제조방법을 제공하는데 있다. 이를 위하여 본 발명은 바디 콘택이 접속되는 바디 영역이 채널 영역의 단부로 부터 신장된 바디 패턴을 제공한다.
채널 영역의 단부로 부터 신장된 바디 영역과 소오스/드레인 영역의 단락으로 인한 소자의 오동작을 방지하기 위하여, 본 발명이 이루고자 하는 다른 기술적 과제는 바디 패턴과 게이트 패턴이 오정렬되지 않는 구조 및 제조방법을 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 자기정렬 바디를 가지는 반도체 소자 및 그 제조방법을 제공하는데 있다. 이 소자는 소오스 영역 및 드레인 영역과, 상기 소오스 영역 및 상기 드레인 영역 사이에 개재된 채널 영역과, 상기 채널 영역의 일 단으로 부터 신장된 바디 영역을 포함하는 바디 패턴을 포함한다. 상기 채널 영역 및 상기 바디 영역 상부에 게이트 패턴이 형성되고, 상기 게이트 패턴과 상기 바디 영역을 연결하는 바디 콘택을 포함한다. 본 발명에서, 상기 바디 영역이 형성된 바디 패턴의 측벽은 상기 게이트 패턴 측벽에 자기정렬된 것을 특징이다.
상기 바디 패턴은 절연막 상에 형성될 수 있다. 예컨대, 상기 바디 패턴은 SOI기판의 매몰 산화막 상에 형성되거나, 박막 트랜지스터와 같은 적층 소자에서 층간절연막 상에 형성될 수도 있다.
본 발명에서, 상기 바디 콘택은 상기 게이트 패턴을 관통하여 상기 바디 영역에 접속되거나, 상기 게이트 전극 상에 중첩되어 상기 바디 영역의 측벽에 접속될 수 있고, 상기 소오스 영역 및 상기 드레인 영역은 상기 채널 영역 및 상기 바디 영역보다 높여진 부분을 포함할 수도 있다. 이 때, 상기 게이트 전극 측벽에 측벽스페이서가 형성되어 상기 높여진 소오스 영역 및 드레인 영역과 게이트 전극을 전기적으로 분리할 수 있다.
이 소자의 제조방법은 반도체층 상에 게이트 절연막을 개재하여 게이트 패턴을 형성하고, 상기 게이트 패턴 양측의 반도체층을 덮는 마스크 패턴을 형성하는 것을 포함한다. 상기 마스크 패턴 및 상기 게이트 패턴을 식각마스크로 사용하여 상기 반도체층을 식각하여 상기 게이트 패턴을 따라 신장되어 상기 게이트 패턴 단 부의 측벽에 정렬된 측벽을 가지는 바디 패턴을 형성한다. 상기 게이트 패턴 양측의 바디 패턴에 불순물을 주입하여 소오스 영역 및 드레인 영역을 형성하고, 상기 소오스 영역 및 상기 드레인 영역 사이에 채널 영역을 정의한다. 상기 채널 영역의 단부로부터 신장된 바디 패턴과 상기 게이트 패턴을 전기적으로 연결하는 바디 콘택을 형성한다.
상기 마스크 패턴은 포토레지스트 패턴 또는 반도체 패턴일 수 있다. 구체적으로 상기 마스크 패턴은 상기 게이트 패턴의 상부면 및 측벽을 덮는 절연막 패턴을 형성하고, 상기 게이트 패턴 주변의 반도체층을 덮는 평탄화된 상부 반도체막을 형성하고, 상기 상부 반도체막을 패터닝하여 상기 게이트 패턴 양측의 반도체막을 덮는 마스크 패턴을 형성할 수 있다. 상기 바디 패턴을 형성하는 단계 이후에는 경사이온주입법을 적용하여 상기 마스크 패턴의 상단 및 상기 게이트 패턴의 단부의 하부에 위치하는 바디 패턴에 불순물을 주입하여 바디 영역을 형성하고, 불순물이 주입된 마스크 패턴의 상단을 제거할 수 있다. 상기 바디 패턴 상에 잔존한 반도체 패턴은 높여진 소오스 영역 및 상기 드레인 영역을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2a는 본 발명의 제 1 실시예에 따른 반도체 소자의 평면도이다.
도 2b는 도 2a의 I-I'를 따라 취해진 단면도이다.
도 2c는 도 2a의 II-II'를 따라 취해진 단면도이다.
도 2a, 2b 및 2c를 참조하면, 이 소자는 SOI기판에 형성될 수 있다. 기판(102)과 매몰 절연층(104) 상에 반도체층으로 이루어진 바디 패턴(106b)이 형성되고, 상기 바디 패턴(106b) 상부에 게이트 패턴(110)이 형성된다. 상기 바디 패턴(106b)은 상기 게이트 패턴(110) 양측으로 펼쳐진 소오스 영역(112s) 및 드레인 영역(112d)과, 상기 소오스 영역(112s) 및 상기 드레인 영역(112d) 사이의 채널 영역(112c)과, 상기 채널 영역(112c)의 단 부로 부터 신장되고, 상기 게이트 패턴(110)의 측벽에 정렬된 측벽을 가지는 바디 영역(112b)으로 구성된다. 상기 게이트 패턴(110)은 상기 바디 패턴(106b) 상에 게이트 절연막(108)을 개재하여 형성되고, 상기 게이트 패턴(110)을 관통하여 상기 바디 패턴(106b)에 접속된 바디 콘택(body contact; 114)이 상기 바디 영역(112b) 상에 형성되어 있다. 상기 바디 패턴(106b)은 상기 게이트 패턴(110)의 하부에 자기정렬된 구조이다. 따라서, 상기 소오스 영역(112s) 및 상기 드레인 영역(112d)을 외곽으로 벗어난 게이트 패턴(110) 하부에는 바디 영역(112b)이 존재하여 그 부분은 상기 게이트 패턴(110)의 측벽들에 정렬된 측벽을 가진다.
상기 채널 영역(112c) 및 상기 바디 영역(112b)은 동일한 도전형으로 도우핑된다. 상기 채널 영역(112c)에 비해서 상기 바디 영역(112b)이 더 높은 농도로 도우핑 될 수 있다.
도 3a, 3b 및 3c는 본 발명의 제 1 실시예의 변형례에 따른 반도체 소자를 나타낸 도면들이다.
도 3a, 3b 및 3c에 도시된 것과 같이, 제 1 실시예와 동일하게 바디 패턴(106b)과 상기 바디 패턴(106b) 상에 게이트 패턴(110)이 형성된다. 게이트 패턴(110)과 바디 패턴(106b)을 연결하는 바디 콘택(114)은 상기 게이트 패턴(110)을 관통하지 않고, 상기 게이트 패턴(110)과 일부분 중첩되어 상기 바디 패턴(106b)의 측벽에 연결된다. 따라서, 상기 게이트 패턴(110)과 상기 바디 영역(112b)을 전기적으로 연결할 수 있다.
도 4a 내지 도 6a는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도이다.
도 4b 내지 도 6b는 각각 도 4a 내지 도 6a의 I-I'를 따라 취해진 단면도들이다.
도 4c 내지 도 6c는 각각 도 4a 내지 도 6a의 II-II'를 따라 취해진 단면도들이다.
도 4a, 4b 및 4c를 참조하면, 기판(102), 매몰 절연층(104) 및 반도체층(106)으로 구성된 SOI기판(100) 상에 게이트 절연막(108)을 개재하여 게이트 패턴(110)을 형성한다. 상기 게이트 패턴(110)은 상부에 형성된 캐핑층을 포함할 수도 있다.
도 5a, 5b 및 5c를 참조하면, 상기 게이트 패턴(110) 상에 상기 게이트 패턴(110)의 상부를 가로지르는 마스크 패턴(112)을 형성한다. 상기 마스크 패턴(112) 은 상기 게이트 패턴(110)의 일부분을 덮고, 상기 게이트 패턴(110)은 상기 마스크 패턴(112)을 벗어나 일방향 또는 양방향으로 신장될 수 있다. 상기 마스크 패턴(112)은 포토레지스트막으로 형성할 수 있다.
도 6a, 6b 및 6c를 참조하면, 상기 마스크 패턴(112) 및 상기 게이트 패턴(110)을 식각마스크로 사용하여 상기 반도체층(106)을 식각하여 바디 패턴(106b)을 형성한다. 상기 마스크 패턴(112)과 상기 게이트 패턴(110)이 결합된 패턴에 의해 상기 바디 패턴(106b)은 상기 게이트 패턴(110) 양측으로 신장된 부분과, 상기 게이트 패턴(110)을 따라 신장된 부분으로 구성된다. 상기 게이트 패턴(110) 하부에 바디 패턴(106b)의 신장된 부분은 상기 게이트 패턴(110)을 마스크로 패터닝되었기 때문에, 상기 바디 패턴(106b)의 신장된 부분은 상기 게이트 패턴(110)의 측벽에 자기정렬된 측벽을 가질 수 있다.
상기 게이트 패턴(110) 양측의 바디 패턴(106b)에 불순물을 주입하여 소오스 영역(112s) 및 드레인 영역(112d)을 형성한다. 상기 소오스 영역(112s)과 상기 드레인 영역(112d) 사이에 개재된 영역은 채널 영역(112c)이 된다. 상기 채널 영역(112c)의 단부로 부터 상기 게이트 패턴(110)을 따라 신장된 부분은 바디 영역(112b)이 된다. 상기 바디 영역(112b)은 불순물을 주입하여 상기 채널 영역(112c)보다 높은 농도의 동일한 도전형으로 도우핑할 수 있다.
계속해서, 상기 게이트 패턴(110) 및 상기 게이트 절연막(108)을 패터닝하여 도 2에 도시된 것과 같이 상기 게이트 패턴(110)을 관통하여 상기 바디 패턴(106b)에 연결된 바디 콘택(114)을 형성하거나, 도 3에 도시된 것과 같이 게이트 패턴(110)과 일부분 중첩되고 상기 바디 패턴(106b)의 측벽에 연결된 바디 콘택(114)을 형성할 수 있다.
도 7a 내지 도 10a는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도이다.
도 7b 내지 도 10b는 각각 도 7a 내지 도 10a의 III-III'를 따라 취해진 단면도들이다.
도 7c 내지 도 10c는 각각 도 7a 내지 도 10a의 IV-IV'를 따라 취해진 단면도들이다.
도 7d 내지 도 10d는 각각 도 7a 내지 도 10a의 V-V'를 따라 취해진 단면도들이다
도 7a, 7b, 7c 및 7d를 참조하면, 기판(202), 매몰 절연층(204) 및 반도체층(206)이 적층된 SOI기판(200) 상에 게이트 절연막(208)을 개재하여 게이트 패턴(210)을 형성한다. 캐핑막(212)이 상기 게이트 패턴(210)의 상부에 형성되어 있다.
도 8a, 8b, 8c 및 8d를 참조하면, 상기 게이트 패턴(210)의 측벽에 측벽 스페이서(214)를 형성한다. 상기 측벽 스페이서(214)를 형성하기 전에 상기 게이트 패턴(210) 양측의 반도체층(206) 내에 저농도 확산층(lightly doped diffusion layer)를 형성하거나, 저농도 확산층 및 포켓 확산층(pocket diffusion layer)를 형성하는 이온주입공정이 실시될 수도 있다. 상기 측벽 스페이서(214)가 형성된 기판의 전면에 상부 반도체막(216)을 형성하고, 상기 상부 반도체막(216)을 평탄화하여 상기 캐핑막(212)을 노출시킨다. 상기 상부 반도체막(216)의 평탄화는 에치백 또는 화학적기계적 연마공정을 적용하여 실시할 수 있다. 상기 상부 반도체막(216)과 상기 게이트 패턴의 도전막(210)은 상기 캐핑막(212) 및 상기 측벽 스페이서(214)에 의해 절연된다.
도 9a, 9b, 9c 및 9d를 참조하면, 상기 게이트 패턴(210)의 상부를 가로지르는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 상부 반도체막(216)을 패터닝하여 상기 게이트 패턴(210) 양측에 마스크 패턴(216p)을 형성한다. 상기 게이트 패턴(210)은 상기 마스크 패턴(216p)을 벗어나 일방향 또는 양방향으로 신장될 수 있다. 즉, 상기 마스크 패턴(216p)은 상기 게이트 패턴(210)의 측벽 일부분에 인접한 상기 반도체층(206) 상에 형성된다.
계속해서, 상기 반도체층(206)을 식각하여 바디 패턴(206b)을 형성한다. 상기 마스크 패턴(216p)과 상기 게이트 패턴(210)이 결합된 패턴에 의해 상기 바디 패턴(206b)은 상기 게이트 패턴(210) 양측으로 신장된 부분과, 상기 게이트 패턴(210)을 따라 신장된 부분으로 구성된다. 상기 게이트 패턴(210) 하부에 바디 패턴(206b)의 신장된 부분은 상기 게이트 패턴(210)을 마스크로 패터닝되었기 때문에, 상기 바디 패턴(206b)의 신장된 부분은 상기 게이트 패턴(210)의 측벽에 자기정렬된 측벽을 가질 수 있다. 상기 포토레지스트 패턴을 제거한다.
계속해서, 상기 게이트 패턴(210)을 따라 신장된 부분의 바디 패턴(206b)에 불순물을 주입하여 바디 영역(218)을 형성한다. 상기 불순물은 경사이온 주입법을 이용하여 상기 게이트 패턴(210) 하부의 바디 패턴(206b)에 주입할 수 있다. 이 때, 상기 마스크 패턴(216p)의 상단에도 불순물이 주입된다.
도 10a, 10b, 10c 및 10d를 참조하면, 상기 마스크 패턴(216p)의 상단을 리세스시키어 불순물이 주입된 부분을 제거한다. 결과적으로, 상기 게이트 패턴(210) 양측의 바디 패턴(206b) 상에는 반도체 패턴(216e)이 남게된다. 도시하지는 않았지만, 상기 반도체 패턴(216e)에 불순물을 주입하여 소오스 영역(220s) 및 드레인 영역(220d)을 형성한다. 상기 소오스 영역(220s) 및 상기 드레인 영역(220d)은 상기 반도체 패턴(216e)에 주입된 불순물 영역과 앞서 주입된 저농도 확산층 및 포켓 확산층으로 구성될 수 있다. 상기 소오스 영역(220s) 및 상기 드레인 영역(220d) 사이에 채널 영역(220c)이 정의된다. 상기 바디 영역(218)은 상기 채널 영역(220c)의 단 부로 부터 신장된 바디 패턴에 형성된다. 상기 바디 영역(218)은 상기 채널 영역(220c)과 동일한 도전형으로 더 높은 농도로 형성하는 것이 바람직하다. 상기 소오스 영역(220s)과 상기 드레인 영역(220d)는 상기 반도체 패턴(216e)까지 확산되어 상기 채널 영역(220c) 및 상기 바디 영역(218)보다 높은 부분을 포함하는 높여진 소오스/드레인 구조(elevated source/drain structure)가 될 수 있다.
도 11은 본 발명의 실시예들이 적용된 반도체 소자의 등가회로도이다.
본 발명에 따른 반도체 소자는 씨모스 소자에 적용될 수 있다. 씨모스 소자는 구동 트랜지스터(driver transistor; TR1)와 부하 트랜지스터(load transistor; TR2)로 구성된다. 여기서 구동 트랜지스터는 NMOS 트랜지스터인 반면 부하 트랜지스터는 PMOS 트랜지스터이다. 구동 트랜지스터(TR1)와 부하 트랜지스터(TR2)는 서로 직렬 연결된다. 상기 구동 트랜지스터의 소오스 영역은 접지라인(ground line; Vss)에 연결되고, 상기 부하 트랜지스터의 드레인 영역은 전원선(Vdd)에 연결된다.
상기 부하 트랜지스터(TR2) 및 상기 구동 트랜지스터(TR1)의 게이트 전극들은 입력단(Vin)에 연결되고, 상기 구동 트랜지스터(TR1)의 드레인 영역과 상기 부하 트랜지스터(TR2)의 소오스 영역은 출력단(Vout)에 연결된다. 도면에서 상기 부하 트랜지스터(TR2)의 게이트 전극과 바디가 연결되어 있으나, 상기 구동 트랜지스터(TR1)의 게이트 전극과 바디가 연결될 수도 있다. 이 씨모스 소자는 에스램 셀에 적용될 수도 있다.
도 12a는 본 발명의 제 3 실시예에 따른 반도체 소자의 평면도이다.
도 12b는 도 12a의 VI-VI'를 따라 취해진 단면도들이다.
도 12c는 도 12a의 VII-VII'를 따라 취해진 단면도들이다.
도 12d는 도 12a의 VIII-VIII'를 따라 취해진 단면도들이다.
도 12a, 12b, 12c 및 12d를 참조하면, 기판(300) 상에 소자분리막(302)이 형성되어 활성영역(301)을 한정한다. 상기 활성영역(301) 상부를 하부 게이트 패턴(306)이 가로지른다. 상기 하부 게이트 패턴(306)과 상기 활성영역(301) 사이에는 게이트 절연막(304)이 개재된다.
상기 하부 게이트 패턴(306)의 측벽에는 측벽 스페이서가 형성될 수 있다. 상기 하부 게이트 패턴(306)이 형성된 기판의 전면에 층간절연막(310)이 형성되고, 상기 층간절연막(310) 상부에 바디 패턴(312b)이 형성되어 있다. 상기 바디 패턴(312b)은 상기 하부 게이트 패턴(306)과 중첩된 부분을 가진다. 상기 바디 패턴(312b) 상부에 상부 게이트 패턴(316)이 형성되어 있고, 상기 상부 게이트 패턴(316)과 상기 바디 패턴(312b) 사이에 상부 게이트 절연막(314)이 개재되어 있다. 상기 바디 패턴(312b)은 상기 상부 게이트 패턴(316) 양측으로 펼쳐진 부분과, 상기 상부 게이트 패턴(316)을 따라 신장된 부분으로 구성된다. 상기 상부 게이트 패턴(316) 양측의 바디 패턴에 소오스 영역 및 드레인 영역이 형성되어 있고, 상기 소오스 영역 및 상기 드레인 영역(332d) 사이의 바디 패턴은 채널 영역이 된다. 상기 상부 게이트 패턴(316)을 따라 신장된 부분은 바디 영역(332b)이 된다. 상기 바디 영역(332b)은 상기 채널 영역(332c)의 단 부로부터 신장된 바디 패턴에 형성된다.
상기 상부 게이트 패턴(316)을 따라 신장된 부분에 바디 콘택(320)이 형성된다. 상기 바디 콘택(320)은 상기 상부 게이트 패턴(316), 상기 바디 패턴(312b) 및 상기 층간절연막(310)을 관통하여 상기 하부 게이트 패턴(306)에 연결된다. 상기 바디 콘택(320)은 폴리실리콘으로 형성될 수도 있고, 도시된 것과 같이 장벽 금속층(322)을 개재하여 금속패턴(324)으로 형성될 수도 있다.
상기 바디 패턴(312b)은 상기 활성영역(301)에 중첩된 부분을 가지며, 상기 바디 패턴(312b)과 상기 활성영역(301)은 상기 층간절연막(310)을 관통하여 콘택 패턴(311)으로 연결된다.
도 13a 내지 도 16a는 본 발명의 제 3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도이다.
도 13b 내지 도 16b는 각각 도 13a 내지 도 16a의 VI-VI'를 따라 취해진 단면도들이다.
도 13c 내지 도 16c는 각각 도 13a 내지 도 16a의 VII-VII'를 따라 취해진 단면도들이다.
도 13d 내지 도 16d는 각각 도 13a 내지 도 16a의 VIII-VIII'를 따라 취해진 단면도들이다.
도 13a, 13b, 13c 및 13d를 참조하면, 반도체 기판(300)에 소자분리막(302)을 형성하여 활성영역(301)을 한정한다. 상기 활성영역(301) 상에 게이트 절연막(304)을 형성하고, 상기 게이트 절연막(304) 상에 상기 활성영역(301)의 상부를 가로지르는 하부 게이트 패턴(306)을 형성한다. 상기 하부 게이트 패턴 양측에 측벽 스페이서(308)가 형성될 수 있고, 상기 하부 게이트 패턴(306)은 상부에 캐핑막이 형성될 수도 있다. 상기 하부 게이트 패턴(306)이 형성된 기판(300)의 전면에 층간절연막(310)을 형성한다.
도 14a, 14b, 14c 및 14d를 참조하면, 상기 층간절연막(310)을 관통하여 상기 활성영역(301)에 접속된 콘택 패턴(311)을 형성한다. 상기 층간절연막(310) 상에 반도체층(312)을 형성한다. 상기 반도체층(312) 상에 게이트 절연막(314)을 형성하고, 상기 게이트 절연막(314) 상에 상부 게이트 패턴(316)을 형성한다. 상기 상부 게이트 패턴(316)은 상기 하부 게이트 패턴(306)과 중첩된 부분을 가진다.
도 15a, 15b, 15c 및 15d를 참조하면, 상기 상부 게이트 패턴(316) 상에 상기 상부 게이트 패턴(316) 상부를 가로지르는 마스크 패턴을 형성하고, 상기 마스크 패턴과 상기 상부 게이트 패턴(316)을 식각마스크로 사용하여 상기 반도체층(312)을 식각하여 바디 패턴(312b)을 형성한다. 상기 바디 패턴(312b)은 상기 상부 게이트 패턴(316) 양측으로 펼쳐진 부분과 상기 상부 게이트 패턴(316)을 따라 신 장된 부분으로 구성된다. 상기 상부 게이트 패턴(316) 양측의 바디 패턴(312b)에 불순물을 주입하여 소오스 영역(332s) 및 드레인 영역(332d)을 형성한다. 상기 소오스 영역(332s)이 형성된 부분 또는 상기 드레인 영역이 형성된 부분의 바디 패턴은 상기 콘택 패턴(311) 상부에 위치한다. 즉, 상기 소오스 영역(332s) 또는 상기 드레인 영역(332d)은 상기 콘택 패턴(311)에 의해 상기 활성영역(301)과 전기적으로 연결될 수 있다. 상기 소오스 영역(332s)과 상기 드레인 영역(332d) 사이의 바디 패턴은 채널 영역(332c)이 되고, 상기 상부 게이트 패턴(316)을 따라 신장된 부분의 바디 패턴(312b)은 바디 영역(332b)이 된다. 상기 바디 영역(332b)은 상기 채널 영역(332c)의 단 부로부터 신장된 부분에 형성된다. 상기 바디 영역(332b)에 상기 채널 영역(332c)과 동일한 도전형의 불순물을 주입하여 상기 채널 영역(332c)보다 높은 농도로 도우핑할 수도 있다.
도 16a, 16b, 16c 및 16d를 참조하면, 상기 바디 패턴(312b)이 형성된 결과물 상에 상부 층간절연막(318)을 형성한다. 상기 상부 층간절연막(318), 상기 상부 게이트 패턴(316), 상기 게이트 절연막(314), 상기 바디 패턴(312b) 및 상기 층간절연막(310)을 순차적으로 관통하여 상기 하부 게이트 패턴(306)이 노출된 콘택홀(319)을 형성한다.
계속해서, 상기 콘택홀(319) 내에 도전물질을 채워 상기 상부 게이트 패턴(316), 상기 바디 패턴(312b) 및 상기 하부 게이트 패턴(306)이 연결된 바디 콘택(320)을 형성한다. 상기 바디 콘택(320)은 상기 바디 영역(332b)에 형성된다. 상기 바디 콘택(320)은 폴리실리콘으로 형성될 수도 있고, 도시된 것과 같이 장벽 금속층(322)을 개재하여 금속패턴(324)으로 형성될 수도 있다.
도 17a, 도 17b 및 도 17c는 제 3 실시예의 변형례를 나타낸 도면들이다.
제 3 실시예에서 상기 바디 콘택(320)은 상기 상부 게이트 패턴(316)을 관통하지 않고 형성될 수도 있다. 도 17a, 17b, 17c 및 17d를 참조하면, 상기 바디 콘택(320)은 상기 상부 게이트 패턴(316)과 일부분 중첩되어 형성될 수 있다. 이 때, 상기 상부 게이트 패턴(316)은 상기 하부 게이트 패턴(306)에 오프셋되어 형성되어 상기 바디 콘택(320)이 상기 하부 게이트 패턴(306)에 연결될 수 있다. 상기 바디 콘택(320)은 상기 상부 게이트 패턴(316)의 표면과, 상기 바디 패턴(312b)의 측벽 및 상기 하부 게이트 패턴의 상부면에 접속된다.
도 18a는 본 발명의 제 4 실시예에 따른 반도체 소자의 평면도이다.
도 18b, 도 18c 및 도 18d는 각각 도 18a의 IX-IX', X-X' 및 XI-XI'를 따라 취해진 단면도들이다.
도 18a, 18b, 18c 및 18d를 참조하면, 기판(300) 상에 소자분리막(302)이 형성되어 활성영역(301)을 한정한다. 상기 활성영역(301) 상부를 하부 게이트 패턴(306)이 가로지른다. 상기 하부 게이트 패턴(306)과 상기 활성영역(301) 사이에는 게이트 절연막(314)이 개재된다.
상기 하부 게이트 패턴(306)의 측벽에는 측벽 스페이서가 형성될 수 있다. 상기 하부 게이트 패턴(306)이 형성된 기판(300)의 전면에 층간절연막(310)이 형성되고, 상기 층간절연막(310) 상부에 바디 패턴(312b)이 형성되어 있다. 상기 바디 패턴(312b)은 상기 하부 게이트 패턴(306)과 중첩된 부분을 가진다. 상기 바디 패 턴(312b) 상부에 상부 게이트 패턴(316)이 형성되어 있고, 상기 상부 게이트 패턴(316)과 상기 바디 패턴(312b) 사이에 상부 게이트 절연막(314)이 개재되어 있다. 상기 상부 게이트 패턴(316) 상에 캐핑막(317)이 형성되어 있고, 상기 상부 게이트 패턴(316)의 측벽에 측벽 스페이서(319)가 형성되어 있다. 상기 바디 패턴(312b)은 상기 상부 게이트 패턴(316) 양측으로 펼쳐진 부분과, 상기 상부 게이트 패턴(316)을 따라 신장된 부분으로 구성된다. 상기 상부 게이트 패턴(316) 양측의 바디 패턴에 소오스 영역 및 드레인 영역이 형성되어 있고, 상기 소오스 영역 및 상기 드레인 영역(332d) 사이의 바디 패턴은 채널 영역이 된다. 상기 상부 게이트 패턴(316)을 따라 신장된 부분은 바디 영역(332b)이 된다. 상기 바디 영역(332b)은 상기 채널 영역(332c)의 단 부로부터 신장된 바디 패턴에 형성된다. 상기 측벽 스페이서(319) 외곽의 바디 패턴에 반도체 패턴(321p)이 형성되어 있어, 상기 소오스 영역(332s) 및 상기 드레인 영역(332d)은 상기 바디 영역(332b) 및 상기 채널 영역(332c)보다 높여진 부분을 가진다. 상기 상부 게이트 패턴(316)이 형성된 기판의 전면에 상부 층간절연막(318)이 형성되고, 상기 상부 층간절연막(318)을 관통하여 상기 상부 게이트 패턴(316)을 따라 신장된 부분에 바디 콘택(320)이 형성된다. 상기 바디 콘택(320)은 상기 상부 게이트 패턴(316), 상기 바디 패턴(312b) 및 상기 층간절연막(310)을 관통하여 상기 하부 게이트 패턴(306)에 연결된다. 상기 바디 콘택(320)은 폴리실리콘으로 형성될 수도 있고, 도시된 것과 같이 장벽 금속층(322)을 개재하여 금속패턴(324)으로 형성될 수도 있다.
상기 바디 패턴(312b)은 상기 활성영역(301)에 중첩된 부분을 가지며, 상기 바디 패턴(312b)과 상기 활성영역(301)은 상기 층간절연막(310)을 관통하여 콘택 패턴(311)으로 연결된다. 상기 바디 콘택(320)은 제 3 실시예의 변형례와 마찬가지로, 상기 상부 게이트 패턴(316)과 일부분 중첩되어 형성될 수 있다.
도 19a 내지 도 22a는 본 발명의 제 4 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 19b 내지 도 22b는 각각 도 19a 내지 도 22a의 IX-IX'를 따라 취해진 단면도들이다.
도 19c 내지 도 22c는 각각 도 19a 내지 도 22a의 X-X'를 따라 취해진 단면도들이다.
도 19d 내지 도 22d는 각각 도 19a 내지 도 22a의 XI-XI'를 따라 취해진 단면도들이다.
도 19a, 19b, 19c 및 19d를 참조하면, 반도체 기판(300)에 소자분리막(302)을 형성하여 활성영역(301)을 한정한다. 상기 활성영역(301) 상에 게이트 절연막(304)을 형성하고, 상기 게이트 절연막(304) 상에 상기 활성영역(301)의 상부를 가로지르는 하부 게이트 패턴(306)을 형성한다. 상기 하부 게이트 패턴 양측에 측벽 스페이서(308)가 형성될 수 있고, 상기 하부 게이트 패턴(306)은 상부에 캐핑막이 형성될 수도 있다. 상기 하부 게이트 패턴(306)이 형성된 기판(300)의 전면에 층간절연막(310)을 형성한다.
도 20a, 20b, 20c 및 20d를 참조하면, 상기 층간절연막(310)을 관통하여 상기 활성영역(301)에 접속된 콘택 패턴(311)을 형성한다. 상기 층간절연막(310) 상에 반도 체층(312)을 형성한다. 상기 반도체층(312) 상에 게이트 절연막(314)을 형성하고, 상기 게이트 절연막(314) 상에 상부 게이트 패턴(316)을 형성한다. 상기 상부 게이트 패턴(316)은 상기 하부 게이트 패턴(306)과 중첩된 부분을 가진다. 상기 상부 게이트 패턴(316) 상에는 캐핑막(317)이 형성되어 있다. 상기 상부 게이트 패턴(316)의 측벽에 측벽 스페이서(319)를 형성한다. 상기 측벽 스페이서(319)를 형성하기 전에 상기 상부 게이트 패턴(316)의 양측에 저농도 확산층 및/또는 헤일로 확산층을 형성할 수도 있다.
도 21a, 21b, 21c 및 21d를 참조하면, 상기 상부 게이트 패턴(316)이 형성된 기판의 전면에 상부 반도체막을 형성하고, 상기 상부 반도체막을 화학적 기계적 연마공정을 이용하여 연마하여 상기 상부 게이트 패턴(316)의 캐핑층(317)을 노출시킨다. 계속해서, 상기 상부 반도체막을 패터닝하여 상기 상부 게이트 패턴(316) 양측에 마스크 패턴(321p)을 형성한다. 상기 측벽 스페이서(319)를 포함하는 상부 게이트 패턴(316)과 상기 마스크 패턴(321p)을 식각마스크로 사용하여 상기 반도체층(312)을 패터닝하여 바디 패턴(312b)을 형성한다. 상기 바디 패턴(312b)은 상기 상부 게이트 패턴(316) 양측으로 펼쳐진 부분과 상기 상부 게이트 패턴(316)을 따라 신장된 부분으로 구성된다.
도 22a, 22b, 22c 및 22d를 참조하면, 상기 마스크 패턴(321p)의 상단을 리세스시키어 불순물이 주입된 부분을 제거한다. 그 결과, 상기 게이트 패턴 양측의 바디 패턴 상에는 반도체 패턴이 남게된다. 상기 상부 게이트 패턴(316) 양측의 바디 패턴(312b)에 불순물을 주입하여 소오스 영역(332s) 및 드레인 영역(332d)을 형성한 다. 상기 소오스 영역(332s)이 형성된 부분 또는 상기 드레인 영역이 형성된 부분의 바디 패턴은 상기 콘택 패턴(311) 상부에 위치한다. 즉, 상기 소오스 영역(332s) 또는 상기 드레인 영역(332d)은 상기 콘택 패턴(311)에 의해 상기 활성영역(301)과 전기적으로 연결될 수 있다. 상기 소오스 영역(332s)과 상기 드레인 영역(332d) 사이의 바디 패턴은 채널 영역(332c)이 되고, 상기 상부 게이트 패턴(316)을 따라 신장된 부분의 바디 패턴(312b)은 바디 영역(332b)이 된다. 상기 바디 영역(332b)은 상기 채널 영역(332c)의 단 부로부터 신장된 부분에 형성된다. 상기 바디 영역(332b)에 상기 채널 영역(332c)과 동일한 도전형의 불순물을 주입하여 상기 채널 영역(332c)보다 높은 농도로 도우핑할 수도 있다.
상기 상기 바디 패턴(312b)이 형성된 결과물 상에 상부 층간절연막(318)을 형성한다. 상기 상부 층간절연막(318), 상기 상부 게이트 패턴(316), 상기 게이트 절연막(314), 상기 바디 패턴(312b) 및 상기 층간절연막(310)을 순차적으로 관통하여 상기 하부 게이트 패턴(306) 노출된 콘택홀(319)을 형성한다. 계속해서, 상기 콘택홀(319) 내에 도전물질을 채워 상기 상부 게이트 패턴(316), 상기 바디 패턴(312b) 및 상기 하부 게이트 패턴(306)이 연결된 바디 콘택(320)을 형성한다. 상기 바디콘택(320)은 폴리실리콘으로 형성될 수도 있고, 도시된 것과 같이 장벽 금속층(322)을 개재하여 금속패턴(324)으로 형성될 수도 있다. 상기 바디 콘택(320)은 상기 바디 영역(332b)에 형성된다.
상술한 것과 같이 본 발명에 따르면 바디 콘택이 접속되는 바디 영역이 채널 영역의 단부로부터 신장된 바디 패턴을 형성함으로써, 부분적으로 절연된 바디 영역을 형성하는 종래기술과 같은 복잡한 공정이 요구되지 않는다. 또한, 게이트 패턴을 식각마스크로 사용하여 바디패턴을 형성하기 때문에, 게이트패턴과 바디 패턴의 오정렬로 인한 바디 영역과 소오스/드레인 영역의 단락을 방지할 수 있다.

Claims (27)

  1. 소오스 영역 및 드레인 영역과, 상기 소오스 영역 및 상기 드레인 영역 사이에 개재된 채널 영역과, 상기 채널 영역의 일 단으로 부터 신장된 바디 영역을 포함하는 바디 패턴;
    상기 채널 영역 및 상기 바디 영역 상부에 형성된 게이트 패턴; 및
    상기 게이트 패턴과 상기 바디 영역을 연결하는 바디 콘택을 포함하되, 상기 바디 영역이 형성된 바디 패턴의 측벽은 상기 게이트 패턴 측벽에 자기정렬된 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 바디 패턴은 절연막 상에 형성된 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 바디 콘택은 상기 게이트 패턴을 관통하여 상기 바디 영역에 접속된 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 바디 콘택은 상기 게이트 패턴 상에 중첩되어 상기 바디 영역의 측벽에 접속된 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 소오스 영역 및 상기 드레인 영역은 상기 채널 영역 및 상기 바디 영역보다 높여진 부분을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 게이트 패턴 측벽에 형성된 측벽스페이서를 더 포함하되,
    상기 높여진 소오스 영역 및 드레인 영역은 상기 측벽 스페이서에 인접하는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 채널 영역 및 상기 바디 영역은 동일한 도전형의 가지되, 상기 바디 영역은 상기 채널 영역보다 고농도 도우핑된 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판에 한정된 활성영역;
    상기 활성영역 상부를 가로지르는 하부 게이트 패턴;
    상기 하부 게이트 패턴이 형성된 기판을 덮는 층간절연막;
    상기 층간절연막 상에 형성된 바디 패턴;
    상기 바디 패턴 상에 형성된 상부 게이트 패턴; 및
    상기 상부 게이트 패턴, 상기 바디 패턴 및 상기 하부 게이트 패턴을 전기적 으로 연결하는 바디 콘택을 포함하되,
    상기 바디 패턴은 상부 소오스 영역 및 상부 드레인 영역과, 상기 상부 소오스 영역 및 상부 드레인 영역 사이의 채널 영역과, 상기 채널 영역의 일 단으로 부터 신장된 바디 영역을 포함하고, 상기 바디 영역이 형성된 바디 패턴의 측벽은 상기 상부 게이트 패턴의 측벽에 자기정렬된 것을 특징으로 하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 하부 게이트 패턴,상기 바디 패턴 및 상기 상부 게이트 패턴은 중첩된 부분을 가지는 것을 특징으로 하는 반도체 소자.
  10. 제 8 항에 있어서,
    상기 바디 패턴과 상기 활성영역을 전기적으로 연결하는 콘택 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제 8 항에 있어서,
    상기 바디 콘택은 상기 상부 게이트 패턴, 상기 바디 패턴 및 상기 층간절연막을 관통하여 상기 하부 게이트 패턴에 접속된 것을 특징으로 하는 반도체 소자.
  12. 제 8 항에 있어서,
    상기 바디 콘택은 상기 상부 게이트 패턴에 중첩되어 상기 층간절연막을 관 통하여 상기 바디 패턴의 측벽 및 상기 하부 게이트 패턴에 접속된 것을 특징으로 하는 반도체 소자.
  13. 제 8 항에 있어서,
    상기 상부 소오스 영역 및 상기 상부 드레인 영역은 상기 채널 영역 및 상기 바디 영역보다 높여진 부분을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 상부 게이트 패턴 상에 형성된 캐핑층;및
    상기 상부 게이트 패턴의 측벽에 형성된 측벽 스페이서를 더 포함하되,
    바디 패턴의 측벽은 상기 바디 영역에서 상기 측벽 스페이서 외벽의 연장선 상에 정렬되고, 상기 소오스 영역 및 드레인 영역의 높여진 부분은 상기 측벽 스페이서에 인접하는 것을 특징으로 하는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 소오스 영역 및 드레인 영역의 높여진 부분은 상기 측벽 스페이서에 인접하고, 상기 바디 패턴의 측벽에 정렬된 측벽을 가지는 도전체 패턴인 것을 특징으로 하는 반도체 소자.
  16. 제 8 항에 있어서,
    상기 바디 영역 및 상기 채널 영역은 동일한 도전형을 가지되, 상기 바디 영역은 상기 채널 영역보다 도우핑 농도가 높은 것을 특징으로 하는 반도체 소자.
  17. 반도체층 상에 게이트 절연막을 개재하여 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 양측의 반도체층을 덮는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴 및 상기 게이트 패턴을 식각마스크로 사용하여 상기 반도체층을 식각하여 상기 게이트 패턴을 따라 신장되어 상기 게이트 패턴 단 부의 측벽에 정렬된 측벽을 가지는 바디 패턴을 형성하는 단계;
    상기 게이트 패턴 양측의 바디 패턴에 불순물을 주입하여 소오스 영역 및 드레인 영역을 형성하고, 상기 소오스 영역 및 상기 드레인 영역 사이에 채널 영역을 정의하는 단계; 및
    상기 채널 영역의 단부로부터 신장된 바디 패턴과 상기 게이트 패턴을 전기적으로 연결하는 바디 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 채널 영역의 단부로부터 신장된 바디 패턴에 불순물을 주입하여 바디 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 마스크 패턴을 형성하는 단계는,
    상기 게이트 패턴의 상부면 및 측벽을 덮는 절연막 패턴을 형성하는 단계;
    상기 게이트 패턴 주변의 반도체층을 덮는 평탄화된 상부 반도체막을 형성하는 단계; 및
    상기 상부 반도체막을 패터닝하여 상기 게이트 패턴 양측의 반도체층을 덮는 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 바디 패턴을 형성하는 단계 이후에,
    경사이온주입법을 적용하여 상기 마스크 패턴의 상단 및 상기 게이트 패턴 단 부의 하부에 위치하는 바디 패턴에 불순물을 주입하여 바디 영역을 형성하는 단계; 및
    상기 마스크 패턴의 상단을 제거하여 상기 바디 패턴 상에 반도체 패턴을 형성하는 단계를 더 포함하되, 상기 소오스 영역 및 상기 드레인 영역은 상기 반도체 패턴까지 확산된 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 반도체 기판에 활성영역을 한정하는 단계;
    상기 활성영역 상부를 가로지르는 하부 게이트 패턴을 형성하는 단계;
    상기 하부 게이트 패턴이 형성된 결과물을 덮는 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 게이트 절연막을 개재하여 상부 게이트 패턴을 형성하는 단계;
    상기 상부 게이트 패턴 양측의 반도체층을 덮는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴 및 상기 상부 게이트 패턴을 식각마스크로 사용하여 상기 반도체층을 식각하여 상기 상부 게이트 패턴 양측으로 신장된 부분과, 상기 상부 게이트 패턴을 따라 신장되어 상기 상부 게이트 패턴 단부의 측벽에 정렬된 측벽을 가지는 부분으로 구성된 바디 패턴을 형성하는 단계;
    상기 상부 게이트 패턴 양측의 바디 패턴에 불순물을 주입하여 소오스 영역 및 드레인 영역을 형성하고, 상기 소오스 영역 및 상기 드레인 영역 사이에 채널 영역을 정의하는 단계; 및
    상기 상부 게이트 패턴과, 상기 채널 영역의 단부로부터 신장된 바디 패턴과, 상기 하부 게이트 패턴을 전기적으로 전기적으로 연결하는 바디 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 채널 영역의 단부로부터 신장된 바디 패턴에 불순물을 주입하여 바디 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  23. 제 21 항에 있어서,
    상기 마스크 패턴을 형성하는 단계는,
    상기 게이트 패턴의 상부면 및 측벽을 덮는 절연막 패턴을 형성하는 단계;
    상기 게이트 패턴 주변의 반도체층을 덮는 평탄화된 상부 반도체막을 형성하는 단계; 및
    상기 상부 반도체막을 패터닝하여 상기 게이트 패턴 양측의 반도체층을 덮는 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제 21 항에 있어서,
    상기 바디 패턴을 형성하는 단계 이후에,
    경사이온주입법을 적용하여 상기 마스크 패턴의 상단 및 상기 게이트 패턴 단부의 하부에 위치하는 바디 패턴에 불순물을 주입하여 바디 영역을 형성하는 단계; 및
    상기 마스크 패턴의 상단을 제거하여 상기 바디 패턴 상에 반도체 패턴을 형성하는 단계를 더 포함하되, 상기 소오스 영역 및 상기 드레인 영역은 상기 반도체 패턴까지 확산된 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제 21 항에 있어서,
    상기 바디 콘택을 형성하는 단계는,
    상기 소오스 드레인이 형성된 결과물 전면에 상부 층간절연막을 형성하는 단계;
    상기 상부 층간절연막, 상기 상부 게이트 패턴, 상기 바디 패턴 및 상기 하부 층간절연막을 차례로 관통하여 상기 하부 게이트 패턴을 노출시키는 콘택 홀을 형성하는 단계; 및
    상기 콘택 홀에 도전막을 채워 바디 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  26. 제 21 항에 있어서,
    상기 바디 콘택을 형성하는 단계는,
    상기 소오스 영역 및 상기 드레인 영역이 형성된 결과물 전면에 상부 층간절연막을 형성하는 단계;
    상기 상부 층간절연막 및 상기 하부 층간절연막을 차례로 관통하여 상기 상부 게이트 패턴, 상기 바디 패턴의 측벽 및 상기 하부 게이트 패턴을 노출시키는 콘택 홀을 형성하는 단계; 및
    상기 콘택 홀에 도전막을 채워 상기 상부 게이트 패턴, 상기 바디 패턴의 측벽 및 상기 하부 게이트 패턴을 전기적으로 연결하는 바디 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  27. 제 21 항에 있어서,
    상기 층간절연막을 형성하는 단계 이후에,
    상기 층간절연막을 관통하여 상기 활성영역에 접속된 콘택 패턴을 형성하는 단계를 더 포함하되,
    상기 콘택 패턴은 상기 바디 패턴에 접속되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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