JP3323381B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【0001】
【発明の属する技術分野】この発明は、MOSデバイス
等の半導体装置の構造およびその製造方法に関するもの
である。
等の半導体装置の構造およびその製造方法に関するもの
である。
【0002】
【従来の技術】MOSトランジスタを有する半導体装置
であるMOSデバイスの高速化、高駆動能力化のため
に、構造の微細化、特にゲート寸法の微細化を進めて対
応しているが、配線の寄生効果(配線容量等)により、
配線遅延も微細化とともに大きくなり、デバイスの一層
の高駆動能力化が望まれている。
であるMOSデバイスの高速化、高駆動能力化のため
に、構造の微細化、特にゲート寸法の微細化を進めて対
応しているが、配線の寄生効果(配線容量等)により、
配線遅延も微細化とともに大きくなり、デバイスの一層
の高駆動能力化が望まれている。
【0003】図25は、従来のMOSデバイスの構造を
示す断面図である。ここでは、N型MOSトランジスタ
を例にあげて説明する。1はシリコン基板、1Aはシリ
コン基板1の上層部に形成されるP型ウエル領域、2は
素子間分離用の厚い酸化膜(以下フィールド酸化膜と称
する)、3はチャネル領域、4はチャネル領域3上に形
成されるゲート酸化膜、5Cは下部ゲート酸化膜4上に
形成されるゲート電極、6CはN型不純物を含んだN型
のドレイン領域、7CはN型不純物を含んだN型のソー
ス領域である。ドレイン領域6C及びソース領域7Cは
チャネル領域3を挟んで形成される。
示す断面図である。ここでは、N型MOSトランジスタ
を例にあげて説明する。1はシリコン基板、1Aはシリ
コン基板1の上層部に形成されるP型ウエル領域、2は
素子間分離用の厚い酸化膜(以下フィールド酸化膜と称
する)、3はチャネル領域、4はチャネル領域3上に形
成されるゲート酸化膜、5Cは下部ゲート酸化膜4上に
形成されるゲート電極、6CはN型不純物を含んだN型
のドレイン領域、7CはN型不純物を含んだN型のソー
ス領域である。ドレイン領域6C及びソース領域7Cは
チャネル領域3を挟んで形成される。
【0004】8は全面に形成される層間絶縁膜であり、
9は層間絶縁膜8に選択的に形成された、配線層とドレ
インまたは、ソース領域との接続用のコンタクトホー
ル、10はコンタクトホール9を充填して形成されるア
ルミ配線層、11は層間絶縁膜8及びアルミ配線10層
を覆って形成されるデバイス表面保護用のパッシベーシ
ョン膜を示す。
9は層間絶縁膜8に選択的に形成された、配線層とドレ
インまたは、ソース領域との接続用のコンタクトホー
ル、10はコンタクトホール9を充填して形成されるア
ルミ配線層、11は層間絶縁膜8及びアルミ配線10層
を覆って形成されるデバイス表面保護用のパッシベーシ
ョン膜を示す。
【0005】図26は、従来のMOSデバイス構造の平
面図である。なお、ここでは、説明の都合上、図25で
示した層間絶縁膜8及びパッシベーション膜11の図示
を省略している。Lはゲート長を示し、W4はソース/
ドレイン領域のゲート幅を示す。なお、図25の断面図
は、図26内のD−D断面を示している。また、図26
において、配線層50はゲート電極5C上のコンタクト
ホール51を介してゲート電極5Cとの電気的接続を図
っている。
面図である。なお、ここでは、説明の都合上、図25で
示した層間絶縁膜8及びパッシベーション膜11の図示
を省略している。Lはゲート長を示し、W4はソース/
ドレイン領域のゲート幅を示す。なお、図25の断面図
は、図26内のD−D断面を示している。また、図26
において、配線層50はゲート電極5C上のコンタクト
ホール51を介してゲート電極5Cとの電気的接続を図
っている。
【0006】
【発明が解決しようとする課題】従来のMOSデバイス
は、図25及び図26で示した構造を呈しているため、
高駆動能力化のために、ゲート長Lの微細化をすすめて
いるが、ソース/ドレイン間耐圧の点から、同一ウエル
濃度の場合、ゲート長Lの微細化には限界がある。
は、図25及び図26で示した構造を呈しているため、
高駆動能力化のために、ゲート長Lの微細化をすすめて
いるが、ソース/ドレイン間耐圧の点から、同一ウエル
濃度の場合、ゲート長Lの微細化には限界がある。
【0007】このため、より一層の電流駆動能力の向上
を実現するにはゲート幅Wを大きくする以外の方法は採
ることができない。しかしながら、ゲート幅Wを大きく
すると半導体装置の大きさ(チップサイズ)が増大して
集積度を損ねてしまい、微細化とは、逆行してしまうと
いう問題点があった。
を実現するにはゲート幅Wを大きくする以外の方法は採
ることができない。しかしながら、ゲート幅Wを大きく
すると半導体装置の大きさ(チップサイズ)が増大して
集積度を損ねてしまい、微細化とは、逆行してしまうと
いう問題点があった。
【0008】この発明は上記問題点を解決するためにな
されたもので、集積度を損ねることなく駆動能力の大き
な半導体装置を得ることを目的とする。
されたもので、集積度を損ねることなく駆動能力の大き
な半導体装置を得ることを目的とする。
【0009】
【課題を解決するための手段】この発明にかかる請求項
1記載の半導体装置は、第1の導電型の半導体基板と、
各々が前記半導体基板の表面に選択的に形成される第2
の導電型の第1及び第2の半導体領域とを備え、前記第
1の半導体領域と前記第2の半導体領域との間に位置す
る前記半導体基板の表面が第1のチャネル領域として規
定され、前記第1のチャネル領域上に形成される第1の
ゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され
るゲート電極と、前記ゲート電極上に形成される第2の
ゲート絶縁膜と、前記第1の半導体領域の上方に形成さ
れ、前記第1の半導体領域と電気的に接続される第2の
導電型の第3の半導体領域と、前記第2の半導体領域の
上方に形成され、前記第2の半導体領域と電気的に接続
される第2の導電型の第4の半導体領域とを備え、前記
ゲート電極は前記第1及び第2の半導体領域の一部高さ
から前記第3及び第4の半導体領域の一部高さに対応す
る高さに形成され、前記第2ゲートの絶縁膜上に形成さ
れる第1の導電型の第5の半導体領域とをさらに備え、
前記第5の半導体領域は前記第3及び第4の半導体領域
間に前記第3及び第4の半導体領域と隣接して形成さ
れ、前記第5の半導体領域の下層部が第2のチャネル領
域として規定される。
1記載の半導体装置は、第1の導電型の半導体基板と、
各々が前記半導体基板の表面に選択的に形成される第2
の導電型の第1及び第2の半導体領域とを備え、前記第
1の半導体領域と前記第2の半導体領域との間に位置す
る前記半導体基板の表面が第1のチャネル領域として規
定され、前記第1のチャネル領域上に形成される第1の
ゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され
るゲート電極と、前記ゲート電極上に形成される第2の
ゲート絶縁膜と、前記第1の半導体領域の上方に形成さ
れ、前記第1の半導体領域と電気的に接続される第2の
導電型の第3の半導体領域と、前記第2の半導体領域の
上方に形成され、前記第2の半導体領域と電気的に接続
される第2の導電型の第4の半導体領域とを備え、前記
ゲート電極は前記第1及び第2の半導体領域の一部高さ
から前記第3及び第4の半導体領域の一部高さに対応す
る高さに形成され、前記第2ゲートの絶縁膜上に形成さ
れる第1の導電型の第5の半導体領域とをさらに備え、
前記第5の半導体領域は前記第3及び第4の半導体領域
間に前記第3及び第4の半導体領域と隣接して形成さ
れ、前記第5の半導体領域の下層部が第2のチャネル領
域として規定される。
【0010】そして、前記第1の半導体領域は、第1の
部分半導体領域と第2の部分半導体領域とを有し、前記
第3の半導体領域は、前記第1の半導体領域の前記第1
の部分半導体領域上に絶縁膜を介して形成され、前記第
2の半導体領域は、第3の部分半導体領域と第4の部分
半導体領域とを有し、前記第4の半導体領域は、前記第
2の半導体領域の前記第3の部分半導体領域上に絶縁膜
を介して形成され、少なくとも一部が前記第1の半導体
領域の前記第2の部分半導体領域上から前記第3の半導
体領域上にかけて形成され、前記第2の部分半導体領域
と前記第3の半導体領域とを電気的に接続する第1の配
線層と、少なくとも一部が前記第2の半導体領域の前記
第4の部分半導体領域上から前記第4の半導体領域上に
かけて形成され、前記第4の部分半導体領域と前記第4
の半導体領域とを電気的に接続する第2の配線層とをさ
らに備えてもよい。
部分半導体領域と第2の部分半導体領域とを有し、前記
第3の半導体領域は、前記第1の半導体領域の前記第1
の部分半導体領域上に絶縁膜を介して形成され、前記第
2の半導体領域は、第3の部分半導体領域と第4の部分
半導体領域とを有し、前記第4の半導体領域は、前記第
2の半導体領域の前記第3の部分半導体領域上に絶縁膜
を介して形成され、少なくとも一部が前記第1の半導体
領域の前記第2の部分半導体領域上から前記第3の半導
体領域上にかけて形成され、前記第2の部分半導体領域
と前記第3の半導体領域とを電気的に接続する第1の配
線層と、少なくとも一部が前記第2の半導体領域の前記
第4の部分半導体領域上から前記第4の半導体領域上に
かけて形成され、前記第4の部分半導体領域と前記第4
の半導体領域とを電気的に接続する第2の配線層とをさ
らに備えてもよい。
【0011】
【0012】この発明に係る請求項2記載の半導体装置
の製造方法は、(a) 第1の導電型の半導体基板の一部領
域を除去して所定のゲート電極形成領域を得るステップ
と、(b) 前記半導体基板上に第1の絶縁膜を形成するス
テップと、 (c) 前記第1の絶縁膜上の前記所定のゲー
ト電極形成領域にゲート電極を形成するステップとを備
え、前記ゲート電極は前記半導体基板の表面から一部突
出して形成され、前記所定のゲート電極形成領域の下方
に位置する前記第1の絶縁膜が第1のゲート絶縁膜とし
て規定され、前記所定のゲート電極形成領域の下方に位
置する前記半導体基板の表面が第1のチャネル領域とし
て規定され、(d) 前記ステップ(c) の実行後、前記半導
体基板の表面に選択的に第2の導電型の第1及び第2の
半導体領域をそれぞれ形成するステップをさらに備え、
前記第1及び第2の半導体領域は前記第1のチャネル領
域を挟んで、前記ゲート電極の一部高さと一部重複する
深さにそれぞれ形成され、前記第1の半導体領域は第1
の部分半導体領域と第2の部分半導体領域とを有し、前
記第2の半導体領域は第3の部分半導体領域と第4の部
分半導体領域とを有し、(e) 前記ゲート電極上に第2の
ゲート絶縁膜を形成するステップと、(f) 前記第1の絶
縁膜及び前記第2のゲート絶縁膜上に半導体層を形成す
るステップとをさらに備え、前記第2のゲート絶縁膜上
に位置する前記半導体層の下層部が第2のチャネル領域
として規定され、(g) 前記第1の半導体領域の前記第1
の部分半導体領域の上方に前記第1の絶縁膜を介して位
置し、前記第2のチャネル領域に隣接して、前記半導体
層に第2の導電型の第3の半導体領域を形成するステッ
プをさらに備え、前記第3の半導体領域は前記ゲート電
極の他の一部高さと一部重複する高さに形成され、(h)
前記第2の半導体領域の前記第3の部分半導体領域の上
方に前記第1の絶縁膜を介して前記ゲート電極の前記他
の一部高さと形成高さが重複するように位置し、前記第
2のチャネル領域に隣接して、前記半導体層に第2の導
電型の第4の半導体領域を形成するステップをさらに備
え、前記第4の半導体領域は前記ゲート電極の前記他の
一部高さと一部重複する高さに形成され、(i) 少なくと
も一部が前記第1の半導体領域の前記第2の部分半導体
領域上から前記第3の半導体領域上にかけて設けられ、
前記第2の部分半導体領域と前記第3の半導体領域とを
電気的に接続する第1の配線層を形成するステップと、
(j) 少なくとも一部が前記第2の半導体領域の前記第4
の部分半導体領域上から前記第4の半導体領域上にかけ
て設けられ、前記第4の部分半導体領域と前記第4の半
導体領域とを電気的に接続する第2の配線層を形成する
ステップとをさらに備える。
の製造方法は、(a) 第1の導電型の半導体基板の一部領
域を除去して所定のゲート電極形成領域を得るステップ
と、(b) 前記半導体基板上に第1の絶縁膜を形成するス
テップと、 (c) 前記第1の絶縁膜上の前記所定のゲー
ト電極形成領域にゲート電極を形成するステップとを備
え、前記ゲート電極は前記半導体基板の表面から一部突
出して形成され、前記所定のゲート電極形成領域の下方
に位置する前記第1の絶縁膜が第1のゲート絶縁膜とし
て規定され、前記所定のゲート電極形成領域の下方に位
置する前記半導体基板の表面が第1のチャネル領域とし
て規定され、(d) 前記ステップ(c) の実行後、前記半導
体基板の表面に選択的に第2の導電型の第1及び第2の
半導体領域をそれぞれ形成するステップをさらに備え、
前記第1及び第2の半導体領域は前記第1のチャネル領
域を挟んで、前記ゲート電極の一部高さと一部重複する
深さにそれぞれ形成され、前記第1の半導体領域は第1
の部分半導体領域と第2の部分半導体領域とを有し、前
記第2の半導体領域は第3の部分半導体領域と第4の部
分半導体領域とを有し、(e) 前記ゲート電極上に第2の
ゲート絶縁膜を形成するステップと、(f) 前記第1の絶
縁膜及び前記第2のゲート絶縁膜上に半導体層を形成す
るステップとをさらに備え、前記第2のゲート絶縁膜上
に位置する前記半導体層の下層部が第2のチャネル領域
として規定され、(g) 前記第1の半導体領域の前記第1
の部分半導体領域の上方に前記第1の絶縁膜を介して位
置し、前記第2のチャネル領域に隣接して、前記半導体
層に第2の導電型の第3の半導体領域を形成するステッ
プをさらに備え、前記第3の半導体領域は前記ゲート電
極の他の一部高さと一部重複する高さに形成され、(h)
前記第2の半導体領域の前記第3の部分半導体領域の上
方に前記第1の絶縁膜を介して前記ゲート電極の前記他
の一部高さと形成高さが重複するように位置し、前記第
2のチャネル領域に隣接して、前記半導体層に第2の導
電型の第4の半導体領域を形成するステップをさらに備
え、前記第4の半導体領域は前記ゲート電極の前記他の
一部高さと一部重複する高さに形成され、(i) 少なくと
も一部が前記第1の半導体領域の前記第2の部分半導体
領域上から前記第3の半導体領域上にかけて設けられ、
前記第2の部分半導体領域と前記第3の半導体領域とを
電気的に接続する第1の配線層を形成するステップと、
(j) 少なくとも一部が前記第2の半導体領域の前記第4
の部分半導体領域上から前記第4の半導体領域上にかけ
て設けられ、前記第4の部分半導体領域と前記第4の半
導体領域とを電気的に接続する第2の配線層を形成する
ステップとをさらに備える。
【0013】
【0014】
<実施の形態1>図1はこの発明の実施の形態1である
MOSデバイス(MOSトランジスタを有する半導体装
置)の構成を示す断面図である。図1に示すように、N
型のMOSトランジスタを構成している。シリコン基板
1の上層部にP型ウエル領域1Aが形成され、P型ウエ
ル領域1Aの表面に選択的にN型の下部ドレイン領域6
及びN型の下部ソース領域7が形成される。下部ドレイ
ン領域6と下部ソース領域7との間にある凹部状のP型
ウエル領域1Aの表面がチャネル領域3として規定され
る。
MOSデバイス(MOSトランジスタを有する半導体装
置)の構成を示す断面図である。図1に示すように、N
型のMOSトランジスタを構成している。シリコン基板
1の上層部にP型ウエル領域1Aが形成され、P型ウエ
ル領域1Aの表面に選択的にN型の下部ドレイン領域6
及びN型の下部ソース領域7が形成される。下部ドレイ
ン領域6と下部ソース領域7との間にある凹部状のP型
ウエル領域1Aの表面がチャネル領域3として規定され
る。
【0015】下部ドレイン領域6上、下部ソース領域7
上及びチャネル領域3上に酸化膜40が形成される。チ
ャネル領域3上に位置する酸化膜40が下部ゲート酸化
膜4として規定され、この下部ゲート酸化膜4上にゲー
ト電極5Aが形成される。ゲート電極5Aは下部ドレイ
ン領域6及び下部ソース領域7に対して突出している。
このゲート電極5A上に上部ゲート酸化膜4Aが形成さ
れる。
上及びチャネル領域3上に酸化膜40が形成される。チ
ャネル領域3上に位置する酸化膜40が下部ゲート酸化
膜4として規定され、この下部ゲート酸化膜4上にゲー
ト電極5Aが形成される。ゲート電極5Aは下部ドレイ
ン領域6及び下部ソース領域7に対して突出している。
このゲート電極5A上に上部ゲート酸化膜4Aが形成さ
れる。
【0016】一方、下部ドレイン領域6上に酸化膜40
を介して上部ドレイン領域6Aが形成され、下部ソース
領域7上に酸化膜40を介して上部ソース領域7Aが形
成される。そして、上部ドレイン領域6Aと上部ソース
領域7Aとの間の上部ゲート酸化膜4A上にポリシリコ
ン領域22が形成される。ポリシリコン領域22の表面
は上部ドレイン領域6A及び上部ソース領域7Aの表面
と同一高さに形成される。このポリシリコン領域22の
下層部がチャネル領域3Aとして規定される。
を介して上部ドレイン領域6Aが形成され、下部ソース
領域7上に酸化膜40を介して上部ソース領域7Aが形
成される。そして、上部ドレイン領域6Aと上部ソース
領域7Aとの間の上部ゲート酸化膜4A上にポリシリコ
ン領域22が形成される。ポリシリコン領域22の表面
は上部ドレイン領域6A及び上部ソース領域7Aの表面
と同一高さに形成される。このポリシリコン領域22の
下層部がチャネル領域3Aとして規定される。
【0017】また、下部ドレイン領域6,上部ドレイン
領域6A及び下部ソース領域7,上部ソース領域7Aの
側面に素子間分離用のフィールド酸化膜2が形成され、
上部ドレイン領域6A、上部ソース領域7A、ポリシリ
コン領域22及びフィールド酸化膜2を覆って層間絶縁
膜8が形成される。
領域6A及び下部ソース領域7,上部ソース領域7Aの
側面に素子間分離用のフィールド酸化膜2が形成され、
上部ドレイン領域6A、上部ソース領域7A、ポリシリ
コン領域22及びフィールド酸化膜2を覆って層間絶縁
膜8が形成される。
【0018】そして、上部ドレイン領域6A上及び上部
ソース領域7A上の層間絶縁膜8にそれぞれコンタクト
ホール9が設けられ、アルミ配線層23は上部ドレイン
領域6A上のコンタクトホール9を充填して形成され、
アルミ配線層24は上部ソース領域7A上のコンタクト
ホール9を充填して形成される。さらに、全面にパッシ
ベーション膜11が形成される。
ソース領域7A上の層間絶縁膜8にそれぞれコンタクト
ホール9が設けられ、アルミ配線層23は上部ドレイン
領域6A上のコンタクトホール9を充填して形成され、
アルミ配線層24は上部ソース領域7A上のコンタクト
ホール9を充填して形成される。さらに、全面にパッシ
ベーション膜11が形成される。
【0019】図2は図1で示したMOSデバイスの平面
構造を示す平面図である。同図において、説明の都合
上、図1で示した層間絶縁膜8及びパッシベーション膜
11の図示を省略している。Lはゲート長を示し、W1
は下部ドレイン領域6及び下部ソース領域7のゲート幅
を示し、W2は上部ドレイン領域6A及び上部ソース領
域7Aのゲート幅を示す。なお、図1の断面図は、図2
のA−A断面を示している。
構造を示す平面図である。同図において、説明の都合
上、図1で示した層間絶縁膜8及びパッシベーション膜
11の図示を省略している。Lはゲート長を示し、W1
は下部ドレイン領域6及び下部ソース領域7のゲート幅
を示し、W2は上部ドレイン領域6A及び上部ソース領
域7Aのゲート幅を示す。なお、図1の断面図は、図2
のA−A断面を示している。
【0020】図1及び図2に示すように、上部ドレイン
領域6Aは、下部ドレイン領域6の比較的大きな第1の
部分ドレイン領域上に酸化膜40を介して形成され、下
部ドレイン領域6の比較的小さな第2のドレイン領域上
には形成されていない。同様に、上部ソース領域7A
は、下部ソース領域7の比較的大きな第1の部分ソース
領域上に酸化膜40を介して形成され、下部ソース領域
7の比較的小さな第2の部分ソース領域上には形成され
ていない。
領域6Aは、下部ドレイン領域6の比較的大きな第1の
部分ドレイン領域上に酸化膜40を介して形成され、下
部ドレイン領域6の比較的小さな第2のドレイン領域上
には形成されていない。同様に、上部ソース領域7A
は、下部ソース領域7の比較的大きな第1の部分ソース
領域上に酸化膜40を介して形成され、下部ソース領域
7の比較的小さな第2の部分ソース領域上には形成され
ていない。
【0021】そして、アルミ配線層23は、上部ドレイ
ン領域6A上のコンタクトホール9を充填して形成され
るとともに、下部ドレイン領域6の第2の部分領域上の
コンタクトホール10を充填して形成される。このよう
に、アルミ配線層23は下部ドレイン領域6から上部ド
レイン領域6Aにかけて形成されることにより、下部ド
レイン領域6と上部ドレイン領域6Aとの電気的接続を
図っている。
ン領域6A上のコンタクトホール9を充填して形成され
るとともに、下部ドレイン領域6の第2の部分領域上の
コンタクトホール10を充填して形成される。このよう
に、アルミ配線層23は下部ドレイン領域6から上部ド
レイン領域6Aにかけて形成されることにより、下部ド
レイン領域6と上部ドレイン領域6Aとの電気的接続を
図っている。
【0022】そして、アルミ配線層24は、上部ソース
領域7A上のコンタクトホール9を介してコンタクトホ
ール9を充填して形成されるとともに、下部ソース領域
7の第2の部分領域上のコンタクトホール10を充填し
て形成される。このように、アルミ配線層24は下部ソ
ース領域7から上部ソース領域7Aにかけて形成される
ことにより、下部ソース領域7と上部ソース領域7Aと
の電気的接続を図っている。
領域7A上のコンタクトホール9を介してコンタクトホ
ール9を充填して形成されるとともに、下部ソース領域
7の第2の部分領域上のコンタクトホール10を充填し
て形成される。このように、アルミ配線層24は下部ソ
ース領域7から上部ソース領域7Aにかけて形成される
ことにより、下部ソース領域7と上部ソース領域7Aと
の電気的接続を図っている。
【0023】このような構造の実施の形態1のMOSデ
バイスは、下部ドレイン領域6、下部ソース領域7、下
部ゲート酸化膜4及びゲート電極5Aからなる第1の部
分トランジスタと、上部ドレイン領域6A、上部ソース
領域7A、上部ゲート酸化膜4A及びゲート電極5Aか
らなる第2の部分トランジスタとが合成したトランジス
タと等価な働きをする。
バイスは、下部ドレイン領域6、下部ソース領域7、下
部ゲート酸化膜4及びゲート電極5Aからなる第1の部
分トランジスタと、上部ドレイン領域6A、上部ソース
領域7A、上部ゲート酸化膜4A及びゲート電極5Aか
らなる第2の部分トランジスタとが合成したトランジス
タと等価な働きをする。
【0024】したがって、実施の形態1のMOSデバイ
スの実質的なゲート幅Wは、W=W1+W2となる。下
部ゲート幅W1は、図25及び図26で示した従来の構
造のMOSデバイスのゲート幅W4と同程度は十分確保
でき、ゲート長Lは従来構造から変化はないため、上部
ゲート幅W2の分だけ大きくなり、ソース/ドレイン間
を流れる電流量が大きくなり、電流駆動能力が大幅に向
上する。
スの実質的なゲート幅Wは、W=W1+W2となる。下
部ゲート幅W1は、図25及び図26で示した従来の構
造のMOSデバイスのゲート幅W4と同程度は十分確保
でき、ゲート長Lは従来構造から変化はないため、上部
ゲート幅W2の分だけ大きくなり、ソース/ドレイン間
を流れる電流量が大きくなり、電流駆動能力が大幅に向
上する。
【0025】また、上部ドレイン領域6A及び上部ソー
ス領域7Aは下部ドレイン領域6及び下部ソース領域7
の上方にそれぞれ形成されているため、上部ゲート幅W
2がMOSデバイスの集積度を損ねることはない。
ス領域7Aは下部ドレイン領域6及び下部ソース領域7
の上方にそれぞれ形成されているため、上部ゲート幅W
2がMOSデバイスの集積度を損ねることはない。
【0026】すなわち、実施の形態1のMOSデバイス
は、第1の部分トランジスタの形成用の集積度で、第1
の部分トランジスタの電流駆動能力に第2の部分トラン
ジスタの電流駆動能力を加味した電流駆動能力を発揮す
ることができる。
は、第1の部分トランジスタの形成用の集積度で、第1
の部分トランジスタの電流駆動能力に第2の部分トラン
ジスタの電流駆動能力を加味した電流駆動能力を発揮す
ることができる。
【0027】したがって、実施の形態1のMOSデバイ
スは、集積度を損ねることなく大きな駆動能力を有する
という効果を奏する。
スは、集積度を損ねることなく大きな駆動能力を有する
という効果を奏する。
【0028】図3〜図19は実施の形態1のMOSデバ
イスの製造方法を示す断面図である。以下、これらの図
を参照してその製造方法について説明する。なお、以下
の説明で、イオン注入条件、成膜拡散条件等で数値を示
していない部分は、周知の値を採用しており、本発明の
ポイントになる部分のみ数値(ウエハプロセスパラメー
ター)を記載している。
イスの製造方法を示す断面図である。以下、これらの図
を参照してその製造方法について説明する。なお、以下
の説明で、イオン注入条件、成膜拡散条件等で数値を示
していない部分は、周知の値を採用しており、本発明の
ポイントになる部分のみ数値(ウエハプロセスパラメー
ター)を記載している。
【0029】まず、図3に示すように、シリコン基板1
の上層部にイオン注入した後、熱拡散してP型ウエル領
域1Aを形成する。その後、既知の選択酸化法により、
分離用のフィールド酸化膜2を形成する。
の上層部にイオン注入した後、熱拡散してP型ウエル領
域1Aを形成する。その後、既知の選択酸化法により、
分離用のフィールド酸化膜2を形成する。
【0030】次に、図4に示すように選択除去用のレジ
ストパターン12を形成し、レジストパターン12をマ
スクとして、P型ウエル領域1Aの表面にからシリコン
エッチングを実施し、ゲート電極形成領域13を形成す
る。
ストパターン12を形成し、レジストパターン12をマ
スクとして、P型ウエル領域1Aの表面にからシリコン
エッチングを実施し、ゲート電極形成領域13を形成す
る。
【0031】そして、図5に示すように、イオン注入法
により、NMOSトランジスタの閾値電圧Vth決定用
のチャネルドープを実施する。ここでは、P型不純物イ
オン35を注入し、P型ウエル領域1Aのゲート電極形
成領域13にチャネル領域3を形成する。
により、NMOSトランジスタの閾値電圧Vth決定用
のチャネルドープを実施する。ここでは、P型不純物イ
オン35を注入し、P型ウエル領域1Aのゲート電極形
成領域13にチャネル領域3を形成する。
【0032】さらに、図6に示すように、熱酸化法によ
り、全面に酸化膜40を形成し、さらに、CVD法によ
り、ゲート電極を形成するためのポリシリコン膜5を形
成し、選択除去用のフォトレジストパターン14を形成
する。
り、全面に酸化膜40を形成し、さらに、CVD法によ
り、ゲート電極を形成するためのポリシリコン膜5を形
成し、選択除去用のフォトレジストパターン14を形成
する。
【0033】そして、フォトレジストパターン14をマ
スクとしてポリシリコン膜5を選択除去することによ
り、図7に示すように、ゲート電極5Aを形成する。こ
のゲート電極5A下の酸化膜40が下部ゲート酸化膜4
として規定される。その後、ゲート電極5Aをマスクと
してN型不純物イオン32を注入して熱処理を行い下部
ドレイン領域6及び下部ソース領域7を形成する。した
がって、下部ドレイン領域6及び下部ソース領域7はチ
ャネル領域3を挟むように、チャネル領域3に隣接して
形成される。また、図9に示すように、下部ドレイン領
域6は比較的大きな部分ドレイン領域61と比較的小さ
な部分ドレイン領域62とからなり、下部ソース領域7
は比較的大きな部分ソース領域71と、比較的小さな部
分ソース領域72とからなる。
スクとしてポリシリコン膜5を選択除去することによ
り、図7に示すように、ゲート電極5Aを形成する。こ
のゲート電極5A下の酸化膜40が下部ゲート酸化膜4
として規定される。その後、ゲート電極5Aをマスクと
してN型不純物イオン32を注入して熱処理を行い下部
ドレイン領域6及び下部ソース領域7を形成する。した
がって、下部ドレイン領域6及び下部ソース領域7はチ
ャネル領域3を挟むように、チャネル領域3に隣接して
形成される。また、図9に示すように、下部ドレイン領
域6は比較的大きな部分ドレイン領域61と比較的小さ
な部分ドレイン領域62とからなり、下部ソース領域7
は比較的大きな部分ソース領域71と、比較的小さな部
分ソース領域72とからなる。
【0034】その後、図8に示すように、CVD法ある
いは熱酸化法により、ゲート電極5Aを覆うように酸化
膜41を形成する。このとき、ポリシリコン膜5上の酸
化膜41が上部ゲート酸化膜4Aとして規定される。
いは熱酸化法により、ゲート電極5Aを覆うように酸化
膜41を形成する。このとき、ポリシリコン膜5上の酸
化膜41が上部ゲート酸化膜4Aとして規定される。
【0035】そして、図10に示すように、CVD法に
よるポリシリコン層を約1μm形成し、エッチバック法
によって、平坦化したのち、約0.5μm厚のポリシリ
コン層16を得る。その後、閾値Vth調整用のチャネ
ルドープを、50KeV以下のエネルギーで〜1013/
cm2 オーダーのP型不純物をイオン注入することに
より行い、上部ゲート酸化膜4A上に位置するポリシリ
コン層16の下層部に上部チャネル領域3Aを形成す
る。
よるポリシリコン層を約1μm形成し、エッチバック法
によって、平坦化したのち、約0.5μm厚のポリシリ
コン層16を得る。その後、閾値Vth調整用のチャネ
ルドープを、50KeV以下のエネルギーで〜1013/
cm2 オーダーのP型不純物をイオン注入することに
より行い、上部ゲート酸化膜4A上に位置するポリシリ
コン層16の下層部に上部チャネル領域3Aを形成す
る。
【0036】その後、図11に示すように、上部ソー
ス、ドレイン領域を形成するためのフォトレジストパタ
ーン17を形成し、このフォトレジストパターン17を
マスクとして、100KeV以下のエネルギーで〜10
16/cm2 オーダーのN型不純物イオンをポリシリコン
層16に注入して熱処理を行い上部ドレイン領域6A及
び上部ソース領域7Aを形成する。なお、上部ドレイン
領域6Aは酸化膜40を介して下部ドレイン領域6の部
分ドレイン領域61の上方に形成され、上部ソース領域
7Aは酸化膜40を介して下部ソース領域7の上方に形
成される。そして、チャネル領域3A上のポリシリコン
層16が図1で示したポリシリコン領域22となる。
ス、ドレイン領域を形成するためのフォトレジストパタ
ーン17を形成し、このフォトレジストパターン17を
マスクとして、100KeV以下のエネルギーで〜10
16/cm2 オーダーのN型不純物イオンをポリシリコン
層16に注入して熱処理を行い上部ドレイン領域6A及
び上部ソース領域7Aを形成する。なお、上部ドレイン
領域6Aは酸化膜40を介して下部ドレイン領域6の部
分ドレイン領域61の上方に形成され、上部ソース領域
7Aは酸化膜40を介して下部ソース領域7の上方に形
成される。そして、チャネル領域3A上のポリシリコン
層16が図1で示したポリシリコン領域22となる。
【0037】さらに、図12及び図13に示すように、
CVD法により層間絶縁膜8を全面形成した後、選択除
去用のフォトレジストパターン18を形成する。そし
て、フォトレジストパターン18をマスクして、層間絶
縁膜8に対してエッチングを行い、図14示すように、
配線と上部ドレイン領域6Aあるいは上部ソース領域7
Aと接続するためのコンタクトホール9を形成するとと
もに、図15に示すように、配線と下部ドレイン領域6
の部分ドレイン領域62あるいは下部ソース領域7の部
分ソース領域72を接続するためのコンタクトホール1
0を形成する。
CVD法により層間絶縁膜8を全面形成した後、選択除
去用のフォトレジストパターン18を形成する。そし
て、フォトレジストパターン18をマスクして、層間絶
縁膜8に対してエッチングを行い、図14示すように、
配線と上部ドレイン領域6Aあるいは上部ソース領域7
Aと接続するためのコンタクトホール9を形成するとと
もに、図15に示すように、配線と下部ドレイン領域6
の部分ドレイン領域62あるいは下部ソース領域7の部
分ソース領域72を接続するためのコンタクトホール1
0を形成する。
【0038】そして図16及び図17に示すように、ス
パッタ法により、アルミ配線形成用のアルミまたは、ア
ルミシリコンまたは、アルミシリコン銅膜等であるアル
ミ層25をコンタクトホール9及びコンタクトホール1
0に充填して全面に形成した後、選択除去用のフォトレ
ジストパターン19を形成する。
パッタ法により、アルミ配線形成用のアルミまたは、ア
ルミシリコンまたは、アルミシリコン銅膜等であるアル
ミ層25をコンタクトホール9及びコンタクトホール1
0に充填して全面に形成した後、選択除去用のフォトレ
ジストパターン19を形成する。
【0039】その後、図18及び図19に示すように、
フォトレジストパターン19をマスクとしてアルミ層2
5に対する選択除去により、アルミ配線層23及びアル
ミ配線層24を形成する。そして、表面保護用のパッシ
ベーション膜11を形成して図1及び図2に示す構造を
得る。
フォトレジストパターン19をマスクとしてアルミ層2
5に対する選択除去により、アルミ配線層23及びアル
ミ配線層24を形成する。そして、表面保護用のパッシ
ベーション膜11を形成して図1及び図2に示す構造を
得る。
【0040】このような、実施の形態1のMOSデバイ
スの製造方法は、酸化膜40をパターニングすることな
く実現しているため、その分、製造工程の簡略化を図る
ことができる。
スの製造方法は、酸化膜40をパターニングすることな
く実現しているため、その分、製造工程の簡略化を図る
ことができる。
【0041】<実施の形態2>図20は、この発明の実
施の形態2であるMOSデバイスの構造を示す断面図で
ある。図20に示すように、N型のMOSトランジスタ
を構成している。シリコン基板1の上層部にP型ウエル
領域1Aが形成され、P型ウエル領域1Aの表面に選択
的にN型の下部ドレイン領域6及びN型の下部ソース領
域7が形成される。下部ドレイン領域6と下部ソース領
域7との間にある凹部状のP型ウエル領域1Aの表面が
チャネル領域3として規定される。
施の形態2であるMOSデバイスの構造を示す断面図で
ある。図20に示すように、N型のMOSトランジスタ
を構成している。シリコン基板1の上層部にP型ウエル
領域1Aが形成され、P型ウエル領域1Aの表面に選択
的にN型の下部ドレイン領域6及びN型の下部ソース領
域7が形成される。下部ドレイン領域6と下部ソース領
域7との間にある凹部状のP型ウエル領域1Aの表面が
チャネル領域3として規定される。
【0042】下部ドレイン領域6の一部上、下部ソース
領域7の一部上及びチャネル領域3上に酸化膜40が形
成される。チャネル領域3上に位置する酸化膜40が下
部ゲート酸化膜4として規定され、この下部ゲート酸化
膜4上にゲート電極5Aが形成される。ゲート電極5A
は下部ドレイン領域6及び下部ソース領域7に対して突
出している。このゲート電極5A上に上部ゲート酸化膜
4Aが形成される。
領域7の一部上及びチャネル領域3上に酸化膜40が形
成される。チャネル領域3上に位置する酸化膜40が下
部ゲート酸化膜4として規定され、この下部ゲート酸化
膜4上にゲート電極5Aが形成される。ゲート電極5A
は下部ドレイン領域6及び下部ソース領域7に対して突
出している。このゲート電極5A上に上部ゲート酸化膜
4Aが形成される。
【0043】一方、下部ドレイン領域6上に上部ドレイ
ン領域6Bが直接形成され、下部ソース領域7上に上部
ソース領域7Bが直接形成される。したがって、下部ド
レイン領域6と上部ドレイン領域6Bとは電気的に接続
され、下部ソース領域7と上部ソース領域7Bとは電気
的に接続される。
ン領域6Bが直接形成され、下部ソース領域7上に上部
ソース領域7Bが直接形成される。したがって、下部ド
レイン領域6と上部ドレイン領域6Bとは電気的に接続
され、下部ソース領域7と上部ソース領域7Bとは電気
的に接続される。
【0044】そして、上部ドレイン領域6Bと上部ソー
ス領域7Bとの間の上部ゲート酸化膜4A上にエピタキ
シャル領域26が形成される。エピタキシャル領域26
の表面は上部ドレイン領域6B及び上部ソース領域7B
の表面と同一高さに形成される。このエピタキシャル領
域26の下層部がチャネル領域3Aとして規定される。
ス領域7Bとの間の上部ゲート酸化膜4A上にエピタキ
シャル領域26が形成される。エピタキシャル領域26
の表面は上部ドレイン領域6B及び上部ソース領域7B
の表面と同一高さに形成される。このエピタキシャル領
域26の下層部がチャネル領域3Aとして規定される。
【0045】また、下部ドレイン領域6,上部ドレイン
領域6B及び下部ソース領域7,上部ソース領域7Bの
側面に素子間分離用のフィールド酸化膜2が形成され、
上部ドレイン領域6B、上部ソース領域7B、エピタキ
シャル領域26及びフィールド酸化膜2を覆って層間絶
縁膜8が形成される。
領域6B及び下部ソース領域7,上部ソース領域7Bの
側面に素子間分離用のフィールド酸化膜2が形成され、
上部ドレイン領域6B、上部ソース領域7B、エピタキ
シャル領域26及びフィールド酸化膜2を覆って層間絶
縁膜8が形成される。
【0046】そして、上部ドレイン領域6B上及び上部
ソース領域7B上の層間絶縁膜8にそれぞれコンタクト
ホール9が設けられ、アルミ配線層23は上部ドレイン
領域6B上のコンタクトホール9を充填して形成され、
アルミ配線層24は上部ソース領域7B上のコンタクト
ホール9を充填して形成される。さらに、全面にパッシ
ベーション膜11が形成される。
ソース領域7B上の層間絶縁膜8にそれぞれコンタクト
ホール9が設けられ、アルミ配線層23は上部ドレイン
領域6B上のコンタクトホール9を充填して形成され、
アルミ配線層24は上部ソース領域7B上のコンタクト
ホール9を充填して形成される。さらに、全面にパッシ
ベーション膜11が形成される。
【0047】図21は図20で示したMOSデバイスの
平面構造を示す平面図である。同図において、説明の都
合上、図20で示した層間絶縁膜8及びパッシベーショ
ン膜11の図示を省略している。Lはゲート長を示し、
W3は上部ドレイン領域6B(下部ドレイン領域6))
及び上部ソース領域7B(下部ソース領域7)のゲート
幅を示す。図20の断面図は、図21のB−B断面を示
している。
平面構造を示す平面図である。同図において、説明の都
合上、図20で示した層間絶縁膜8及びパッシベーショ
ン膜11の図示を省略している。Lはゲート長を示し、
W3は上部ドレイン領域6B(下部ドレイン領域6))
及び上部ソース領域7B(下部ソース領域7)のゲート
幅を示す。図20の断面図は、図21のB−B断面を示
している。
【0048】図20及び図21に示すように、上部ドレ
イン領域6Bは下部ドレイン領域6と平面構造が一致す
るように形成され、上部ソース領域7Bは下部ソース領
域7と平面構造が一致するように形成される。
イン領域6Bは下部ドレイン領域6と平面構造が一致す
るように形成され、上部ソース領域7Bは下部ソース領
域7と平面構造が一致するように形成される。
【0049】そして、アルミ配線層23は、上部ドレイ
ン領域6B上のコンタクトホール9を充填して形成され
るとともに、アルミ配線層24は、上部ソース領域7B
上のコンタクトホール9を充填して形成される。
ン領域6B上のコンタクトホール9を充填して形成され
るとともに、アルミ配線層24は、上部ソース領域7B
上のコンタクトホール9を充填して形成される。
【0050】このような構造の実施の形態2のMOSデ
バイスは、下部ドレイン領域6、下部ソース領域7、下
部ゲート酸化膜4及びゲート電極5Aからなる第1の部
分トランジスタと、上部ドレイン領域6B、上部ソース
領域7B、上部ゲート酸化膜4A及びゲート電極5Aか
らなる第2の部分トランジスタとが合成したトランジス
タと等価な働きをする。
バイスは、下部ドレイン領域6、下部ソース領域7、下
部ゲート酸化膜4及びゲート電極5Aからなる第1の部
分トランジスタと、上部ドレイン領域6B、上部ソース
領域7B、上部ゲート酸化膜4A及びゲート電極5Aか
らなる第2の部分トランジスタとが合成したトランジス
タと等価な働きをする。
【0051】したがって、実施の形態2のMOSデバイ
スの実質的なゲート幅Wは、W=2・W3となる。下部
ゲート幅W3は、図25及び図26で示した従来の構造
のMOSデバイスのゲート幅W4と同程度は十分確保で
き、ゲート長Lは従来構造から変化はないため、上部ゲ
ート幅W3の分だけ大きくなり、ソース/ドレイン間を
流れる電流量が大きくなり、電流駆動能力が大幅に向上
する。
スの実質的なゲート幅Wは、W=2・W3となる。下部
ゲート幅W3は、図25及び図26で示した従来の構造
のMOSデバイスのゲート幅W4と同程度は十分確保で
き、ゲート長Lは従来構造から変化はないため、上部ゲ
ート幅W3の分だけ大きくなり、ソース/ドレイン間を
流れる電流量が大きくなり、電流駆動能力が大幅に向上
する。
【0052】また、上部ドレイン領域6B及び上部ソー
ス領域7Bは下部ドレイン領域6及び下部ソース領域7
の上方に直接形成されているため、上部ゲート幅W3が
MOSデバイスの集積度を損ねることはない。
ス領域7Bは下部ドレイン領域6及び下部ソース領域7
の上方に直接形成されているため、上部ゲート幅W3が
MOSデバイスの集積度を損ねることはない。
【0053】すなわち、実施の形態2のMOSデバイス
は、実施の形態1と同様、第1の部分トランジスタの形
成用の集積度で、第1の部分トランジスタの電流駆動能
力に第2の部分トランジスタの駆動能力を加味した電流
駆動能力を発揮することができる。
は、実施の形態1と同様、第1の部分トランジスタの形
成用の集積度で、第1の部分トランジスタの電流駆動能
力に第2の部分トランジスタの駆動能力を加味した電流
駆動能力を発揮することができる。
【0054】したがって、実施の形態2のMOSデバイ
スは、集積度を損ねることなく大きな駆動能力を有する
という効果を奏する。
スは、集積度を損ねることなく大きな駆動能力を有する
という効果を奏する。
【0055】図22〜図24は実施の形態2のMOSデ
バイスの製造方法の一部を示す断面図である。なお、実
施の形態1の場合と同じく、以下の説明で、イオン注入
条件、成膜拡散条件等で数値を示していない部分は、周
知の値を採用しており、本発明のポイントになる部分の
み数値(ウエハプロセスパラメーター)を記載してい
る。
バイスの製造方法の一部を示す断面図である。なお、実
施の形態1の場合と同じく、以下の説明で、イオン注入
条件、成膜拡散条件等で数値を示していない部分は、周
知の値を採用しており、本発明のポイントになる部分の
み数値(ウエハプロセスパラメーター)を記載してい
る。
【0056】まず、実施の形態1のMOSデバイスと同
様の工程を経て、図8に示す構造を得る。そして、図2
2に示すように、図8の構造に対し、上部ゲート酸化膜
4Aを選択除去するためのフォトレジストパターン20
を形成する。そして図23に示すように、下部ドレイン
領域6及び下部ソース領域7の表面の一部が露出するよ
うに孔42を形成する。
様の工程を経て、図8に示す構造を得る。そして、図2
2に示すように、図8の構造に対し、上部ゲート酸化膜
4Aを選択除去するためのフォトレジストパターン20
を形成する。そして図23に示すように、下部ドレイン
領域6及び下部ソース領域7の表面の一部が露出するよ
うに孔42を形成する。
【0057】そして、図24に示すように、エピタキシ
ャル法による下部ドレイン領域6及び下部ソース領域7
の結晶方向に沿ってエピタキシャル膜を約1μm形成
し、エッチバック法によって、平坦化したのち、約0.
5μm厚のエピタキシャル層21を得る。その後閾値V
th調整用のチャネルドープを、50KeV以下のエネ
ルギーで〜1013/cm2 オーダーのP型不純物イオ
ン33を注入することにより行い、上部ゲート酸化膜4
A上に位置するエピタキシャル層21の下方部に上部チ
ャネル領域3Aを形成する。その後は、実施の形態1の
図11、図12、図14、図16、図18で示した工程
を経て図20に示すような構造を得る。ただし、図1
3,図15,図17,図19で示した工程は経ない。
ャル法による下部ドレイン領域6及び下部ソース領域7
の結晶方向に沿ってエピタキシャル膜を約1μm形成
し、エッチバック法によって、平坦化したのち、約0.
5μm厚のエピタキシャル層21を得る。その後閾値V
th調整用のチャネルドープを、50KeV以下のエネ
ルギーで〜1013/cm2 オーダーのP型不純物イオ
ン33を注入することにより行い、上部ゲート酸化膜4
A上に位置するエピタキシャル層21の下方部に上部チ
ャネル領域3Aを形成する。その後は、実施の形態1の
図11、図12、図14、図16、図18で示した工程
を経て図20に示すような構造を得る。ただし、図1
3,図15,図17,図19で示した工程は経ない。
【0058】実施の形態2のMOSデバイスの製造方法
では、下部ドレイン領域6及び下部ソース領域7の結晶
方向に沿ってエピタキシャル成長法によりエピタキシャ
ル層21を形成し、エピタキシャル層21中に上部ドレ
イン領域6B及び上部ソース領域7Bを形成している。
では、下部ドレイン領域6及び下部ソース領域7の結晶
方向に沿ってエピタキシャル成長法によりエピタキシャ
ル層21を形成し、エピタキシャル層21中に上部ドレ
イン領域6B及び上部ソース領域7Bを形成している。
【0059】その結果、エピタキシャル層21を結晶性
良く形成することができるため、上部ドレイン領域6B
及び上部ソース領域7Bの結晶性も良くなって第2の部
分トランジスタの性能が向上することにより、実施の形
態2の製造方法により製造されるMOSデバイスの電流
駆動能力の向上、リーク電流の抑制等を図ることができ
る。
良く形成することができるため、上部ドレイン領域6B
及び上部ソース領域7Bの結晶性も良くなって第2の部
分トランジスタの性能が向上することにより、実施の形
態2の製造方法により製造されるMOSデバイスの電流
駆動能力の向上、リーク電流の抑制等を図ることができ
る。
【0060】<その他>上記の実施の形態1及び実施の
形態2では、NMOSトランジスタによるMOSデバイ
スの場合を例にして説明したが、PMOSトランジスタ
によるMOSデバイスの場合も全く同様にして実現する
ことができ、アルミ配線層23及びアルミ配線層24等
のアルミ配線をアルミ多層配線を用いて実現できること
は言うまでもない。
形態2では、NMOSトランジスタによるMOSデバイ
スの場合を例にして説明したが、PMOSトランジスタ
によるMOSデバイスの場合も全く同様にして実現する
ことができ、アルミ配線層23及びアルミ配線層24等
のアルミ配線をアルミ多層配線を用いて実現できること
は言うまでもない。
【0061】
【発明の効果】この発明における請求項1記載の半導体
装置は、第1の半導体領域、第2の半導体領域、第1の
ゲート絶縁膜及びゲート電極からなる第1の部分トラン
ジスタと、第3の半導体領域、第4の半導体領域、第2
のゲート絶縁膜及び上記ゲート電極からなる第2の部分
トランジスタとを合成したトランジスタと等価な働きを
する。
装置は、第1の半導体領域、第2の半導体領域、第1の
ゲート絶縁膜及びゲート電極からなる第1の部分トラン
ジスタと、第3の半導体領域、第4の半導体領域、第2
のゲート絶縁膜及び上記ゲート電極からなる第2の部分
トランジスタとを合成したトランジスタと等価な働きを
する。
【0062】また、第3及び第4の半導体領域はそれぞ
れ第1及び第2の半導体領域の上方に形成されているた
め、装置の集積度を損ねることはない。
れ第1及び第2の半導体領域の上方に形成されているた
め、装置の集積度を損ねることはない。
【0063】すなわち、請求項1記載の半導体装置は、
第1の部分トランジスタの形成用の集積度で、第1の部
分トランジスタに第2の部分トランジスタの駆動能力を
加味した駆動能力を発揮することができる。
第1の部分トランジスタの形成用の集積度で、第1の部
分トランジスタに第2の部分トランジスタの駆動能力を
加味した駆動能力を発揮することができる。
【0064】したがって、請求項1記載の半導体装置
は、集積度を損ねることなく大きな駆動能力を有すると
いう効果を奏する。
は、集積度を損ねることなく大きな駆動能力を有すると
いう効果を奏する。
【0065】加えて、請求項1記載の半導体装置は、第
1の半導体領域と第3の半導体領域との電気的接続を第
1の配線層を形成することにより行い、第2の半導体領
域と第4の半導体領域との電気的接続を第2の配線層を
形成することにより行っている。
1の半導体領域と第3の半導体領域との電気的接続を第
1の配線層を形成することにより行い、第2の半導体領
域と第4の半導体領域との電気的接続を第2の配線層を
形成することにより行っている。
【0066】
【0067】この発明における請求項2記載の半導体装
置の製造方法は、ステップ(g)及び(h)で第1及び2の半
導体領域の上方に第3及び第4の半導体領域をそれぞれ
形成し、ステップ(i)で第1の半導体領域の第2の部分
半導体領域上から第3の半導体領域上にかけて設けら
れ、前記第2の部分半導体領域と前記第3の半導体領域
とを電気的に接続する第1の配線層を形成して、第1半
導体領域と第3の半導体領域との電気的接続を図り、ス
テップ(j)で第2の半導体領域の第4の部分半導体領域
上から第4の半導体領域上にかけて設けられ、前記第4
の部分半導体領域と前記第4の半導体領域とを電気的に
接続する第2の配線層を形成して、第2の半導体領域と
第4の半導体領域との電気的接続を図っている。
置の製造方法は、ステップ(g)及び(h)で第1及び2の半
導体領域の上方に第3及び第4の半導体領域をそれぞれ
形成し、ステップ(i)で第1の半導体領域の第2の部分
半導体領域上から第3の半導体領域上にかけて設けら
れ、前記第2の部分半導体領域と前記第3の半導体領域
とを電気的に接続する第1の配線層を形成して、第1半
導体領域と第3の半導体領域との電気的接続を図り、ス
テップ(j)で第2の半導体領域の第4の部分半導体領域
上から第4の半導体領域上にかけて設けられ、前記第4
の部分半導体領域と前記第4の半導体領域とを電気的に
接続する第2の配線層を形成して、第2の半導体領域と
第4の半導体領域との電気的接続を図っている。
【0068】したがって、請求項2記載の製造方法で製
造される半導体装置は、第1の半導体領域、第2の半導
体領域、第1のゲート絶縁膜及びゲート電極からなる第
1の部分トランジスタと、第3の半導体領域、第4の半
導体領域、第2のゲート絶縁膜及び上記ゲート電極から
なる第2の部分トランジスタとを合成したトランジスタ
と等価な働きをする。第3及び第4の半導体領域はそれ
ぞれ第1及び第2の半導体領域の上方に形成されている
ため、装置の集積度を損ねることもない。
造される半導体装置は、第1の半導体領域、第2の半導
体領域、第1のゲート絶縁膜及びゲート電極からなる第
1の部分トランジスタと、第3の半導体領域、第4の半
導体領域、第2のゲート絶縁膜及び上記ゲート電極から
なる第2の部分トランジスタとを合成したトランジスタ
と等価な働きをする。第3及び第4の半導体領域はそれ
ぞれ第1及び第2の半導体領域の上方に形成されている
ため、装置の集積度を損ねることもない。
【0069】その結果、請求項2記載の製造方法で製造
される半導体装置は、第1の部分トランジスタの形成用
の集積度で、第1の部分トランジスタの駆動能力に第2
の部分トランジスタの駆動能力を加味した駆動能力を発
揮することができる。
される半導体装置は、第1の部分トランジスタの形成用
の集積度で、第1の部分トランジスタの駆動能力に第2
の部分トランジスタの駆動能力を加味した駆動能力を発
揮することができる。
【0070】
【0071】
【0072】
【0073】
【0074】
【図1】 この発明の実施の形態1である半導体装置
(MOSデバイス)の構造を示す断面図である。
(MOSデバイス)の構造を示す断面図である。
【図2】 実施の形態1の半導体装置の平面構造を示す
平面図である。
平面図である。
【図3】 実施の形態1の半導体装置の製造方法を示す
断面図である。
断面図である。
【図4】 実施の形態1の半導体装置の製造方法を示す
断面図である。
断面図である。
【図5】 実施の形態1の半導体装置の製造方法を示す
断面図である。
断面図である。
【図6】 実施の形態1の半導体装置の製造方法を示す
断面図である。
断面図である。
【図7】 実施の形態1の半導体装置の製造方法を示す
断面図である。
断面図である。
【図8】 実施の形態1の半導体装置の製造方法を示す
断面図である。
断面図である。
【図9】 実施の形態1の半導体装置の製造方法を示す
断面図である。
断面図である。
【図10】 実施の形態1の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図11】 実施の形態1の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図12】 実施の形態1の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図13】 実施の形態1の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図14】 実施の形態1の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図15】 実施の形態1の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図16】 実施の形態1の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図17】 実施の形態1の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図18】 実施の形態1の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図19】 実施の形態1の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図20】 この発明の実施の形態3である半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【図21】 実施の形態2の半導体装置の平面構造を示
す平面図である。
す平面図である。
【図22】 実施の形態2の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図23】 実施の形態2の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図24】 実施の形態2の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図25】 従来の半導体装置の構造を示す断面図であ
る。
る。
【図26】 従来の半導体装置の平面構造を示す平面図
である。
である。
4 下部ゲート酸化膜、4A,4B 上部ゲート酸化
膜、5A ゲート電極、6 下部ドレイン領域、6A,
6B 上部ドレイン領域、7 下部ソース領域、7A,
7B 上部ソース領域。
膜、5A ゲート電極、6 下部ドレイン領域、6A,
6B 上部ドレイン領域、7 下部ソース領域、7A,
7B 上部ソース領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項1】 第1の導電型の半導体基板と、各々が前
記半導体基板の表面に選択的に形成される第2の導電型
の第1及び第2の半導体領域とを備え、前記第1の半導
体領域と前記第2の半導体領域との間に位置する前記半
導体基板の表面が第1のチャネル領域として規定され、 前記第1のチャネル領域上に形成される第1のゲート絶
縁膜と、 前記第1のゲート絶縁膜上に形成されるゲート電極と、 前記ゲート電極上に形成される第2のゲート絶縁膜と、 前記第1の半導体領域の上方に形成され、前記第1の半
導体領域と電気的に接続される第2の導電型の第3の半
導体領域と、 前記第2の半導体領域の上方に形成され、前記第2の半
導体領域と電気的に接続される第2の導電型の第4の半
導体領域とを備え、前記ゲート電極は前記第1及び第2
の半導体領域の一部高さから前記第3及び第4の半導体
領域の一部高さに対応する高さに形成され、 前記第2ゲートの絶縁膜上に形成される第1の導電型の
第5の半導体領域とをさらに備え、前記第5の半導体領
域は前記第3及び第4の半導体領域間に前記第3及び第
4の半導体領域と隣接して形成され、前記第5の半導体
領域の下層部が第2のチャネル領域として規定され、 前記第1の半導体領域は、第1の部分半導体領域と第2
の部分半導体領域とを有し、前記第3の半導体領域は、
前記第1の半導体領域の前記第1の部分半導体領域上に
絶縁膜を介して形成され、 前記第2の半導体領域は、第3の部分半導体領域と第4
の部分半導体領域とを有し、前記第4の半導体領域は、
前記第2の半導体領域の前記第3の部分半導体領域上に
絶縁膜を介して形成され、 少なくとも一部が前記第1の半導体領域の前記第2の部
分半導体領域上から前記第3の半導体領域上にかけて形
成され、前記第2の部分半導体領域と前記第3の半導体
領域とを電気的に接続する第1の配線層と、 少なくとも一部が前記第2の半導体領域の前記第4の部
分半導体領域上から前記第4の半導体領域上にかけて形
成され、前記第4の部分半導体領域と前記第4 の半導体
領域とを電気的に接続する第2の配線層とをさらに備え
る、 半導体装置。 - 【請求項2】 (a) 第1の導電型の半導体基板の一部領
域を除去して所定のゲート電極形成領域を得るステップ
と、 (b) 前記半導体基板上に第1の絶縁膜を形成するステッ
プと、 (c) 前記第1の絶縁膜上の前記所定のゲート電極形成領
域にゲート電極を形成するステップとを備え、前記ゲー
ト電極は前記半導体基板の表面から一部突出して形成さ
れ、前記所定のゲート電極形成領域の下方に位置する前
記第1の絶縁膜が第1のゲート絶縁膜として規定され、
前記所定のゲート電極形成領域の下方に位置する前記半
導体基板の表面が第1のチャネル領域として規定され、 (d) 前記ステップ(c) の実行後、前記半導体基板の表面
に選択的に第2の導電型の第1及び第2の半導体領域を
それぞれ形成するステップをさらに備え、前記第1及び
第2の半導体領域は前記第1のチャネル領域を挟んで、
前記ゲート電極の一部高さと一部重複する深さにそれぞ
れ形成され、前記第1の半導体領域は第1の部分半導体
領域と第2の部分半導体領域とを有し、前記第2の半導
体領域は第3の部分半導体領域と第4の部分半導体領域
とを有し、 (e) 前記ゲート電極上に第2のゲート絶縁膜を形成する
ステップと、 (f) 前記第1の絶縁膜及び前記第2のゲート絶縁膜上に
半導体層を形成するステップとをさらに備え、前記第2
のゲート絶縁膜上に位置する前記半導体層の下層部が第
2のチャネル領域として規定され、 (g) 前記第1の半導体領域の前記第1の部分半導体領域
の上方に前記第1の絶縁膜を介して位置し、前記第2の
チャネル領域に隣接して、前記半導体層に第2の導電型
の第3の半導体領域を形成するステップをさらに備え、
前記第3の半導体領域は前記ゲート電極の他の一部高さ
と一部重複する高さに形成され、 (h) 前記第2の半導体領域の前記第3の部分半導体領域
の上方に前記第1の絶縁膜を介して前記ゲート電極の前
記他の一部高さと形成高さが重複するように位置し、前
記第2のチャネル領域に隣接して、前記半導体層に第2
の導電型の第4の半導体領域を形成するステップをさら
に備え、前記第4の半導体領域は前記ゲート電極の前記
他の一部高さと一部重複する高さに形成され、 (i) 少なくとも一部が前記第1の半導体領域の前記第2
の部分半導体領域上から前記第3の半導体領域上にかけ
て設けられ、前記第2の部分半導体領域と前記第3の半
導体領域とを電気的に接続する第1の配線層を形成する
ステップと、 (j) 少なくとも一部が前記第2の半導体領域の前記第4
の部分半導体領域上から前記第4の半導体領域上にかけ
て設けられ、前記第4の部分半導体領域と前記第4の半
導体領域とを電気的に接続する第2の配線層を形成する
ステップと、 をさらに備える半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32578095A JP3323381B2 (ja) | 1995-12-14 | 1995-12-14 | 半導体装置及びその製造方法 |
US08/648,756 US5757047A (en) | 1995-12-14 | 1996-05-16 | Semiconductor device and method of manufacturing the same |
US09/030,125 US5933736A (en) | 1995-12-14 | 1998-02-25 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
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---|---|---|---|
JP32578095A JP3323381B2 (ja) | 1995-12-14 | 1995-12-14 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09167838A JPH09167838A (ja) | 1997-06-24 |
JP3323381B2 true JP3323381B2 (ja) | 2002-09-09 |
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US (2) | US5757047A (ja) |
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