JPH0673366B2 - 半導体装置 - Google Patents
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- JPH0673366B2 JPH0673366B2 JP59260698A JP26069884A JPH0673366B2 JP H0673366 B2 JPH0673366 B2 JP H0673366B2 JP 59260698 A JP59260698 A JP 59260698A JP 26069884 A JP26069884 A JP 26069884A JP H0673366 B2 JPH0673366 B2 JP H0673366B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特に３次元デバイスに関す
る。
る。
従来の３次元デバイスの例としては、Tech Digest of 1
983 IEDM 364（1983）におけるKawamuraらによる“３−
Dimensional SOI/CMOS IC′s Fabricated by Beam Recr
ystallization"と題する文献に記載されているCMOSデバ
イスがある。このCOMSデバイスは、第６図に示すごとき
構造を有している。
983 IEDM 364（1983）におけるKawamuraらによる“３−
Dimensional SOI/CMOS IC′s Fabricated by Beam Recr
ystallization"と題する文献に記載されているCMOSデバ
イスがある。このCOMSデバイスは、第６図に示すごとき
構造を有している。
すなわち、第６図において、60はｎ形（100）Si基板
で、ｐ型のMOSトランジスタ64、65なるｐ形高濃度不純
物領域をそれぞれソース、ドレインとし、かつポリSi層
63をゲート、SiO2膜62をゲート絶縁膜として形成されて
いる。なお、61は素子分離用のSiO2膜、67はSi3N4膜、7
3はPSG膜である。68はポリSi層をCW−Arレーザー光によ
ってアニールして再結晶化したSi層であり、ｎ形のMOS
トランジスタが71、72なるｎ形高濃度不純物領域をそれ
ぞれソース、ドレインとし、ポリSi層70をゲート、SiO2
膜69をゲート絶縁膜として形成されている。なお、74は
Al電極層である。
で、ｐ型のMOSトランジスタ64、65なるｐ形高濃度不純
物領域をそれぞれソース、ドレインとし、かつポリSi層
63をゲート、SiO2膜62をゲート絶縁膜として形成されて
いる。なお、61は素子分離用のSiO2膜、67はSi3N4膜、7
3はPSG膜である。68はポリSi層をCW−Arレーザー光によ
ってアニールして再結晶化したSi層であり、ｎ形のMOS
トランジスタが71、72なるｎ形高濃度不純物領域をそれ
ぞれソース、ドレインとし、ポリSi層70をゲート、SiO2
膜69をゲート絶縁膜として形成されている。なお、74は
Al電極層である。
このような構造のCMOSデバイスにおいて、ソース64を電
極電圧に接続し、ソース71を接地電位に接続し、ゲート
63と70とを接続して入力端子として、ドレイン65と72と
を接続して出力端子とすればCMOSインバータを構成する
ことができる。
極電圧に接続し、ソース71を接地電位に接続し、ゲート
63と70とを接続して入力端子として、ドレイン65と72と
を接続して出力端子とすればCMOSインバータを構成する
ことができる。
なお、基板60にｐ形（100）面Si基板を用いて、下側に
ｎ形MOSトランジスタ、上側にｐ形MOSトランジスタを形
成することによってもCMOSインバータが構成できること
は勿論である。
ｎ形MOSトランジスタ、上側にｐ形MOSトランジスタを形
成することによってもCMOSインバータが構成できること
は勿論である。
しかしながら、これらの従来素子においては、基板60及
びSi再結晶層68の面方位に関して、その最適面方位を選
択しておらず、これが素子の高速化を妨げている原因と
なっている。
びSi再結晶層68の面方位に関して、その最適面方位を選
択しておらず、これが素子の高速化を妨げている原因と
なっている。
本発明の目的は従来に較べて、動作速度を高速化できる
３次元デバイス構造を提供することにあり、特に、高速
の３次元CMOSデバイスを提供することにある。
３次元デバイス構造を提供することにあり、特に、高速
の３次元CMOSデバイスを提供することにある。
本発明は、３次元デバイスを高速かつ高性能化するため
に、基板面の結晶面方位と、基板上方に１層以上形成さ
れる再結晶薄膜層の少なくとも１層の面方位とを異なる
ものとしたものである。
に、基板面の結晶面方位と、基板上方に１層以上形成さ
れる再結晶薄膜層の少なくとも１層の面方位とを異なる
ものとしたものである。
すなわち、本発明の半導体装置は、半導体基板と、 上記半導体基板の第１の領域の主表面上に形成された絶
縁膜と、 上記絶縁膜上に形成された半導体層とを具備してなり、 第１のチャネル型MOSトランジスタのソース、ドレイン
領域が上記半導体基板の上記第１の領域の上記主表面に
形成され、 上記第１のチャネル型MOSトランジスタと反対のチャネ
ル型の第２のチャネル型MOSトランジスタのソース、ド
レイン領域が上記半導体層の主表面に形成され、 上記第１の領域の上記主表面の結晶面方位と上記半導体
層の上記主表面の結晶面方位とは互いに異なる方位であ
ることを特徴とする。
縁膜と、 上記絶縁膜上に形成された半導体層とを具備してなり、 第１のチャネル型MOSトランジスタのソース、ドレイン
領域が上記半導体基板の上記第１の領域の上記主表面に
形成され、 上記第１のチャネル型MOSトランジスタと反対のチャネ
ル型の第２のチャネル型MOSトランジスタのソース、ド
レイン領域が上記半導体層の主表面に形成され、 上記第１の領域の上記主表面の結晶面方位と上記半導体
層の上記主表面の結晶面方位とは互いに異なる方位であ
ることを特徴とする。
また、例えば、上記第１の領域の上記主表面の結晶面と
上記半導体層の上記主表面の結晶面はそれぞれ（110）
面と（100）面であり、 上記半導体基板の上記主表面に形成された上記第１のチ
ャネル型MOSトランジスタはＰチャネルであり、 上記半導体層の上記主表面に形成された上記第２のチャ
ネル型MOSトランジスタはＮチャネルであることを特徴
とする。
上記半導体層の上記主表面の結晶面はそれぞれ（110）
面と（100）面であり、 上記半導体基板の上記主表面に形成された上記第１のチ
ャネル型MOSトランジスタはＰチャネルであり、 上記半導体層の上記主表面に形成された上記第２のチャ
ネル型MOSトランジスタはＮチャネルであることを特徴
とする。
また、例えば、上記第１の領域の上記主表面の結晶面と
上記半導体層の上記主表面の結晶面はそれぞれ（100）
面と（110）面であり、 上記半導体基板の上記主表面に形成された上記第１のチ
ャネル型MOSトランジスタはＮチャネルであり、 上記半導体層の上記主表面に形成された上記第２のチャ
ネル型MOSトランジスタはＰチャネルであることを特徴
とする。
上記半導体層の上記主表面の結晶面はそれぞれ（100）
面と（110）面であり、 上記半導体基板の上記主表面に形成された上記第１のチ
ャネル型MOSトランジスタはＮチャネルであり、 上記半導体層の上記主表面に形成された上記第２のチャ
ネル型MOSトランジスタはＰチャネルであることを特徴
とする。
また、例えば、上記半導体基板と上記半導体層とはシリ
コンからなることを特徴とする。
コンからなることを特徴とする。
また、例えば、上記絶縁膜はSi3N4からなることを特徴
とする。
とする。
また、例えば、上記第１のチャネル型MOSトランジスタ
と上記第２のチャネル型MOSトランジスタとは、CMOSイ
ンバータを構成する如く、互いに接続されてなることを
特徴とする。
と上記第２のチャネル型MOSトランジスタとは、CMOSイ
ンバータを構成する如く、互いに接続されてなることを
特徴とする。
さらに、例えば、100K以下の温度で動作させることを特
徴とする。
徴とする。
この構造では、基板に形成されるデバイスと、その上方
の薄膜層に形成されるデバイスのそれぞれについて最適
面方位をとることが可能であり、特に高速の３次元CMOS
デバイスが実現できる。
の薄膜層に形成されるデバイスのそれぞれについて最適
面方位をとることが可能であり、特に高速の３次元CMOS
デバイスが実現できる。
なお、MOSトランジスタのキャリア移動度の面方位依存
性については、大野らの特許（特公昭42−21976）、及
びT.Satoらの文献（Phys.Rev.B,4,1950（1971））に示
されているように、ｎ形MOSトランジスタでは（100）面
でほぼ最大となる。一方、ｐ形MOSトランジスタでは、
第３図（Ａ）〜（Ｄ）に示した実験結果から（110）面
で最大となることが明らかになった。
性については、大野らの特許（特公昭42−21976）、及
びT.Satoらの文献（Phys.Rev.B,4,1950（1971））に示
されているように、ｎ形MOSトランジスタでは（100）面
でほぼ最大となる。一方、ｐ形MOSトランジスタでは、
第３図（Ａ）〜（Ｄ）に示した実験結果から（110）面
で最大となることが明らかになった。
第３図（Ａ）〜（Ｄ）には、このｐ形MOSトランジスタ
におけるキャリアの移動度とトランスコンダクタンス値
の面方位による依存性についての実験値が示してある。
第３図（Ａ）はｐ形MOSトランジスタにおけるキャリア
の移動度とトランスコンダクタンス値の面方位による差
（相対値）を示し、第３図（Ｂ）、（Ｃ）はそれぞれＴ
＝300K、Ｔ＝77Kにおけるトランスコンダクタンスの面
方位依存性を示し、第３図（Ｄ）はトランスコンダクタ
ンスの温度依存性（100）面と（110）面との比較）を示
す。
におけるキャリアの移動度とトランスコンダクタンス値
の面方位による依存性についての実験値が示してある。
第３図（Ａ）はｐ形MOSトランジスタにおけるキャリア
の移動度とトランスコンダクタンス値の面方位による差
（相対値）を示し、第３図（Ｂ）、（Ｃ）はそれぞれＴ
＝300K、Ｔ＝77Kにおけるトランスコンダクタンスの面
方位依存性を示し、第３図（Ｄ）はトランスコンダクタ
ンスの温度依存性（100）面と（110）面との比較）を示
す。
このように、３次元CMOSデバイスの動作速度は、下方の
基板に（100）面を選んでここにｎ形MOSトランジスタを
作成し、上方の再結晶Si層を（110）面としてここにｐ
形MOSトランジスタを作成するか、あるいはまた、下方
の基板に（110）面を選んでここにｐ形MOSトランジスタ
を作成し、上方の再結晶Si層を（100）面としてここに
ｎ形MOSトランジスタを作成することによって従来より
も高速化できることが明らかである。
基板に（100）面を選んでここにｎ形MOSトランジスタを
作成し、上方の再結晶Si層を（110）面としてここにｐ
形MOSトランジスタを作成するか、あるいはまた、下方
の基板に（110）面を選んでここにｐ形MOSトランジスタ
を作成し、上方の再結晶Si層を（100）面としてここに
ｎ形MOSトランジスタを作成することによって従来より
も高速化できることが明らかである。
すなわち、本発明の構造においては、ｎ形及びｐ形MOS
トランジスタをそれぞれ最適結晶面すなわち、ｎ形MOS
トランジスタでは（100）面、ｐ形MOSトランジスタでは
（110）面に作成することによって、従来よりも大幅に
高速のCMOSデバイスが実現することができる。
トランジスタをそれぞれ最適結晶面すなわち、ｎ形MOS
トランジスタでは（100）面、ｐ形MOSトランジスタでは
（110）面に作成することによって、従来よりも大幅に
高速のCMOSデバイスが実現することができる。
ところで、第６図に示したように、ポリSi層をSi3N4層6
7上に堆積するか、またはSi3N4層67の代りとしてSiO2層
上に堆積してこれをレーザ照射によって再結晶化する
と、その再結晶層表面は常に（100）面方位を示すこと
が実験的に明らかとなった。これは、Si層とSi3N4また
はSiO2層との界面の自由エネルギーが、（100）面方位
をとって再結晶化する場合に最小となるからであると考
えられる。（100）面方位以外の再結晶層を得るために
は種結晶を介在させる必要があり、製法が難しくなる。
したがって、Si3N4またはSiO2層の上のSi再結晶層の面
方位は（100）面とするのがよい。
7上に堆積するか、またはSi3N4層67の代りとしてSiO2層
上に堆積してこれをレーザ照射によって再結晶化する
と、その再結晶層表面は常に（100）面方位を示すこと
が実験的に明らかとなった。これは、Si層とSi3N4また
はSiO2層との界面の自由エネルギーが、（100）面方位
をとって再結晶化する場合に最小となるからであると考
えられる。（100）面方位以外の再結晶層を得るために
は種結晶を介在させる必要があり、製法が難しくなる。
したがって、Si3N4またはSiO2層の上のSi再結晶層の面
方位は（100）面とするのがよい。
このように、３次元CMOSデバイスを高速化するには、下
方の基板に（110）面を選んでここにｐ形MOSトランジス
タを作成し、上方のSi再結晶層を（100）面としてここ
にｎ形MOSトランジスタを作成する構造とすることが、
キャリア移動度を高め、製法を簡便にする点で望まし
い。
方の基板に（110）面を選んでここにｐ形MOSトランジス
タを作成し、上方のSi再結晶層を（100）面としてここ
にｎ形MOSトランジスタを作成する構造とすることが、
キャリア移動度を高め、製法を簡便にする点で望まし
い。
なお、低温ではキャリア移動度の面方位依存性がより顕
著となり、面によるキャリア移動度の差がより増幅され
る。したがって、上記したようなデバイス構造において
は、低温下で動作させる場合により大きな効果を発揮し
て、デバイスを高速化できる。
著となり、面によるキャリア移動度の差がより増幅され
る。したがって、上記したようなデバイス構造において
は、低温下で動作させる場合により大きな効果を発揮し
て、デバイスを高速化できる。
とりわけCMOSデバイスでは、低温下での動作速度を増加
することができる（後で詳述する第４図、第５図参
照）。この結果、低消費電力で高集積化が可能であると
いうCMOSデバイス固有の特長を生かした超高速デバイス
が実現可能となる。
することができる（後で詳述する第４図、第５図参
照）。この結果、低消費電力で高集積化が可能であると
いうCMOSデバイス固有の特長を生かした超高速デバイス
が実現可能となる。
以下、本発明の実施例を第１図により説明する。第１図
において、10はｎ形Si（110）基板でｐ形MOSトランジス
タが14、15なるｐ形高濃度不純物領域をそれぞれソー
ス、ドレインとし、ポリSi層13をゲート、SiO2膜12をゲ
ート絶縁膜として形成されている。なお、11は素子分離
用のSiO2膜、17はSi3N4膜、23はPSG膜である。18は再結
晶Si薄膜でその結晶面方位は（100）面である。また、
ｎ形MOSトランジスタが21、22なるｎ形高濃度不純物領
域をそれぞれソース、ドレインとし、ポリSi層20をゲー
ト、SiO2膜19をゲート絶縁膜として形成されている。な
お、24はAl電極層である。ソース14を電源端子、ソース
21を接地端子、ゲート13と20とを接続して入力端子、ド
レイン15と22とを接続して出力端子とすれば、本発明に
よるCMOSインバータ回路を構成することができる。
において、10はｎ形Si（110）基板でｐ形MOSトランジス
タが14、15なるｐ形高濃度不純物領域をそれぞれソー
ス、ドレインとし、ポリSi層13をゲート、SiO2膜12をゲ
ート絶縁膜として形成されている。なお、11は素子分離
用のSiO2膜、17はSi3N4膜、23はPSG膜である。18は再結
晶Si薄膜でその結晶面方位は（100）面である。また、
ｎ形MOSトランジスタが21、22なるｎ形高濃度不純物領
域をそれぞれソース、ドレインとし、ポリSi層20をゲー
ト、SiO2膜19をゲート絶縁膜として形成されている。な
お、24はAl電極層である。ソース14を電源端子、ソース
21を接地端子、ゲート13と20とを接続して入力端子、ド
レイン15と22とを接続して出力端子とすれば、本発明に
よるCMOSインバータ回路を構成することができる。
本実施例のCMOSデバイス（ゲート酸化膜厚:35nm）につ
いて実測したMOSトランジスタの電界効果移動度値を従
来構造の値と比べて、第４図の図表に示す。本実施例で
は、ｐ形MOSトランジスタを（110）面に作成したため、
そのキャリア移動度ピーク値は従来値の２倍以上に増加
している。ゲート電圧を−5Vに印加した時には、室温で
約４倍、77Kで約6.5倍に増加する。なお、ｐ形MOSトラ
ンジスタにおけるキャリア移動度値は（011）方向に対
して平行な方向の場合を示した。上記ｐ形MOSトランジ
スタにおけるキャリア移動度値が増加した結果、本発明
のCMOSインバータの信号伝播遅延（相対値）は第５図の
図表に示すように、300Kで従来値の約半分にまで短縮し
た。また、77Kでは、従来値の1/3以下に短縮した。
いて実測したMOSトランジスタの電界効果移動度値を従
来構造の値と比べて、第４図の図表に示す。本実施例で
は、ｐ形MOSトランジスタを（110）面に作成したため、
そのキャリア移動度ピーク値は従来値の２倍以上に増加
している。ゲート電圧を−5Vに印加した時には、室温で
約４倍、77Kで約6.5倍に増加する。なお、ｐ形MOSトラ
ンジスタにおけるキャリア移動度値は（011）方向に対
して平行な方向の場合を示した。上記ｐ形MOSトランジ
スタにおけるキャリア移動度値が増加した結果、本発明
のCMOSインバータの信号伝播遅延（相対値）は第５図の
図表に示すように、300Kで従来値の約半分にまで短縮し
た。また、77Kでは、従来値の1/3以下に短縮した。
次に、第１図に示した上記実施例の製造プロセスを第２
図（Ａ）〜（Ｄ）に示すプロセス工程図によって説明す
る。
図（Ａ）〜（Ｄ）に示すプロセス工程図によって説明す
る。
まず、第２図（Ａ）に示すように、ｎ形Si（110）基盤1
0の表面に素子分離用の0.5〜1.0μｍの厚いSiO2膜11を
形成し、さらに厚さ５〜50nmの薄いゲート酸化膜12を熱
酸化法により形成する。ついで、このゲート酸化膜12の
上にｐ形MOSトランジスタのゲート電極となるポリSi層1
3を堆積させる。次に、ボロンイオン（B+）を40keVの打
ち込みエネルギーで1015〜1016cm-2の量打ち込んで上記
ｐ形MOSトランジスタのソース、ドレイン領域14、15を
形成する。
0の表面に素子分離用の0.5〜1.0μｍの厚いSiO2膜11を
形成し、さらに厚さ５〜50nmの薄いゲート酸化膜12を熱
酸化法により形成する。ついで、このゲート酸化膜12の
上にｐ形MOSトランジスタのゲート電極となるポリSi層1
3を堆積させる。次に、ボロンイオン（B+）を40keVの打
ち込みエネルギーで1015〜1016cm-2の量打ち込んで上記
ｐ形MOSトランジスタのソース、ドレイン領域14、15を
形成する。
続いて、第２図（Ｂ）に示すように、厚さ800nmのPSG膜
16を堆積し、その上に厚さ100nmのSi3N4膜17を堆積し、
さらにその上にLPCVD法によって厚さ400〜450nmのポリS
i層18を堆積し、これにCW−Arレーザを照射して再結晶
化する。このときレーザ光のパワーは４〜5W、スポット
サイズは40μｍ、スキャン速度は12cm/sで、基板温度は
450℃に設定する。再結晶Si層18をドライエッチングに
よって分断して図示のごとく島状領域を形成する。この
とき、上記再結晶Si層18はSi3N4膜17との界面の自由エ
ネルギーが最小となるように成長して、（100）面方位
をとる。
16を堆積し、その上に厚さ100nmのSi3N4膜17を堆積し、
さらにその上にLPCVD法によって厚さ400〜450nmのポリS
i層18を堆積し、これにCW−Arレーザを照射して再結晶
化する。このときレーザ光のパワーは４〜5W、スポット
サイズは40μｍ、スキャン速度は12cm/sで、基板温度は
450℃に設定する。再結晶Si層18をドライエッチングに
よって分断して図示のごとく島状領域を形成する。この
とき、上記再結晶Si層18はSi3N4膜17との界面の自由エ
ネルギーが最小となるように成長して、（100）面方位
をとる。
次に、第２図（Ｃ）に示すように、上記再結晶Si層18の
上に厚さ５〜50nmのゲート酸化膜19を熱酸化法により形
成し、その上にｎ形MOSトランジスタのゲート電極とな
るポリSi層20を堆積する。次に、上記ｎ形MOSトランジ
スタのソース、ドレイン領域21、22を、ひ素イオン（As
+）を打ち込みエネルギー150keVで、２〜３×1015cm-2
の量打ち込んで形成する。
上に厚さ５〜50nmのゲート酸化膜19を熱酸化法により形
成し、その上にｎ形MOSトランジスタのゲート電極とな
るポリSi層20を堆積する。次に、上記ｎ形MOSトランジ
スタのソース、ドレイン領域21、22を、ひ素イオン（As
+）を打ち込みエネルギー150keVで、２〜３×1015cm-2
の量打ち込んで形成する。
最後に、第２図（Ｄ）に示すように、表面保護用に厚さ
700nmのPSG膜23を堆積し、Al配線層24を蒸着して、目的
とする高速かつ高性能の３次元CMOSデバイスを実現す
る。
700nmのPSG膜23を堆積し、Al配線層24を蒸着して、目的
とする高速かつ高性能の３次元CMOSデバイスを実現す
る。
上記実施例ではｎ形Si（110）基板を用いたCMOSデバイ
スの場合について述べたが、本発明の高速CMOSデバイス
はｐ形Si（100）基板を用いてその表面にｎ形MOSトラン
ジスタを作成し、再結晶Si薄膜層の面方位を（110）面
に設定してその表面にｐ形MOSトランジスタを作成する
場合にも適用可能であることはいうまでもない。
スの場合について述べたが、本発明の高速CMOSデバイス
はｐ形Si（100）基板を用いてその表面にｎ形MOSトラン
ジスタを作成し、再結晶Si薄膜層の面方位を（110）面
に設定してその表面にｐ形MOSトランジスタを作成する
場合にも適用可能であることはいうまでもない。
前述のように、ｐ形MOSトランジスタトランジスタのキ
ャリア移動度とトランスコンダクタンス値の面方位依存
性の結果を第３図に示したが、この結果から明らかなよ
うに、（311）面及び（111）面では（100）面よりも移
動度が大きい。したがって、本発明は第１図に示した実
施例における（110）Si基板面の代わりに、これに準ず
る他の結晶面基板を用いた場合にも適用可能であり、こ
れもまた従来形のCMOSデバイスよりも高速である。
ャリア移動度とトランスコンダクタンス値の面方位依存
性の結果を第３図に示したが、この結果から明らかなよ
うに、（311）面及び（111）面では（100）面よりも移
動度が大きい。したがって、本発明は第１図に示した実
施例における（110）Si基板面の代わりに、これに準ず
る他の結晶面基板を用いた場合にも適用可能であり、こ
れもまた従来形のCMOSデバイスよりも高速である。
また、上記実施例では、再結晶薄膜層が１層のみある場
合について述べたが、本発明は前記薄膜層が２層以上有
り、各薄膜層に形成されるデバイスのそれぞれが最大性
能を示すように、各薄膜面の結晶面方位を最適化するこ
とによっても適用可能であることは勿論である。
合について述べたが、本発明は前記薄膜層が２層以上有
り、各薄膜層に形成されるデバイスのそれぞれが最大性
能を示すように、各薄膜面の結晶面方位を最適化するこ
とによっても適用可能であることは勿論である。
以上説明したように、本発明は、３次元デバイスの基板
面方位と上方の単結晶半導体薄膜層の面方位を異なるも
のとしたものであり、上記した実施例にて明らかなよう
に高速かつ高性能の３次元デバイスを提供することがで
きる。
面方位と上方の単結晶半導体薄膜層の面方位を異なるも
のとしたものであり、上記した実施例にて明らかなよう
に高速かつ高性能の３次元デバイスを提供することがで
きる。
第１図は本発明の実施例の３次元CMOSデバイスの構造を
示す図、第２図は第１図に示した実施例の製造プロセス
を示す図、第３図（Ａ）〜（Ｄ）はそれぞれｐ形MOSト
ランジスタにおけるキャリア移動度とトランスコンダク
タンス値の面方位による依存性を示す図表、第４図は第
１図に示した実施例のCMOSデバイスについて実測したMO
Sトランジスタの電界効果移動度値を従来構造の値と比
べて示す図表、第５図は本発明によるCMOSインバータの
信号伝播遅延値を従来構造の値と比べて示す図表、第６
図は従来のCMOSデバイス構造を示す図である。 10……ｎ形Si（100）面基板 14、15、13……ｐ形MOSトランジスタのソース、ドレイ
ン、ゲート 18……Si再結晶層 21、22、20……ｎ形MOSトランジスタのソース、ドレイ
ン、ゲート
示す図、第２図は第１図に示した実施例の製造プロセス
を示す図、第３図（Ａ）〜（Ｄ）はそれぞれｐ形MOSト
ランジスタにおけるキャリア移動度とトランスコンダク
タンス値の面方位による依存性を示す図表、第４図は第
１図に示した実施例のCMOSデバイスについて実測したMO
Sトランジスタの電界効果移動度値を従来構造の値と比
べて示す図表、第５図は本発明によるCMOSインバータの
信号伝播遅延値を従来構造の値と比べて示す図表、第６
図は従来のCMOSデバイス構造を示す図である。 10……ｎ形Si（100）面基板 14、15、13……ｐ形MOSトランジスタのソース、ドレイ
ン、ゲート 18……Si再結晶層 21、22、20……ｎ形MOSトランジスタのソース、ドレイ
ン、ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (7)
- 【請求項１】半導体基板と、 上記半導体基板の第１の領域の主表面上に形成された絶
縁膜と、 上記絶縁膜上に形成された半導体層とを具備してなり、 第１のチャネル型MOSトランジスタのソース、ドレイン
領域が上記半導体基板の上記第１の領域の上記主表面に
形成され、 上記第１のチャネル型MOSトランジスタと反対のチャネ
ル型の第２のチャネル型MOSトランジスタのソース、ド
レイン領域が上記半導体層の主表面に形成され、 上記第１の領域の上記主表面の結晶面方位と上記半導体
層の上記主表面の結晶面方位とは互いに異なる方位であ
ることを特徴とする半導体装置。 - 【請求項２】上記第１の領域の上記主表面の結晶面と上
記反導体層の上記主表面の結晶面はそれぞれ（110）面
と（100）面であり、 上記半導体基板の上記主表面に形成された上記第１のチ
ャネル型MOSトランジスタはＰチャネルであり、 上記半導体層の上記主表面に形成された上記第２のチャ
ネル型MOSトランジスタはＮチャネルであることを特徴
とする特許請求の範囲第１項記載の半導体装置。 - 【請求項３】上記第１の領域の上記主表面の結晶面と上
記半導体層の上記主表面の結晶面はそれぞれ（100）面
と（110）面であり、 上記半導体基板の上記主表面に形成された上記第１のチ
ャネル型MOSトランジスタはＮチャネルであり、 上記半導体層の上記主表面に形成された上記第２のチャ
ネル型MOSトランジスタはＰチャネルであることを特徴
とする特許請求の範囲第１項記載の半導体装置。 - 【請求項４】上記半導体基板と上記半導体層とはシリコ
ンからなることを特徴とする特許請求の範囲第１項から
第３項のいずれかに記載の半導体装置。 - 【請求項５】上記絶縁膜はSi3N4からなることを特徴と
する特許請求の範囲第４項記載の半導体装置。 - 【請求項６】上記第１のチャネル型MOSトランジスタと
上記第２のチャネル型MOSトランジスタとは、CMOSイン
バータを構成する如く、互いに接続されてなることを特
徴とする特許請求の範囲第１項から第５項のいずれかに
記載の半導体装置。 - 【請求項７】100K以下の温度で動作させることを特徴と
する特許請求の範囲第１項から第６項のいずれかに記載
の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260698A JPH0673366B2 (ja) | 1984-12-12 | 1984-12-12 | 半導体装置 |
| US06/774,705 US4768076A (en) | 1984-09-14 | 1985-09-11 | Recrystallized CMOS with different crystal planes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260698A JPH0673366B2 (ja) | 1984-12-12 | 1984-12-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61139056A JPS61139056A (ja) | 1986-06-26 |
| JPH0673366B2 true JPH0673366B2 (ja) | 1994-09-14 |
Family
ID=17351528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59260698A Expired - Lifetime JPH0673366B2 (ja) | 1984-09-14 | 1984-12-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0673366B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153702A (en) * | 1987-06-10 | 1992-10-06 | Hitachi, Ltd. | Thin film semiconductor device and method for fabricating the same |
| JPH0714009B2 (ja) * | 1987-10-15 | 1995-02-15 | 日本電気株式会社 | Ｍｏｓ型半導体記憶回路装置 |
| JPH01264254A (ja) * | 1988-04-15 | 1989-10-20 | Agency Of Ind Science & Technol | 積層型半導体装置の製造方法 |
| JP2923700B2 (ja) | 1991-03-27 | 1999-07-26 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JP3323381B2 (ja) * | 1995-12-14 | 2002-09-09 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP4875115B2 (ja) * | 2009-03-05 | 2012-02-15 | 株式会社東芝 | 半導体素子及び半導体装置 |
-
1984
- 1984-12-12 JP JP59260698A patent/JPH0673366B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61139056A (ja) | 1986-06-26 |
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