JPH01264254A - 積層型半導体装置の製造方法 - Google Patents
積層型半導体装置の製造方法Info
- Publication number
- JPH01264254A JPH01264254A JP63091701A JP9170188A JPH01264254A JP H01264254 A JPH01264254 A JP H01264254A JP 63091701 A JP63091701 A JP 63091701A JP 9170188 A JP9170188 A JP 9170188A JP H01264254 A JPH01264254 A JP H01264254A
- Authority
- JP
- Japan
- Prior art keywords
- crystal layer
- plane
- silicon single
- single crystal
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000010410 layer Substances 0.000 claims abstract description 62
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 53
- 239000013078 crystal Substances 0.000 claims abstract description 53
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 53
- 239000010703 silicon Substances 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 238000000137 annealing Methods 0.000 claims description 6
- 239000012212 insulator Substances 0.000 abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 11
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract description 4
- 238000001259 photo etching Methods 0.000 abstract description 3
- XUIMIQQOPSSXEZ-NJFSPNSNSA-N silicon-30 atom Chemical compound [30Si] XUIMIQQOPSSXEZ-NJFSPNSNSA-N 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 230000005669 field effect Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010899 nucleation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は積層型半導体装置の製造方法に関するものであ
る。
る。
従来の技術
従来、シリコンを用いた三次元集積回路等の積層型半導
体装置における０ＭＯ８を構成には次のものがある。一
つばは各半導体層にそれぞれｎチャネルおよびｐチャネ
ルＭＯ８トランジスタを形成し、層内で０ＭＯ８を構成
する方法がある、他には、下層半導体層にｎチャネルＭ
ＯＳ ）ランジメタ１．上層半導体層にｐチャネルＭＯ
５トランジスぞを形成し、ｎチャネルＭＯＳトランジス
タとｐチャネルＭＯ３トランジスタを層間配線で接続し
、０ＭＯ８を構成する方法がある。この場合ｐチャネル
ＭＯ３トランジスタは（１１０）シリコン単結晶層に形
成し、ｎチャネルＭＯＳ Ｉ−ランジスタを（１００）
シリコン単結晶層に形成するといった結晶面方位の区別
は何ら考えられていない。
体装置における０ＭＯ８を構成には次のものがある。一
つばは各半導体層にそれぞれｎチャネルおよびｐチャネ
ルＭＯ８トランジスタを形成し、層内で０ＭＯ８を構成
する方法がある、他には、下層半導体層にｎチャネルＭ
ＯＳ ）ランジメタ１．上層半導体層にｐチャネルＭＯ
５トランジスぞを形成し、ｎチャネルＭＯＳトランジス
タとｐチャネルＭＯ３トランジスタを層間配線で接続し
、０ＭＯ８を構成する方法がある。この場合ｐチャネル
ＭＯ３トランジスタは（１１０）シリコン単結晶層に形
成し、ｎチャネルＭＯＳ Ｉ−ランジスタを（１００）
シリコン単結晶層に形成するといった結晶面方位の区別
は何ら考えられていない。
また、積層型ではないが、結晶面方位を考慮したものと
して、第７図に示すように、（１００）面シリコン基板
７１を用いて基板の水平面７１ムすなわち（１００）面
にｎＭＯＳ トランジスタフ３を、また基板に垂直な面
７１Ｂ特に（１１０）面にｐｒｏｓ トランジスタフ４
を形成し、０ＭＯ３を構成する構造がある。７２は絶縁
物、７５゜７６はゲート電極である。
して、第７図に示すように、（１００）面シリコン基板
７１を用いて基板の水平面７１ムすなわち（１００）面
にｎＭＯＳ トランジスタフ３を、また基板に垂直な面
７１Ｂ特に（１１０）面にｐｒｏｓ トランジスタフ４
を形成し、０ＭＯ３を構成する構造がある。７２は絶縁
物、７５゜７６はゲート電極である。
発明が解決しようとする課題
三次元回路素子等の積層型半導体装置における０ＭＯ３
の構成で、各シリコン単結晶層にそれぞれｎチャネル、
ｎチャネルＭＯＳトランジスタフ方を形成する場合も、
別々のシリコン単結晶層にｎチャネルのみｐチャネルの
みのｌ１ＯＳトランジスタをそれぞれ形成する場合も、
（１００）面シリコン単結晶層にＭＯＳ トランジスタ
を形成した場合を考える。第６図に示すように（１００
）面シリコン単結晶層においては、正孔の電界効果移動
度は他の面方位に比べ最も小さく、したがってｎチャネ
ルＭＯＳトランジスタにおける電界効果移動度も他の面
方位に比べ最も小さくなり、”チャネル、ｎチャネルＭ
ＯＳトランジスタの両方を（１００）面シリコン単結晶
層に形成して構成した０ＭＯ３では、ｎチャネルＭＯＳ
トランジスタの能力が低く、０Ｍ０５回路の動作速度は
充分とは言えない。
の構成で、各シリコン単結晶層にそれぞれｎチャネル、
ｎチャネルＭＯＳトランジスタフ方を形成する場合も、
別々のシリコン単結晶層にｎチャネルのみｐチャネルの
みのｌ１ＯＳトランジスタをそれぞれ形成する場合も、
（１００）面シリコン単結晶層にＭＯＳ トランジスタ
を形成した場合を考える。第６図に示すように（１００
）面シリコン単結晶層においては、正孔の電界効果移動
度は他の面方位に比べ最も小さく、したがってｎチャネ
ルＭＯＳトランジスタにおける電界効果移動度も他の面
方位に比べ最も小さくなり、”チャネル、ｎチャネルＭ
ＯＳトランジスタの両方を（１００）面シリコン単結晶
層に形成して構成した０ＭＯ３では、ｎチャネルＭＯＳ
トランジスタの能力が低く、０Ｍ０５回路の動作速度は
充分とは言えない。
また、（１００）面シリコン基板７１ｆ、用い、基板７
１に水平な（１００）面にｎＭＯＳ１基板７１に垂直な
面で正孔の電界効果移動度の大きい（１１０）面にｐｒ
ｏｓを形成し、回路の動作速度を向上させるという第７
図の構造では、基板に垂直な面にＭＯＳトランジスタの
ゲート電極等を形成することは、通常の写真食刻法では
不可能であシ非常に困難をともなう。しかも、この構造
の形成はシリコン基板においてのみ可能であり、三次元
回路素子等の積層型半導体装置に応用することができな
い。
１に水平な（１００）面にｎＭＯＳ１基板７１に垂直な
面で正孔の電界効果移動度の大きい（１１０）面にｐｒ
ｏｓを形成し、回路の動作速度を向上させるという第７
図の構造では、基板に垂直な面にＭＯＳトランジスタの
ゲート電極等を形成することは、通常の写真食刻法では
不可能であシ非常に困難をともなう。しかも、この構造
の形成はシリコン基板においてのみ可能であり、三次元
回路素子等の積層型半導体装置に応用することができな
い。
本発明はかかる点を鑑みて、ビームアニール法という比
較的容易な工程を用いてｎチャネルおよびｎチャネルＭ
ＯＳトランジスタを形成するシリコン単結晶層の面方位
を区別して、前述した問題を克服する方法を提供するも
のである。
較的容易な工程を用いてｎチャネルおよびｎチャネルＭ
ＯＳトランジスタを形成するシリコン単結晶層の面方位
を区別して、前述した問題を克服する方法を提供するも
のである。
課題を解決するための手段
本発明は、（１００）面又は（１１，ｏ）面の第１のシ
リコン単結晶層にｎチャネル又はｐチャネルの第１のＭ
ＯＳトランジスタを形成し、前記第１のシリコン単結晶
層上に絶縁物を介してビームアニール法を用いて（１１
０）面又は（１ｏｏ）面の第２のシリコン単結晶層を形
成し、前記第２のシリコン単結晶層にはｐチャンネル又
はｎチャンネルの第２のＭＯＳトランジスタを形成し、
前記第１と第２のＭＯＳトランジスタを層間配線にて接
続して０Ｍ０３回路を形成するもので、第１のシリコン
単結晶層としてシリコン基板を用いることもできる。な
お、ビームアニール法に加えて多結晶シード法を用いて
第２の単結晶層の面方位制御を容易に行うことができる
。
リコン単結晶層にｎチャネル又はｐチャネルの第１のＭ
ＯＳトランジスタを形成し、前記第１のシリコン単結晶
層上に絶縁物を介してビームアニール法を用いて（１１
０）面又は（１ｏｏ）面の第２のシリコン単結晶層を形
成し、前記第２のシリコン単結晶層にはｐチャンネル又
はｎチャンネルの第２のＭＯＳトランジスタを形成し、
前記第１と第２のＭＯＳトランジスタを層間配線にて接
続して０Ｍ０３回路を形成するもので、第１のシリコン
単結晶層としてシリコン基板を用いることもできる。な
お、ビームアニール法に加えて多結晶シード法を用いて
第２の単結晶層の面方位制御を容易に行うことができる
。
作用
本発明は前記した方法によシ、電子に対して高い電界効
果移動度を示す（１００）面シリコン単結晶層にｎチャ
ネルＭＯＳ トランジスタを形成し、正孔に対して高い
電界効果移動度を示す（１１０）面シリコン単結晶層に
ｎチャネルＭＯＳトランジスタを形成し、かつ単結晶層
が絶縁物を介して積層されており、平坦な構造にて高速
動作の０ＭＯ３を容易に形成することが可能となる。
果移動度を示す（１００）面シリコン単結晶層にｎチャ
ネルＭＯＳ トランジスタを形成し、正孔に対して高い
電界効果移動度を示す（１１０）面シリコン単結晶層に
ｎチャネルＭＯＳトランジスタを形成し、かつ単結晶層
が絶縁物を介して積層されており、平坦な構造にて高速
動作の０ＭＯ３を容易に形成することが可能となる。
実施例
第１図は本発明の一実施例にて形成された半導体装置を
示すもので、（１００）面シリコン単結晶基板１にｎチ
ャネルＭＯＳ トランジスタ２を形成し、５ｉ０２等の
絶縁物１０をはさんで（１１０）面シリコン単結晶層３
（この場合島状に分離されている）を形成した後、（１
１０）面シリコン単結晶層３にｎチャネルＭＯＳ トラ
ンジスタ４を形成し、これとｎチャネルＭＯＳ トラン
ジスタ２とを眉間配線７により接続し、ＣＭＯＳインバ
ーターを形成したものである。逆に（１１０）面シリコ
ン単結晶基板を用いこれにｎチャネルＭＯＳトランジス
タを形成し、絶縁物をはさんで（１００）面シリコン単
結晶層を形成した後、この単結晶層にｎチャネルＭＯＳ
トランジスタを形成しｃＭｏｓインバータを形成して
も良い。６は１層目配線、５ムは１層目ゲート配線、ｅ
は２層目配線、６ム。
示すもので、（１００）面シリコン単結晶基板１にｎチ
ャネルＭＯＳ トランジスタ２を形成し、５ｉ０２等の
絶縁物１０をはさんで（１１０）面シリコン単結晶層３
（この場合島状に分離されている）を形成した後、（１
１０）面シリコン単結晶層３にｎチャネルＭＯＳ トラ
ンジスタ４を形成し、これとｎチャネルＭＯＳ トラン
ジスタ２とを眉間配線７により接続し、ＣＭＯＳインバ
ーターを形成したものである。逆に（１１０）面シリコ
ン単結晶基板を用いこれにｎチャネルＭＯＳトランジス
タを形成し、絶縁物をはさんで（１００）面シリコン単
結晶層を形成した後、この単結晶層にｎチャネルＭＯＳ
トランジスタを形成しｃＭｏｓインバータを形成して
も良い。６は１層目配線、５ムは１層目ゲート配線、ｅ
は２層目配線、６ム。
６人はゲート配線、８は１層目多結晶ゲート、９は２層
目多結晶ゲート、１１．１２はゲート絶縁膜、１３．１
４はｎ型ソース、ドレイン領域、１５．１６はｐ型ソー
ス、ドレイン領域である。
目多結晶ゲート、１１．１２はゲート絶縁膜、１３．１
４はｎ型ソース、ドレイン領域、１５．１６はｐ型ソー
ス、ドレイン領域である。
絶縁物１ｏ上に（１１０）面あるいは（１ｏｏ）面シリ
コン単結晶層を得る方法には、たとえば部分的に溝状の
ヒートシンクを設け、エネルギービームによって多結晶
シリコンを再結晶化し面方位の制御された単結晶シリコ
ン膜と得る多結晶シード法を用いることができる。
コン単結晶層を得る方法には、たとえば部分的に溝状の
ヒートシンクを設け、エネルギービームによって多結晶
シリコンを再結晶化し面方位の制御された単結晶シリコ
ン膜と得る多結晶シード法を用いることができる。
（以下余白）
この表に示すように減圧ＣＶＤ法や常圧ＣＶＤ法で形成
した多結晶シリコン膜は強い面方位異方性を待つ。例え
ば減圧ＣＶＤ法で６２０’Ｃで形成した多結晶シリコン
膜は（１１０）面、７００°Ｃで形成した多結晶シリコ
ン膜は（１ｏｏ）面の強い面方位異方性を持つ。
した多結晶シリコン膜は強い面方位異方性を待つ。例え
ば減圧ＣＶＤ法で６２０’Ｃで形成した多結晶シリコン
膜は（１１０）面、７００°Ｃで形成した多結晶シリコ
ン膜は（１ｏｏ）面の強い面方位異方性を持つ。
単結晶層３０作成方法を第２図とともに述べる。
絶縁物１ｏ上に減圧ｃｖｎ法で６２０℃あるいは７００
’Ｃで形成した多結晶シリコン３０を写真食刻法等で島
状に加工し、また一部に溝状のヒートシンク部２０を形
成する。このあと、矢印２１の方向にレーザ等のエネル
ギービームＬを、多結晶シリコン島３０のヒートシンク
部２０以外の所に対して最適条件となるように走査し、
島３０を再結晶化する。この方法により、ヒートシンク
部２゜の多結晶シリコンでは、基板に対して熱が逃げや
すく温度が若干低くなることにより未溶融部が残シ、こ
の未溶融部を核として結晶成長し、単結晶化された島状
シリコン３の面方位は、もとの多結晶シリコン膜の面方
位を反映したものになる。すなわち減圧ＣＶＤ法により
６２０’Ｃで多結晶シリコン膜を形成した場合、形成さ
れる再結晶化単結晶層３は（１１０）面シリコン単結晶
層となシ、７ｏｏ℃で多結晶シリコン膜を形成した場合
には（１００）面シリコン単結晶層が得られる。
’Ｃで形成した多結晶シリコン３０を写真食刻法等で島
状に加工し、また一部に溝状のヒートシンク部２０を形
成する。このあと、矢印２１の方向にレーザ等のエネル
ギービームＬを、多結晶シリコン島３０のヒートシンク
部２０以外の所に対して最適条件となるように走査し、
島３０を再結晶化する。この方法により、ヒートシンク
部２゜の多結晶シリコンでは、基板に対して熱が逃げや
すく温度が若干低くなることにより未溶融部が残シ、こ
の未溶融部を核として結晶成長し、単結晶化された島状
シリコン３の面方位は、もとの多結晶シリコン膜の面方
位を反映したものになる。すなわち減圧ＣＶＤ法により
６２０’Ｃで多結晶シリコン膜を形成した場合、形成さ
れる再結晶化単結晶層３は（１１０）面シリコン単結晶
層となシ、７ｏｏ℃で多結晶シリコン膜を形成した場合
には（１００）面シリコン単結晶層が得られる。
以上のような手法を持って絶縁物をはさんで半導体層を
何層積層しても（１００）面あるいは（１１０）面シリ
コン単結晶層を得ることができる。得られた（ １００
）面シリコン単結晶層にｎチャネルＭＯ３トランジス
タを形成し、（１１０）面シリコン単結晶層にｐチャネ
ルＭＯ８トランジスタを形成し、前記ｎチャネルＭＯ８
トランジスタと前記ｐチャネルＭＯ３トランジスタを層
間配線によって接続し、０ＭＯ３を構成することにょシ
高速動作のＣＭＯＳ回路が形成できる。なお、基板１は
半導体シリコン層であってもよいとともに、積層は２層
以上であってもよい。
何層積層しても（１００）面あるいは（１１０）面シリ
コン単結晶層を得ることができる。得られた（ １００
）面シリコン単結晶層にｎチャネルＭＯ３トランジス
タを形成し、（１１０）面シリコン単結晶層にｐチャネ
ルＭＯ８トランジスタを形成し、前記ｎチャネルＭＯ８
トランジスタと前記ｐチャネルＭＯ３トランジスタを層
間配線によって接続し、０ＭＯ３を構成することにょシ
高速動作のＣＭＯＳ回路が形成できる。なお、基板１は
半導体シリコン層であってもよいとともに、積層は２層
以上であってもよい。
次に１層目トランジスタと２層目トランジスタを結ぶ層
間配線の形成方法を述べる。
間配線の形成方法を述べる。
第３図は、（１００）面シリコン単結晶基板１にｎチャ
ネルＭＯ８トランジスタ２を形成したのち絶縁物１ｏを
堆積し、（１１０）面シリコン単結晶層３を、たとえば
第２図に示す方法すなわち多結晶シード法とビームアニ
ール法等で形成し、しかるのち（１１０）面シリコン単
結晶層３にｐチャネルＭＯ８トランジスタ４のソース、
ドレイン１６．１６、ゲート絶縁膜１２、ゲート電極９
までを形成した図である。この後、絶縁物１０ムを堆積
し、写真食刻法で層間配線Ｔ用の穴３１を絶縁物１０．
１０人にあけ、選択的ｃｖｎ法でＷ等の眉間配線材料を
穴３１に埋め込み成長させたのが第４図である。その後
、ｐチャネルトランジスタ４の上部にコンタクト用の穴
１４を写真食刻法であけて２層目配線材料を堆積し写真
食刻法で２層目配線６を形成したのが第６図である。以
上述べたような方法で、１層目配線６と２層目配線６が
、層間配線７によって接続される。
ネルＭＯ８トランジスタ２を形成したのち絶縁物１ｏを
堆積し、（１１０）面シリコン単結晶層３を、たとえば
第２図に示す方法すなわち多結晶シード法とビームアニ
ール法等で形成し、しかるのち（１１０）面シリコン単
結晶層３にｐチャネルＭＯ８トランジスタ４のソース、
ドレイン１６．１６、ゲート絶縁膜１２、ゲート電極９
までを形成した図である。この後、絶縁物１０ムを堆積
し、写真食刻法で層間配線Ｔ用の穴３１を絶縁物１０．
１０人にあけ、選択的ｃｖｎ法でＷ等の眉間配線材料を
穴３１に埋め込み成長させたのが第４図である。その後
、ｐチャネルトランジスタ４の上部にコンタクト用の穴
１４を写真食刻法であけて２層目配線材料を堆積し写真
食刻法で２層目配線６を形成したのが第６図である。以
上述べたような方法で、１層目配線６と２層目配線６が
、層間配線７によって接続される。
発明の効果
本発明における積層型半導体装置の製造方法は以上のよ
うなものであシ、ビームアニール法を用いることによシ
容易に（１００）面、または（１１０）面シリコン単結
晶層を形成し、以後は通常のＭＯＳ トランジスタ形成
プロセスで（１００）面シリコン単結晶層にｎチャネル
ＭＯ３トランジスタを、（１１０）面シリコン単結晶層
にはｐチャネルＭＯ８トランジスタを形成し、前記ｎチ
ャネルＭＯ８トランジスタと前記ｐチャネルＭＯＳトラ
ンジスタの組み合わせることによシ、従来のような同一
面方位シリコン単結晶層にｎチャネルおよびｐチャネル
ＭＯ８トランジスタを形成する場合に比べて高速なＣＭ
ＯＳ回路が実現できる。
うなものであシ、ビームアニール法を用いることによシ
容易に（１００）面、または（１１０）面シリコン単結
晶層を形成し、以後は通常のＭＯＳ トランジスタ形成
プロセスで（１００）面シリコン単結晶層にｎチャネル
ＭＯ３トランジスタを、（１１０）面シリコン単結晶層
にはｐチャネルＭＯ８トランジスタを形成し、前記ｎチ
ャネルＭＯ８トランジスタと前記ｐチャネルＭＯＳトラ
ンジスタの組み合わせることによシ、従来のような同一
面方位シリコン単結晶層にｎチャネルおよびｐチャネル
ＭＯ８トランジスタを形成する場合に比べて高速なＣＭ
ＯＳ回路が実現できる。
また、多層積層化しても同様の方法で高速な０Ｍ０３回
路が実現できる。したがって本発明は、特に多層積層化
半導体装置におけるＣＭＯ３回路形成に犬きく寄与する
ものである。
路が実現できる。したがって本発明は、特に多層積層化
半導体装置におけるＣＭＯ３回路形成に犬きく寄与する
ものである。
第１図は本発明の一実施例の方法で形成したＣＭＯ８構
造半導体装置の断面図、第２図は溝状ヒートシンク構造
多結晶シード法を説明す・る斜視図、第３〜第５図は眉
間配線の形成工程断面図、第６図はシリコンにおける電
子および正孔の電界効果移動度の面方位依存性を示す図
、第７図は従来のＣＭＯ３構造半導体装置の断面図であ
る。 １・・・・・・（１００）面シリコン単結晶基板、２・
・・・・・ｎチャンネルＭＯ８トランジスタ、３・・・
・・・（１１０）面シリコン単結晶層、４・川・・ｐチ
ャンネルＭＯ３トランジスタ、７・・・・・・層間配線
、１０・・・・・・絶縁物。 特許出願人 工業技術院長 飯塚幸三 第 １ 図 、＋、、オｒｋＭＯ３ｈ５ッ公。 第２図 第３図 第 ４ 図 １３ １１２！ ｄ １４第５図
造半導体装置の断面図、第２図は溝状ヒートシンク構造
多結晶シード法を説明す・る斜視図、第３〜第５図は眉
間配線の形成工程断面図、第６図はシリコンにおける電
子および正孔の電界効果移動度の面方位依存性を示す図
、第７図は従来のＣＭＯ３構造半導体装置の断面図であ
る。 １・・・・・・（１００）面シリコン単結晶基板、２・
・・・・・ｎチャンネルＭＯ８トランジスタ、３・・・
・・・（１１０）面シリコン単結晶層、４・川・・ｐチ
ャンネルＭＯ３トランジスタ、７・・・・・・層間配線
、１０・・・・・・絶縁物。 特許出願人 工業技術院長 飯塚幸三 第 １ 図 、＋、、オｒｋＭＯ３ｈ５ッ公。 第２図 第３図 第 ４ 図 １３ １１２！ ｄ １４第５図
Claims (2)
- （１）（１００）面又は（１１０）面の第１のシリコン
単結晶層にｎチャンネル又はｐチャンネルの第１のＭＯ
Ｓトランジスタを形成し、前記第１のシリコン単結晶層
上に絶縁物を介してビームアニール法を用いて（１１０
）面又は（１００）面の第２のシリコン単結晶層を形成
し、前記第２のシリコン単結晶層にはｐチャンネル又は
ｎチャンネルの第２のＭＯＳトランジスタを形成し、前
記第１と第２のＭＯＳトランジスタを層間配線にて接続
してＣＭＯＳ回路を形成することを特徴とする積層型半
導体装置の製造方法。 - （２）第１のシリコン単結晶層がシリコン基板よりなる
ことを特徴とする特許請求の範囲第１項に記載の積層型
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091701A JPH01264254A (ja) | 1988-04-15 | 1988-04-15 | 積層型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091701A JPH01264254A (ja) | 1988-04-15 | 1988-04-15 | 積層型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01264254A true JPH01264254A (ja) | 1989-10-20 |
Family
ID=14033823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63091701A Pending JPH01264254A (ja) | 1988-04-15 | 1988-04-15 | 積層型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01264254A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541431A (en) * | 1991-01-09 | 1996-07-30 | Fujitsu Limited | Semiconductor device having transistor pair |
| KR100305402B1 (ko) * | 1998-12-30 | 2001-11-02 | 박종섭 | 반도체소자의 제조방법 |
| US6501178B1 (en) * | 1996-08-27 | 2002-12-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6615668B2 (en) | 2000-10-27 | 2003-09-09 | Denso Corporation | Semiconductor pressure sensor having signal processor circuit |
| US6657259B2 (en) | 2001-12-04 | 2003-12-02 | International Business Machines Corporation | Multiple-plane FinFET CMOS |
| WO2004061972A1 (en) | 2002-12-19 | 2004-07-22 | International Business Machines Corporation | Dense dual-plane devices |
| CN1320659C (zh) * | 2003-04-04 | 2007-06-06 | 台湾积体电路制造股份有限公司 | 具有多方位的绝缘层上覆硅芯片及其制作方法 |
| US8405090B2 (en) * | 1998-09-04 | 2013-03-26 | Semiconductor Energy Labortory Co., Ltd. | Method of fabricating a semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154549A (ja) * | 1984-01-24 | 1985-08-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61139056A (ja) * | 1984-12-12 | 1986-06-26 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-04-15 JP JP63091701A patent/JPH01264254A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154549A (ja) * | 1984-01-24 | 1985-08-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61139056A (ja) * | 1984-12-12 | 1986-06-26 | Hitachi Ltd | 半導体装置 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541431A (en) * | 1991-01-09 | 1996-07-30 | Fujitsu Limited | Semiconductor device having transistor pair |
| US6501178B1 (en) * | 1996-08-27 | 2002-12-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US8405090B2 (en) * | 1998-09-04 | 2013-03-26 | Semiconductor Energy Labortory Co., Ltd. | Method of fabricating a semiconductor device |
| US9070604B2 (en) | 1998-09-04 | 2015-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| KR100305402B1 (ko) * | 1998-12-30 | 2001-11-02 | 박종섭 | 반도체소자의 제조방법 |
| US6615668B2 (en) | 2000-10-27 | 2003-09-09 | Denso Corporation | Semiconductor pressure sensor having signal processor circuit |
| US6657259B2 (en) | 2001-12-04 | 2003-12-02 | International Business Machines Corporation | Multiple-plane FinFET CMOS |
| US6815277B2 (en) | 2001-12-04 | 2004-11-09 | International Business Machines Corporation | Method for fabricating multiple-plane FinFET CMOS |
| WO2004061972A1 (en) | 2002-12-19 | 2004-07-22 | International Business Machines Corporation | Dense dual-plane devices |
| US6794718B2 (en) * | 2002-12-19 | 2004-09-21 | International Business Machines Corporation | High mobility crystalline planes in double-gate CMOS technology |
| CN1320659C (zh) * | 2003-04-04 | 2007-06-06 | 台湾积体电路制造股份有限公司 | 具有多方位的绝缘层上覆硅芯片及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101186291B1 (ko) | 게르마늄 온 인슐레이터 구조 및 이를 이용한 반도체 소자 | |
| JPH01162376A (ja) | 半導体装置の製造方法 | |
| JPH0656882B2 (ja) | スタックドｍｏｓデバイスの製造方法 | |
| JPH01264254A (ja) | 積層型半導体装置の製造方法 | |
| JPH0438141B2 (ja) | ||
| JPS60113455A (ja) | 半導体集積回路装置 | |
| JPH0325949B2 (ja) | ||
| JPH03270066A (ja) | 半導体装置及びその製造方法 | |
| JPS63192266A (ja) | Ｃｍｏｓ集積回路及びその製造方法 | |
| JPS59155951A (ja) | 半導体装置の製造方法 | |
| JPH0430746B2 (ja) | ||
| JPS61139056A (ja) | 半導体装置 | |
| JPH0236056B2 (ja) | Handotaisochinoseizohoho | |
| JPS6242391B2 (ja) | ||
| JPS60144950A (ja) | 半導体装置の製造方法 | |
| JPS6238864B2 (ja) | ||
| JPH04233758A (ja) | 半導体装置とその製造方法 | |
| JPS6247151A (ja) | 相互接続部を基板に形成する方法 | |
| JPS6229910B2 (ja) | ||
| JP2603623B2 (ja) | 三次元半導体集積回路の製造方法 | |
| JPS61188978A (ja) | 半導体装置 | |
| JPS59220972A (ja) | Ｍｏｓ形半導体装置およびその製造方法 | |
| JPS6054470A (ja) | 半導体装置の製造方法 | |
| JPS61154156A (ja) | 半導体集積回路 | |
| JPS60152066A (ja) | 電界効果型トランジスタ |