JPH01264254A - 積層型半導体装置の製造方法 - Google Patents

積層型半導体装置の製造方法

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JPH01264254A
JPH01264254A JP63091701A JP9170188A JPH01264254A JP H01264254 A JPH01264254 A JP H01264254A JP 63091701 A JP63091701 A JP 63091701A JP 9170188 A JP9170188 A JP 9170188A JP H01264254 A JPH01264254 A JP H01264254A
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JP
Japan
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crystal layer
plane
silicon single
single crystal
channel
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JP63091701A
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English (en)
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Yutaka Ito
豊 伊藤
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National Institute of Advanced Industrial Science and Technology AIST
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Agency of Industrial Science and Technology
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は積層型半導体装置の製造方法に関するものであ
る。
従来の技術 従来、シリコンを用いた三次元集積回路等の積層型半導
体装置における0MO8を構成には次のものがある。一
つばは各半導体層にそれぞれnチャネルおよびpチャネ
ルMO8トランジスタを形成し、層内で0MO8を構成
する方法がある、他には、下層半導体層にnチャネルM
OS )ランジメタ1.上層半導体層にpチャネルMO
5トランジスぞを形成し、nチャネルMOSトランジス
タとpチャネルMO3トランジスタを層間配線で接続し
、0MO8を構成する方法がある。この場合pチャネル
MO3トランジスタは(110)シリコン単結晶層に形
成し、nチャネルMOS I−ランジスタを(100)
シリコン単結晶層に形成するといった結晶面方位の区別
は何ら考えられていない。
また、積層型ではないが、結晶面方位を考慮したものと
して、第7図に示すように、(100)面シリコン基板
71を用いて基板の水平面71ムすなわち(100)面
にnMOS トランジスタフ3を、また基板に垂直な面
71B特に(110)面にpros トランジスタフ4
を形成し、0MO3を構成する構造がある。72は絶縁
物、75゜76はゲート電極である。
発明が解決しようとする課題 三次元回路素子等の積層型半導体装置における0MO3
の構成で、各シリコン単結晶層にそれぞれnチャネル、
nチャネルMOSトランジスタフ方を形成する場合も、
別々のシリコン単結晶層にnチャネルのみpチャネルの
みのl1OSトランジスタをそれぞれ形成する場合も、
(100)面シリコン単結晶層にMOS トランジスタ
を形成した場合を考える。第6図に示すように(100
)面シリコン単結晶層においては、正孔の電界効果移動
度は他の面方位に比べ最も小さく、したがってnチャネ
ルMOSトランジスタにおける電界効果移動度も他の面
方位に比べ最も小さくなり、”チャネル、nチャネルM
OSトランジスタの両方を(100)面シリコン単結晶
層に形成して構成した0MO3では、nチャネルMOS
トランジスタの能力が低く、0M05回路の動作速度は
充分とは言えない。
また、(100)面シリコン基板71f、用い、基板7
1に水平な(100)面にnMOS1基板71に垂直な
面で正孔の電界効果移動度の大きい(110)面にpr
osを形成し、回路の動作速度を向上させるという第7
図の構造では、基板に垂直な面にMOSトランジスタの
ゲート電極等を形成することは、通常の写真食刻法では
不可能であシ非常に困難をともなう。しかも、この構造
の形成はシリコン基板においてのみ可能であり、三次元
回路素子等の積層型半導体装置に応用することができな
い。
本発明はかかる点を鑑みて、ビームアニール法という比
較的容易な工程を用いてnチャネルおよびnチャネルM
OSトランジスタを形成するシリコン単結晶層の面方位
を区別して、前述した問題を克服する方法を提供するも
のである。
課題を解決するための手段 本発明は、(100)面又は(11,o)面の第1のシ
リコン単結晶層にnチャネル又はpチャネルの第1のM
OSトランジスタを形成し、前記第1のシリコン単結晶
層上に絶縁物を介してビームアニール法を用いて(11
0)面又は(1oo)面の第2のシリコン単結晶層を形
成し、前記第2のシリコン単結晶層にはpチャンネル又
はnチャンネルの第2のMOSトランジスタを形成し、
前記第1と第2のMOSトランジスタを層間配線にて接
続して0M03回路を形成するもので、第1のシリコン
単結晶層としてシリコン基板を用いることもできる。な
お、ビームアニール法に加えて多結晶シード法を用いて
第2の単結晶層の面方位制御を容易に行うことができる
作用 本発明は前記した方法によシ、電子に対して高い電界効
果移動度を示す(100)面シリコン単結晶層にnチャ
ネルMOS トランジスタを形成し、正孔に対して高い
電界効果移動度を示す(110)面シリコン単結晶層に
nチャネルMOSトランジスタを形成し、かつ単結晶層
が絶縁物を介して積層されており、平坦な構造にて高速
動作の0MO3を容易に形成することが可能となる。
実施例 第1図は本発明の一実施例にて形成された半導体装置を
示すもので、(100)面シリコン単結晶基板1にnチ
ャネルMOS トランジスタ2を形成し、5i02等の
絶縁物10をはさんで(110)面シリコン単結晶層3
(この場合島状に分離されている)を形成した後、(1
10)面シリコン単結晶層3にnチャネルMOS トラ
ンジスタ4を形成し、これとnチャネルMOS トラン
ジスタ2とを眉間配線7により接続し、CMOSインバ
ーターを形成したものである。逆に(110)面シリコ
ン単結晶基板を用いこれにnチャネルMOSトランジス
タを形成し、絶縁物をはさんで(100)面シリコン単
結晶層を形成した後、この単結晶層にnチャネルMOS
 トランジスタを形成しcMosインバータを形成して
も良い。6は1層目配線、5ムは1層目ゲート配線、e
は2層目配線、6ム。
6人はゲート配線、8は1層目多結晶ゲート、9は2層
目多結晶ゲート、11.12はゲート絶縁膜、13.1
4はn型ソース、ドレイン領域、15.16はp型ソー
ス、ドレイン領域である。
絶縁物1o上に(110)面あるいは(1oo)面シリ
コン単結晶層を得る方法には、たとえば部分的に溝状の
ヒートシンクを設け、エネルギービームによって多結晶
シリコンを再結晶化し面方位の制御された単結晶シリコ
ン膜と得る多結晶シード法を用いることができる。
(以下余白) この表に示すように減圧CVD法や常圧CVD法で形成
した多結晶シリコン膜は強い面方位異方性を待つ。例え
ば減圧CVD法で620’Cで形成した多結晶シリコン
膜は(110)面、700°Cで形成した多結晶シリコ
ン膜は(1oo)面の強い面方位異方性を持つ。
単結晶層30作成方法を第2図とともに述べる。
絶縁物1o上に減圧cvn法で620℃あるいは700
’Cで形成した多結晶シリコン30を写真食刻法等で島
状に加工し、また一部に溝状のヒートシンク部20を形
成する。このあと、矢印21の方向にレーザ等のエネル
ギービームLを、多結晶シリコン島30のヒートシンク
部20以外の所に対して最適条件となるように走査し、
島30を再結晶化する。この方法により、ヒートシンク
部2゜の多結晶シリコンでは、基板に対して熱が逃げや
すく温度が若干低くなることにより未溶融部が残シ、こ
の未溶融部を核として結晶成長し、単結晶化された島状
シリコン3の面方位は、もとの多結晶シリコン膜の面方
位を反映したものになる。すなわち減圧CVD法により
620’Cで多結晶シリコン膜を形成した場合、形成さ
れる再結晶化単結晶層3は(110)面シリコン単結晶
層となシ、7oo℃で多結晶シリコン膜を形成した場合
には(100)面シリコン単結晶層が得られる。
以上のような手法を持って絶縁物をはさんで半導体層を
何層積層しても(100)面あるいは(110)面シリ
コン単結晶層を得ることができる。得られた( 100
 )面シリコン単結晶層にnチャネルMO3トランジス
タを形成し、(110)面シリコン単結晶層にpチャネ
ルMO8トランジスタを形成し、前記nチャネルMO8
トランジスタと前記pチャネルMO3トランジスタを層
間配線によって接続し、0MO3を構成することにょシ
高速動作のCMOS回路が形成できる。なお、基板1は
半導体シリコン層であってもよいとともに、積層は2層
以上であってもよい。
次に1層目トランジスタと2層目トランジスタを結ぶ層
間配線の形成方法を述べる。
第3図は、(100)面シリコン単結晶基板1にnチャ
ネルMO8トランジスタ2を形成したのち絶縁物1oを
堆積し、(110)面シリコン単結晶層3を、たとえば
第2図に示す方法すなわち多結晶シード法とビームアニ
ール法等で形成し、しかるのち(110)面シリコン単
結晶層3にpチャネルMO8トランジスタ4のソース、
ドレイン16.16、ゲート絶縁膜12、ゲート電極9
までを形成した図である。この後、絶縁物10ムを堆積
し、写真食刻法で層間配線T用の穴31を絶縁物10.
10人にあけ、選択的cvn法でW等の眉間配線材料を
穴31に埋め込み成長させたのが第4図である。その後
、pチャネルトランジスタ4の上部にコンタクト用の穴
14を写真食刻法であけて2層目配線材料を堆積し写真
食刻法で2層目配線6を形成したのが第6図である。以
上述べたような方法で、1層目配線6と2層目配線6が
、層間配線7によって接続される。
発明の効果 本発明における積層型半導体装置の製造方法は以上のよ
うなものであシ、ビームアニール法を用いることによシ
容易に(100)面、または(110)面シリコン単結
晶層を形成し、以後は通常のMOS トランジスタ形成
プロセスで(100)面シリコン単結晶層にnチャネル
MO3トランジスタを、(110)面シリコン単結晶層
にはpチャネルMO8トランジスタを形成し、前記nチ
ャネルMO8トランジスタと前記pチャネルMOSトラ
ンジスタの組み合わせることによシ、従来のような同一
面方位シリコン単結晶層にnチャネルおよびpチャネル
MO8トランジスタを形成する場合に比べて高速なCM
OS回路が実現できる。
また、多層積層化しても同様の方法で高速な0M03回
路が実現できる。したがって本発明は、特に多層積層化
半導体装置におけるCMO3回路形成に犬きく寄与する
ものである。
【図面の簡単な説明】
第1図は本発明の一実施例の方法で形成したCMO8構
造半導体装置の断面図、第2図は溝状ヒートシンク構造
多結晶シード法を説明す・る斜視図、第3〜第5図は眉
間配線の形成工程断面図、第6図はシリコンにおける電
子および正孔の電界効果移動度の面方位依存性を示す図
、第7図は従来のCMO3構造半導体装置の断面図であ
る。 1・・・・・・(100)面シリコン単結晶基板、2・
・・・・・nチャンネルMO8トランジスタ、3・・・
・・・(110)面シリコン単結晶層、4・川・・pチ
ャンネルMO3トランジスタ、7・・・・・・層間配線
、10・・・・・・絶縁物。 特許出願人 工業技術院長 飯塚幸三 第 1 図   、+、、オrkMO3h5ッ公。 第2図 第3図 第 4 図 13   112!    d   14第5図

Claims (2)

    【特許請求の範囲】
  1. (1)(100)面又は(110)面の第1のシリコン
    単結晶層にnチャンネル又はpチャンネルの第1のMO
    Sトランジスタを形成し、前記第1のシリコン単結晶層
    上に絶縁物を介してビームアニール法を用いて(110
    )面又は(100)面の第2のシリコン単結晶層を形成
    し、前記第2のシリコン単結晶層にはpチャンネル又は
    nチャンネルの第2のMOSトランジスタを形成し、前
    記第1と第2のMOSトランジスタを層間配線にて接続
    してCMOS回路を形成することを特徴とする積層型半
    導体装置の製造方法。
  2. (2)第1のシリコン単結晶層がシリコン基板よりなる
    ことを特徴とする特許請求の範囲第1項に記載の積層型
    半導体装置の製造方法。
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