JP2603623B2

JP2603623B2 - 三次元半導体集積回路の製造方法

Info

Publication number: JP2603623B2
Application number: JP61272249A
Authority: JP
Inventors: 光雄松浪; 正義木場
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1986-11-14
Filing date: 1986-11-14
Publication date: 1997-04-23
Anticipated expiration: 2012-04-23
Also published as: JPS63126261A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、回路素子が形成される半導体単結晶層を多
層構造とした三次元半導体集積回路の製造方法に関する
ものである。

〔従来の技術〕

近年、二次元半導体集積回路の高密度化が限界に達し
つつあることから、三次元半導体集積回路の開発が盛ん
になっている。三次元半導体集積回路は、二次元半導体
集積回路に比べ、回路素子をさらに高密度に集積するこ
とができるだけでなく、情報の並列処理が容易となり、
処理速度がより高速化され、しかも、さらに多機能化を
図ることができるという利点を有している。

このような三次元半導体集積回路の従来の一般的な製
造方法を説明する。例えばシリコン半導体を用いる場
合、まず所定の回路素子及び電極が形成されたシリコン
ウエハの上面を絶縁層で被覆し、その上に低温気相成長
法等により多結晶シリコンを成長させる。次に、この多
結晶シリコンをレーザ又は電子ビーム等を用いて部分的
に溶融再結晶化させ、この結晶化した部分に上層の回路
素子を形成する。そして、その回路素子に電極等を形成
した後、上面を再び絶縁層で被覆し、必要な層数だけこ
の操作を繰り返すことにより三次元半導体集積回路が製
造される。

ところが、このような従来の三次元半導体集積回路の
製造方法では、多結晶シリコン等にレーザ又は電子ビー
ム等の小さなスポットを照射して溶融再結晶を行わせる
ので、次のような問題点が生じていた。

溶融再結晶が急激に行われるために、結晶性が悪く
結晶方位等が一定にならない。このため、素子の特性に
バラツキが多くなるので、回路設計が容易でなくなり、
また、歩留まりを低下させる原因にもなる。

厚い層を単結晶化することは容易でないので、通常
単結晶領域の界面を利用してMOS・FET等の素子を形成し
ており、バルクが十分に利用できずバイポーラトランジ
スタ等の形成が困難である。

全面を均一な単結晶領域とすることは容易でなく、
結晶粒界等が生じるため、素子の高密度化が困難であ
る。

所定箇所にレーザ又は電子ビーム等を順次照射して
溶融再結晶化させるので、多数のウエハを一括して処理
することができず、生産性が悪くなりコストダウンの障
害となる。

そこで、例えば特開昭61−127157号公報には、第１半
導体基板と第２半導体基板の２枚の基板を絶縁物で貼り
合わせた複合基板を使用し、その各々に半導体素子を形
成することにより、集積度を上げた半導体装置が開示さ
れている。

〔発明が解決しようとする問題点〕

ところが、上記特開昭61−127157号公報においては、
温度負荷をできるだけかけないように半導体装置を作製
しようとする観点が欠落している。つまり、第１半導体
基板と第２半導体基板との接着工程において、各基板の
ミラー面を熱酸化した上に、1100℃のO₂雰囲気中で数10
分アニールする方法が開示されている。また、引出し導
電路を囲む絶縁物層の形成にも酸化処理（おそらく熱酸
化と考えられる）が用いられている。

これによって、例えば、第１半導体基板に不純物を選
択拡散させた拡散層を形成した場合、接着工程における
加熱によって不純物が再分布したり、バルク中あるいは
界面で欠陥あるいは剥離が発生するという問題が生ず
る。

また、開示の範囲としても、基板間分離層の形成材料
は絶縁物に限定されていると共に、各基板に絶縁分離さ
れた回路素子領域を形成し、下層の回路素子領域から引
出し線を導出する構成にとどまっているため、上記公報
の開示内容に基づいて、複雑な三次元の配線パターンを
有し、高集積化された半導体装置を歩留りよく製造する
技術的知見を得ることは困難である。

そこで、本発明は半導体単結晶層同士を接合する際の
加熱温度をできるだけ低くすることのできる製造方法を
提供することによって加熱接合に伴う不具合のない三次
元半導体集積回路を製造することを目的とする。

〔問題点を解決するための手段〕

上述の目的を達成するため、本発明の三次元半導体集
積回路の製造方法は、下層半導体単結晶層に回路素子お
よび第１配線パターンを形成する工程と、この下層半導
体単結晶層の上面および上層半導体単結晶層の下面のそ
れぞれに、金属材料からなる接着層を絶縁層を介して形
成する工程と、上記接着層同士を圧接しながら上記金属
材料の融点の40〜50％の温度範囲にある接着開始温度以
上で加熱することにより、上記下層半導体単結晶層の上
層に上層半導体単結晶層を接着する工程と、この接着し
た上層半導体単結晶層に回路素子および第２配線パター
ンを形成する工程と、上記第１配線パターンおよび第２
配線パターン同士を接続する工程とを有することを特徴
とする。また、上記金属材料は、Pt、Ti、Cr、Ni、CrC
o、CrPt、MoSi、WSi、TiSiから選択された材料であるこ
とが好ましい。

〔作用〕

各層を構成する半導体単結晶層は、従来からのCZ法又
はFZ法によって形成される結晶性の良好なシリコンウエ
ハ等が用いられる。下層及び上層半導体単結晶層への回
路素子および配線パターンの形成は、従来と同様の方法
で行われる。下層半導体単結晶層は、通常、回路素子お
よび配線パターンを形成した面を絶縁層で被覆してから
上層半導体単結晶層を接着する。この場合、下層半導体
単結晶層に形成された配線パターンは、一旦絶縁層に埋
設されることになるが、後に上層半導体単結晶層からス
ルーホール等を開口することにより上層の配線パターン
と接続される。ただし、設計上不要な場合は、絶縁層で
被覆することなく上層半導体単結晶層を接着し、同時に
上層との接続を行うこともできる。

上層半導体単結晶層と下層半導体単結晶層との接着
は、両者の接着面に形成された金属材料同士を重ね合わ
せ、圧力をかけながら加熱することにより行うことがで
きる。圧力を加えることによって、金属材料の強固な接
着は、その金属材料の融点の40〜50％の温度範囲で開始
され、半導体集積回路にかかる温度負荷を極力小さくす
ることができる。

なお、通常、上層半導体単結晶層は、接着作業の際の
取り扱いのためにある程度の剛性を有するように厚く形
成されているので、接着後、平滑エッチング等により必
要な厚さまで上面が削られる。

上層半導体単結晶層に回路素子および配線パターンを
形成すると、今度は、これを下層半導体単結晶層とし
て、さらにその上層に新たな上層半導体単結晶層を接着
し、以上の工程を繰り返すことにより３層以上の三次元
半導体集積回路を構成することもできる。

〔実施例１〕本発明の一実施例を第１図乃至第９図に基づいて説明
すれば、以下の通りである。

本実施例は、第１層目である下層半導体単結晶層とし
てｐ型（100）ウエハからなる第１シリコン層１を用
い、第１層に対しては上層となり第３層に対しては下層
となる第２層目の半導体単結晶層としてｎ型（100）ウ
エハからなる第２シリコン層２を用い、第３層目の上層
半導体単結晶層としてｎ型（100）ウエハからなる第３
シリコン層３を用い、かつ、各半導体単結晶層を接着す
るための接着層としてSiO₂からなる接着用絶縁層４を用
い、結晶と絶縁膜との界面を用いたMOS・ICを製造した
場合を示す。

まず、第２図に示すように、第１シリコン層１の上面
所定箇所にｎチャンネルのMOS・FET5・５を設け、次に
所定パターンの電極膜11…を形成する。MOS・FET5は、
第１シリコン層１の上面を覆い所定箇所に窓を開口した
絶縁膜６と、第１シリコン層１内の表層におけるこの窓
の両端部に形成されそれぞれソース及びドレーンとなる
ｎ型の拡散層７・７と、絶縁膜６の窓全体を覆うように
形成されたゲート酸化膜８と、このゲート酸化膜８の中
央上面にのみ形成されたゲート多結晶シリコン膜９と、
これらの上面全体を覆った保護用絶縁膜10とで構成され
ている。絶縁膜６は、熱酸化法又は低温気相成長法等に
より形成されたSiO₂又はSiN等の膜であり、まず第１シ
リコン層１の上面全体に形成してからフォトエッチング
技術、選択エッチング技術等により拡散層７…形成箇所
に窓を開口する。拡散層７は、この絶縁膜６をマスクと
して第１シリコン層１内にｎ型不純物を選択拡散するこ
とにより形成される。この選択拡散の際の拡散条件は、
後の工程による熱処理等を考慮して所定の特性が得られ
るように定められる。ゲート酸化膜８は、一対の拡散層
７・７間の絶縁膜６を除去して広がった窓全体に低温気
相成長法等により形成された薄いSiO₂の膜である。ゲー
ト多結晶シリコン膜９は、低温気相成長法等により形成
された多結晶シリコン膜であり、フォトエッチング技
術、選択エッチング技術によりゲート酸化膜８上におけ
る拡散層７・７の上方以外の中央部分だけが残され、MO
S・FET5のゲート電極となる。保護用絶縁膜10は、低温
気相成長法等により形成されるSiO₂等の膜である。電極
膜11は、この保護用絶縁膜10及びゲート酸化膜８におけ
る各拡散層７形成箇所の中央上方に位置する部分にフォ
トエッチング技術、選択エッチング技術によりコンタク
ト孔を開口しておき、保護用絶縁膜10及びコンタクト孔
の上面全面を覆うようにスパッタ法、電子ビーム蒸着法
又は低圧CVD（Chemical Vapour Deposition）法等によ
り形成されたMo、Ｗ、WSi₂、MoSi₂又はTiSi等の高融点
材料からなる導電膜であり、フォトエッチング技術、選
択エッチング技術により所定パターンに形成され、MOS
・FET5のソース電極又はドレーン電極となる。電極膜11
を高融点材料で構成するのは、後の工程における熱処理
により溶融するのを防止するためである。

この後、電極膜11…を形成した第１シリコン層１の上
面全体に接着用絶縁層４を形成し、第２シリコン層２の
下面全面にも接着用絶縁層４を形成する。この接着用絶
縁層４は、低温気相成長法等により形成されたSiO₂膜で
あり、MOS・FET5・５を形成した第１シリコン層１の上
面全面及び第２シリコン層２の下面全面に形成される。
この接着用絶縁層４には、形成時に同時にP₂O₅及びB₂O₃
をドープする。ノンドープのSiO₂膜の融点は1700℃程度
であるが、P₂O₅が10％ドープされると融点は1000℃程度
となり、これに加えてB₂O₃等がドープされると融点はさ
らに低下する。したがって、接着用絶縁層４には、少な
くとも表面層が1000℃程度で溶解するようにP₂O₅及びB₂
O₃をドープしておく。

上記のように形成された第１シリコン層１と第２シリ
コン層２とを、第３図に示すように、互いの接着用絶縁
層４・４を重ね合わせて、所定の温度と圧力を加えるこ
とにより接着する。この際、接着用絶縁層４・４には圧
力が加わるので、SiO₂が溶解する1000℃より低い950℃
程度の温度で接着される。

このようにして第１シリコン層１と第２シリコン層２
とが接着すると、第４図に示すように、第２シリコン層
２の上面全面を平滑エッチングし、この平滑された第２
シリコン層２の所定位置にスルーホール12を形成する。
平滑エッチングを行う際には、第１シリコン層１の下面
全面に保護層を形成しておく。保護層は、平滑エッチン
グの際のエッチング液から第１シリコン層１を保護する
ためのものであり、電子ビーム蒸着法等により形成され
るCrAu若しくはTiAu等の金属２重膜又は低温気相成長法
等により形成されるSiO₂若しくはSiN等の絶縁膜からな
る。エッチング液は、ｐ型（100）面に対して優先エッ
チングを行うKOH又はNaOHを所定濃度にして使用し、所
定の温度で処理を行う。なお、この時、必要に応じてラ
ッピング又はポリシング等を行ってもよい。第１シリコ
ン層１の下面の保護層は、平滑エッチング終了後に除去
する。第１シリコン層１はこの平滑エッチングにより0.
5〜70μｍ程度の厚さとなるが、第５図に示すように、
第２シリコン層２の下面のスクライブラインに相当する
部分等に事前に所定の深さの溝をエッチングで形成し、
SiO₂等のエッチング停止膜13でこの溝内を被覆しておけ
ば、平滑エッチングの際にこのエッチング停止膜13が露
出したところでエッチングを停止することにより、所定
厚さまでの平滑エッチングを高い精度で行うことができ
る。スルーホール12は、第１シリコン層１に形成された
MOS・FET5・５の電極膜11…に、第２シリコン層２に形
成される回路素子を接続するための孔であり、フォトエ
ッチング技術、選択エッチング技術により形成される。

第１シリコン層１に接着された第２シリコン層２に
は、第６図に示すように、上記の第１シリコン層１の場
合と同様の工程でMOS・FET5・５を形成する。ただし、
この場合、第２シリコン層２はｎ型半導体であり拡散層
７・７にはｐ型不純物が拡散されるので、このMOS・FET
5はｐチャンネルとなる。

このように第２シリコン層２にMOS・FET5・５が形成
されると、第７図に示すように、スルーホール12・12内
にスルーホール埋込電極14・14を形成し、第１シリコン
層１に形成されたMOS・FET5・５の電極膜11・11を第２
シリコン層２の表面に引き出す。このスルーホール埋込
電極14は、まずフォトエッチング技術、選択エッチング
技術によりスルーホール12内の保護用絶縁膜10、絶縁膜
６及び接着用絶縁層４を除去して埋め込まれた電極膜11
・11を露出させ、選択成長によりＷ等の金属片を埋め込
むか、又は、Ｗ、Mo、MoSi₂、WSi₂若しくは多結晶シリ
コン等の導電膜を埋め込むことにより形成される。導電
膜の埋め込みは、電子ビーム蒸着法、スパッタ法又は低
圧CVD法等により第２シリコン層２の上面全面にＷ膜等
を形成した後に、フォトエッチング技術、選択エッチン
グ技術によりスルーホール12内以外のＷ膜等を除去する
ことにより形成される。

スルーホール埋込電極14が形成されると、第８図に示
すように、上記第１シリコン層１の場合と同様の工程
で、第２シリコン層２に形成されたMOS・FET5・５の電
極膜11…を所定パターンに形成し、その上面を接着用絶
縁層４で覆う。この際、図示しない第３シリコン層３の
下面全面にも同様に接着用絶縁層４を形成する。この第
２シリコン層２上面及び第３シリコン層３下面の接着用
絶縁層４も、P₂O₅及びB₂O₃がドープされるが、第１シリ
コン層１上面及び第２シリコン層２下面の接着用絶縁層
４の場合より融点が少し低くなるような割合にしてお
く。

第２シリコン層２の上面及び第３シリコン層３の下面
に接着用絶縁層４が形成されると、第９図に示すよう
に、まず上記と同様の工程で互いの接着用絶縁層４・４
を重ね合わせ所定の温度と圧力を加えることによりこの
第２シリコン層２と第３シリコン層３とを接着し、次に
上記の第２シリコン層２の場合と同様の工程で、第３シ
リコン層３の上面全面を平滑エッチングして所定位置に
スルーホール12を形成するとともに、MOS・FET5・５を
形成する。この際、接着用絶縁層４・４は、第１シリコ
ン層１と第２シリコン層２との場合より低い900℃程度
の温度で接着を行うので、第１シリコン層１と第２シリ
コン層２との間の接着用絶縁層４が剥がれるような虞れ
はない。

以上のように第３シリコン層３にMOS・FET5・５が形
成されると、第１図に示すように、まずスルーホール12
・12内にスルーホール埋込電極14・14を形成し、次に上
記と同様の工程で、第３シリコン層３に形成されたMOS
・FET5・５の電極膜11・11を所定パターンに形成すると
ともに、その上面を接着用絶縁層４で覆うことにより、
三次元半導体集積回路を完成する。ただし、この第３シ
リコン層３上面の接着用絶縁層４は、それ以上シリコン
層を積み重ねないのでP₂O₅等のドープは不要である。

なお、本実施例では、第１シリコン層１としてｐ型
（100）ウエハを用い、第２シリコン層２としてｎ型（1
00）ウエハを用い、第３シリコン層３としてｎ型（10
0）ウエハを用いたが、このような半導体の型や結晶面
に限るものでないことは勿論である。また、本実施例で
はMOS・ICを製造する場合について説明したが、Ｃ−MOS
・IC等も同様に製造することができる。

〔実施例２〕本発明の他の実施例を第10図乃至第15図に基づいて説
明する。

本実施例は、第１層目である下層半導体単結晶層とし
てｎ型（100）ウエハからなる第１シリコン層21を用
い、第１層に対しては上層となり第３層に対しては下層
となる第２層目の半導体単結晶層としてｎ型（100）ウ
エハからなる第２シリコン層22を用い、第３層目の上層
半導体単結晶層としてｎ型（100）ウエハからなる第３
シリコン層23を用い、かつ、各シリコン層21、22、23を
接着するための接着層としてTi金属層24及びPt金属層25
を用いたものであり、各シリコン層21、22、23に能動素
子としてバイポーラ型のトランジスタ26…を形成するこ
とにより、各シリコン層21、22、23のバルクを利用して
素子の高速化を図っている。

まず、第10図に示すように、第１シリコン層21にトラ
ンジスタ26・26を形成し、次に、各トランジスタ26・26
の絶縁物分離を行い、電極絶縁層34を介して電極膜27を
所定パターンに形成後、この上面に重ねて絶縁層28、Ti
金属層24及びPt金属層25を形成する。トランジスタ26
は、深層部にn⁺埋込層31を有しコレクタ領域を構成する
第１シリコン層21の表層部にベース領域32及びエミッタ
領域33を形成したものである。n⁺埋込層31は、第１シリ
コン層21の下面全面から予めｎ型不純物を拡散しておく
ことにより形成される。ベース領域32は、第１シリコン
層21にｐ型不純物を選択拡散することにより形成され、
エミッタ領域33は、このベース領域32内にｎ型不純物を
選択拡散することにより形成される。この各トランジス
タ26の絶縁物分離は、まずn⁺埋込層31が形成された状態
の第１シリコン層21の下面から各トランジスタ26の形成
領域を除いて溝を形成し、次にこの第１シリコン層21の
下面全面をトランジスタ領域絶縁膜29で覆い、さらにこ
のトランジスタ領域絶縁膜29の下面側に多結晶シリコン
層30を形成し、最後に第１シリコン層21の上面をトラン
ジスタ領域絶縁膜29の一部も含めて多結晶シリコン層30
が露出するまでエッチング研磨等によって削り取ること
により行われる。このため、第１シリコン層21・21は、
多結晶シリコン層30の表層部に島状に分離して埋め込ま
れた状態となる。各トランジスタ26のベース領域32及び
エミッタ領域33は絶縁物分離の後に形成される。電極絶
縁膜34は、この各トランジスタ26・26が形成された第１
シリコン層21・21の上面及び多結晶シリコン層30の露出
した上面を覆うように形成され、所定箇所にコンタクト
孔を設けておく。電極膜27は、Mo、Ｗ、MoSi₂又はWSi₂
等の高融点材料を用いて、低圧CVD法、低温気相成長
法、スパッタ法又は電子ビーム蒸着法等により形成され
る。絶縁層28は、低温気相成長法等により形成されたSi
O₂等の膜である。Ti金属層24及びPt金属層25は、連続ス
パッタ法又は電子ビーム連続蒸着法により形成される。
Ti金属層24は、絶縁層28の酸化膜等に良く馴染み、Ti金
属層24とPt金属層25も真空槽内で連続的に形成されるの
で、これらの金属層24・25は多結晶シリコン層30に埋め
込まれた第１シリコン層21・21に強固に接着される。

第２シリコン層22には、第11図に示すように、下面全
面に同様の工程によりn⁺埋込層31、絶縁層28、Ti金属層
24及びPt金属層25を重ねて形成する。

そして、第12図に示すように、まず互いのPt金属層25
・25を重ね合わせて所定の温度と圧力を加えることによ
り、多結晶シリコン層30に埋め込まれた第１シリコン層
21・21とこの第２シリコン層22とを接着し、次に接着さ
れた第２シリコン層22の上面を平滑エッチングした後に
トランジスタ26・26を形成し、上面全体を電極絶縁膜34
で覆う。通常圧力を加えた金属層が強固に接着を開始す
るのは、その金属の融点の40％〜50％の温度範囲であ
る。そして、Ptの場合はこの接着開始温度が880℃程度
であることから、ここでは890℃まで加熱して圧力を加
える。この場合、TiとPtとは金属反応を起こしにくいの
で、Ti金属層24・24及び接着して一体化したPt金属層25
は安定した状態を保っている。平滑エッチングは、多結
晶シリコン層30の下面にCrAu若しくはTiAu等の金属又は
SiO₂等の絶縁物からなる保護膜を形成してから、KOH又
はNaOHをエッチング液として第２シリコン層22が所定の
厚さになるまで行い、必要に応じてラッピング又はポリ
シリングを行う。トランジスタ26は、上記第１シリコン
層21の場合と同様にして形成する。なお、このトランジ
スタ26形成の際の最も高い温度は、ベース領域32形成時
の1000℃程度であるが、Ti金属層24・24及び接着され一
体となったPt金属層25並びにこれらのTiPt合金の融点は
少なくとも1300℃程度となるので、接着が剥がれるよう
な虞れはない。

このようにして第２シリコン層22にトランジスタ26・
26が形成されると、第13図に示すように、この第２シリ
コン層22の各トランジスタ26・26領域間に絶縁分離層35
を形成して、各トランジスタ26・26を分離絶縁する。こ
の絶縁分離層35は、エッチバック法又はバイアススパッ
タ法等の平坦化技術により形成する。

そして、第14図に示すように、まず第２シリコン層22
にスルーホール36を設けスルーホール埋込電極37を埋め
込み、次に第２シリコン層22に形成されたトランジスタ
26・26の電極膜27を形成し、この上面に重ねて絶縁層2
8、Ti金属層24及びPt金属層25を形成する。スルーホー
ル36は、フォトエッチング技術、選択エッチング技術等
により形成される。このスルーホール36に埋め込むスル
ーホール埋込電極37は、第１シリコン層21に形成された
トランジスタ26・26の電極膜27を第２シリコン層22の上
面にまで引き出すための電極であり、Ｗ等を低圧CVD法
による選択成長させ、又は、スパッタ法、電子ビーム蒸
着法若しくは低圧CVD法等により全面に形成されたＷ、M
o、MoSi₂、WSi₂若しくはTiSi₂等の高融点金属膜のスル
ーホール36内以外の不要部分をフォトエッチング技術、
選択エッチング技術等により除去することより形成され
る。また、電極膜27形成の前に、前工程で形成された電
極絶縁膜34の所定箇所にコンタクト孔を設けておく。第
２シリコン層22上に所定パターンの電極膜27が形成され
ると、スルーホール埋込電極37を介して第１シリコン層
21に形成された電極膜27に接続されることになる。

最後に、第15図に示すように、まず第11図における第
２シリコン層22と同様に構成した第３シリコン層23を第
２シリコン層22に接着し、次にこの第３シリコン層23に
上記第２シリコン層22の場合と同様に各トランジスタ26
・26を形成し、さらに電極絶縁膜34を介して電極膜27を
所定パターンに形成して、上面全面を絶縁層28で覆うこ
とにより三次元半導体集積回路を完成する。この際、第
３シリコン層23に形成されたトランジスタ26の電極膜27
は、この第３シリコン層23に上記と同様に形成されたス
ルーホール36内のスルーホール埋込電極37を介して、第
２シリコン層22に形成されたトランジスタ26の電極膜27
に接続される。

なお、本実施例では、各シリコン層21・22・23の接着
のためにTi金属層24及びPt金属層25の多重膜を用いた
が、CrとPt若しくはTiとNi等の多重膜、MoSi、WSi、CrC
o若しくはCrPt等の単一合金膜又はCrとTiSi、TiとMoSi
若しくはTiとWSi等の単一金属膜と合金膜等の種々のも
のを用いることができる。また、本実施例では、トラン
ジスタ26を形成する場合だけを説明したが、その他、通
常のバイポーラICのようなダイオード等の能動素子又は
抵抗等の受動素子を同時に形成することもできる。さら
に、本実施例では、第１シリコン層21に形成する各トラ
ンジスタ26を絶縁分離法により分離したが、単結晶ウエ
ハ上で他の方法により分離する場合であっても同様に実
施可能である。

なお、実施例１及び実施例２においては、各層の電極
膜が上層又は下層間でのみ接続される場合を示したが、
さらに３層以上にわたる多層配線を施すこともできる。
また、実施例１及び実施例２においては、３層のシリコ
ン層を積み重ねて三次元半導体集積回路を形成したが、
２層だけの場合や同様の工程を繰り返して４層以上にす
ることも可能である。さらに、実施例１で接着用絶縁層
４を接着層としてMOS・ICを製造し、実施例２でTi金属
層24及びPt金属層25を接着層としてバイポーラ・ICを製
造したが、この素子と接着層の組み合わせは任意であり
実施例の場合に限定されるものではない。

以上のように、各層の半導体単結晶層の結晶化を別工
程で行うことは、以下のような長所をもたらす。

すなわち、各層の半導体単結晶層にシリコンウエハ等
の結晶性の良好なものを使用することができるので、形
成した回路素子の特性のバラツキが少なくなって、回路
設計が容易になり、歩留まりも向上する。また、十分な
厚さの単結晶を得ることができるので、バルクを利用す
るバイポーラトランジスタ等の形成も容易となる。さら
に、各層を均一な単結晶とすることができるので、結晶
粒界等がなくなり回路素子を高密度に形成することが可
能となる。

また、レーザ又は電子ビーム等を順次照射して溶融再
結晶化させるのではなく、従来からの方法で一括して別
工程により各層の半導体単結晶層の結晶化を行うことが
可能となり、上層半導体単結晶層の接着工程も多数を一
括して行うことができるので、生産性の向上を図ること
ができる。

〔発明の効果〕

以上のように、本発明の三次元半導体集積回路の製造
方法は、下層半導体単結晶層に回路素子および第１配線
パターンを形成する工程と、この下層半導体単結晶層の
上面および上層半導体単結晶層の下面のそれぞれに、金
属材料からなる接着層を絶縁層を介して形成する工程
と、上記接着層同士を圧接しながら上記金属材料の融点
の40〜50％の温度範囲にある接着開始温度以上で加熱す
ることにより、上記下層半導体単結晶層の上層に上層半
導体単結晶層を接着する工程と、この接着した上層半導
体単結晶層に回路素子および第２配線パターンを形成す
る工程と、上記第１配線パターンおよび第２配線パター
ン同士を接続する工程とを有することを特徴としてい
る。

これにより本発明は、半導体集積回路にかかる温度負
荷を極力小さくすることができるので、半導体単結晶層
に選択拡散させた不純物の再分布や、バルク中あるいは
界面における欠陥あるいは剥離の発生を防止し、三次元
半導体集積回路の特性を安定かつ向上させることができ
ると共に、複雑な三次元の配線パターンを有し、高集積
化された三次元半導体集積回路を歩留りよく製造するこ
とができるという効果を奏する。

【図面の簡単な説明】

第１図乃至第９図は本発明の一実施例を示すものであっ
て、第１図は三次元半導体集積回路の縦断面部分正面
図、第２図乃至第９図はそれぞれ三次元半導体集積回路
の製造過程を示す縦断面部分正面図、第10図乃至第15図
は本発明の他の実施例を示すものであり、第10図乃至第
14図はそれぞれ三次元半導体集積回路の製造過程を示す
縦断面部分正面図、第15図は三次元半導体集積回路の縦
断面部分正面図である。１・21は第１シリコン層（下層半導体単結晶層）、２・
22は第２シリコン層（上層半導体単結晶層及び下層半導
体単結晶層）、３・23は第３シリコン層（上層半導体単
結晶層）、４は接着用絶縁層（接着層）、５はMOS・FET
（回路素子）、11・27は電極膜（配線パターン）、24は
Ti金属層、25はPt金属層（接着層）、26はトランジスタ
（回路素子）である。

Claims

(57)【特許請求の範囲】

【請求項１】下層半導体単結晶層に回路素子および第１
配線パターンを形成する工程と、この下層半導体単結晶層の上面および上層半導体単結晶
層の下面のそれぞれに、金属材料からなる接着層を絶縁
層を介して形成する工程と、上記接着層同士を圧接しながら上記金属材料の融点の40
〜50％の温度範囲にある接着開始温度以上で加熱するこ
とにより、上記下層半導体単結晶層の上層に上層半導体
単結晶層を接着する工程と、この接着した上層半導体単結晶層に回路素子および第２
配線パターンを形成する工程と、上記第１配線パターンおよび第２配線パターン同士を接
続する工程とを有することを特徴とする三次元半導体集
積回路の製造方法。
【請求項２】上記金属材料は、Pt、Ti、Cr、Ni、CrCo、
CrPt、MoSi、WSi、TiSiから選択された材料であること
を特徴とする特許請求の範囲第１項記載の三次元半導体
集積回路の製造方法。