JPS61127157A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、複数の回路素子を含む半導体装置に関するも
ので、特に高耐圧複合素子及び大電流複合素子等に使用
される。

［発明の技術的背景１ 出力段のパワートランジスタとこのトランジスタの前置
制御回路等とを１つの半導体基板に集積した複合素子が
利用されている。　第３図は従来の電力用複合素子の構
成を示す断面図である。

表面にｎ形エピタキシ１フルＦＪ２２を成長さゼたｐ形
半導体基板２１がある。　エビ層２２は出力段領域と制
御回路部領域とに分けられる。　３０は出力段の縦形の
ＤｎＤパワートランジスタである。

３１はｐチレンネルＭＯＳトランジスタ、３２はバイポ
ーラｎｐｎ　トランジスタであって、制御回路部を構成
する素子の１代表例を示す。　高温度のｐ′＋拡散層２
３はパワートランジスタのｐ＋エミッタ領域２４及びｎ
ベース領域２５を取り囲み、出力段領域と制御回路部領
域とを分離する。　出力段のパワートランジスタは取り
扱う電流も大きく電圧もかなり高い。　従って大きな基
板面積を必要とし、チップの大きさも増加する。　チッ
プ面積の有効利用のためパワートランジスタは縦形構造
とすることが多い。　　ｐコレクタ領域２１及びｐ＋コ
レクタコンタクト領１１ｉ２６はこの基板の下部領域全
面にわたって形成され、底部には電気抵抗が小さく熱伝
導特性の良い金属からなるコレクタ電極２７が設けられ
る。　コレクタ電極はこの基板内の最低電位に固定され
使用されるのでｐ＋＋拡散層２３及びｐコレクタ領域２
１とこれらに隣接するｎ領域との接合は逆バイアスされ
空乏層が形成される。　この空乏層によってパワートラ
ンジスタと制御回路部とは分離される。　制御回路部は
バイポーラ若しくはＭＯＳトランジスタ、ダイオード等
の能動素子または抵抗、容量等の受動素子から構成され
、その素子数も複合素子の種類により差があるが一般に
数個ないし数十個である。　制御回路部は、電源、複合
素子及びそれに接続される負荷を効率良く且つ安全に稼
動させる制御、保護製能を持っている。　制御回路部は
このために必要な種々の情報を外部より入力し、識別処
理した模制御または保護等の信号をパワートランジスタ
等に帰還する。

［背景技術の問題点］ 集積回路では素子間分離のためにｐｎ接合分離方式が多
く用いられている。　このｐｎ接合分離方式では分離容
量のほかｐｎ接合に関連した寄生素子が形成されるが、
一般には取り扱う電圧電流が弱電領域で小さいので設計
で若干の配慮を加え奇生素子効果を無視できるようにし
ている。　電力用複合素子のようにパワー出力段に設け
られる素子の電圧が数十Ｖを越え電流も数十へになると
出力段から分離接合を介しイ制御回路部に誘起される電
圧、電流値或いは漏洩電流等の絶対値は増加づる。

使方制御回路部は入力される検出電圧、電流性の微小変
化を処理するので、寄生素子による雑音電圧、電流値は
できるだり小さいことが望ましい。

以上の理由により従来の接合分離方式では寄生素子効果
が大きく、無視できなくなり、これを軽減しようとする
と設計の自由度が大幅に制限される。

次に電力用複合素子では基板表面のパワートランジスタ
の占める面積は制御回路部のそれに比し圧倒的に大きい
。　また１ＩＩＩ御回路に要求される１幾能も複雑多岐
にわたる傾向にあって、回路の素子数も１００を越える
ものも出現している。　このためパワー素子を含めた集
積度の向上は無視できない問題である。

［発明の目的］ 本発明の目的は、前記問題点を解決し、寄生素子効果の
減少と複合素子の集積度を上げることのできる半導体装
置を提供することである。

［発明の概要］ 本発明は、（ａ　）第１半導体基板の面と第２半導体基
板の面とを絶縁物の基板量分ｌ！ｉｎを介して接合した
複合半導体基板と、（１））第１半導体基板に形成され
る少なくとも１つの半導体素子と、（ｃ）第２半導体基
板に形成される少なくとも１つの半導体素子と、（ｄ　
）第１半導体基板の外表面からその基板を貫いて基板量
分ｗｉ層に達する絶縁物からなる少なくとも１つの素子
間分離壁と、（ｅ）第１半導体基板の外表面からその基
板と基板間分離層とを貫通して第２半導体基板に達する
と共に第１半導体基板とは絶縁物層を介し絶縁される、
導電物質よりなる少なくとも１つの引出導電路とを具備
することを特徴とする半導体装置である。

本発明では奇生素子効果を減少Ｖるため、従来のｐｎ接
合分離の方法に代えて分離容量のはるかに小さい絶縁物
分離方法を採用する。　また第１半導体基板と第２半導
体基板の２枚の基板を絶縁物で貼り合わせた複合基板を
使用し、その各々に半導体素子を形成することにより、
集積度を上げると共に寄生素子効果を少なくする。　ま
た第１半尋休基板内に、素子間分離壁と基板間分離層に
囲まれる分離された素子領域を所望により形成できる。

パワートランジスタを出力段とする複合素子の望ましい
実施態様は、第２半導体基板にパワートランジスタを形
成し、複合基板の底面をコレクタ電極と、する縦形トラ
ンジスタとし、そのベース領域とエミッタ領域をそれぞ
れ引出導電路により複合基板の表面に導くことである。

　また基板間分離層の絶縁物と引出導電路の絶縁物層の
実施態様は、絶縁耐力、製造条件等からシリコン酸化膜
とすることが望ましい。

［発明の実施例１ 本発明の実施例について図面にもとづき以下説明する。

　第１図は本発明のパワートランジスタを出力段とする
大゛屑流複合素子の断面図である。

第１半導体ヰ板１と第２半導体基板２とはシリコン酸化
物の基板間分離層８を介して接合して複合半導体基板を
形成している。　第１半導体基板１に制御回路部が形成
される。　３１．３２はそれぞれｐチャネルＭＯ８及び
ｎｐｎ形のトランジスタで制御回路の構成素子の１例を
示す。　第２半導体基板２に縦形パワートランジスタ３
（ｎ＋エミッタ４．Ｅ）ベース５．ｎコレクタ６．０＋
コレクタコンタクト７）の各領域が形成され、そのｎ＋
エミッタ領域とｐベース領域は引出導電路１１によりそ
れぞれ複合基板表面に導かれる。　引出導電路１１はシ
リコン酸化膜９によって第１半導体基板１と絶縁される
不純物含有ポリシリコン１０とからなる。　１４は素子
間分離壁でシリコン酸化膜１３及び絶縁樹脂１２とより
なる。　第２図（ａ　＞ないしくｅ）は第１図の複合素
子の製造工程を示す。　同図（ａ）で、第２半導体基板
２にはあらかじめ公知の方法により形成された縦形トラ
ンジスタ３が存在する。　第１半導体基板１及び第２半
導体基板２のミラー面を熱酸化８する。

同図（ｂ　）において、酸化面を重ね１１００℃のＯ２
雰囲気中で数十分アニールすることにより２枚の基板を
はり合わせる。　酸化膜の基板間分離層８が形成される
。　次に第１半導体基板１の表面をラッピングして素子
形成領域を作る。　同図（ｃ）において、アルミをブロ
ック材として反応性イオンエツチング（以下ＲＩＥと略
称）装置を用いて引出導電路１１と素子間分離壁１４の
ための溝を形成する。　エツチング条件はＳ　Ｆ　ｑ　
８ｓｃｃＩＩｌ、１−１２５ｓｅｃｍ　、　ＲＦ　Ｐ　
ｏｗｅｒ４００　Ｗ　、圧力５．ＯＰ　ａとしてＡＩ　
／Ｓｉ選択比１５を得る。　この条件では約幅５μｍ、
深さ２０μｍの溝を形成できる。　子の後ブロック材の
残りを取り除きＲＩＥの損傷（ダメージ）処理を行う。

　同図（ｄ　）において、次に酸化を行い、１の基板表
面及び１１．１４の溝の側壁、底部を酸化膜９．１３で
おおう。　次に素子間分離壁１４の溝をふさぎ且つ引出
導電路１１の溝を開けたままになるようにホトエツチン
グプロセス（エツチングを除く）を行う。　このとき十
分粘度の低いネガレジスト１２を使用する。

同図（ｃ）にＪ′３いて、引出導′市路１１用の溝の底
部の酸化膜をＲＩＥにより取り除く。　側壁の酸化膜９
は残る。　次に例えばボロンあるいはリンをドープした
導電体のポリシリコンを低圧ＣＶＤによって引出導電路
１１の溝に埋め込む。　その侵基板面の平坦化を行う。

　引出導電路１１は基板表面に露出し、それぞれエミッ
タ領域４、ベース領域５の引出し電極となる。　また素
子間分離壁１４と基板間分離層８により完全に絶縁物で
分離された素子領域１５が得られる。　その後公知の方
法により半導体装置を完成する。

［発明の効果］ パワートランジスタや高耐圧トランジスタを含むＩＣで
は素子間分離が重要である。　従来のｐｎ接合分離では
奇生素子効果が高耐圧では特に問題になり複雑な回路を
構成することができなかった。

本発明では酸化物による分離方式とし、素子領域を酸化
膜Ｃ囲み完全に電気的に分［１したので股引の自由度が
大きくなった。　また本発明により大電流高耐圧複合素
子の集積度を大幅に上げることが可能である。

【図面の簡単な説明】

第１図は本発明の大電流複合素子の断面図、第２図（ａ
　）ないしくＣ）は本発明の複合素子の製造工程を示ず
断面図、第３図は従来の電力用複合素子の断面図である
。 １・・・第１半導体基板、　２・・・第２半導体基板、
３・・・パワートランジスタ、　４・・・エミッタｔｉ
ｌｔ、５・・・ベース領域、　８・・・基板間分離層〈
シリコン酸化膜）、　９・・・引出導電路の絶縁物層（
シリ」ン酸化膜）、　１０・・・引出導電路の導電物質
（不純物含有ポリシリコン）、　１１・・・引出力電路
、１４・・・素子間分離壁。 ’ＪＮ　　図 第２Ｗ

Claims (1)

1. 【特許請求の範囲】 １　（ａ）第１半導体基板の面と第２半導体基板の面と
   を絶縁物からなる基板間分離層を介して接合してなる複
   合半導体基板と、 （ｂ）第１半導体基板に形成される少なくとも１つの半
   導体素子と、 （ｃ）第２半導体基板に形成される少なくとも１つの半
   導体素子と、 （ｄ）第１半導体基板の外表面からその基板を貫いて基
   板間分離層に達する絶縁物からなる少なくとも１つの素
   子間分離壁と、 （ｅ）第１半導体基板の外表面からその基板と基板間分
   離層とを貫通して第２半導体基板に達すると共に第１半
   導体基板とは絶縁物層を介し絶縁される導電物質よりな
   る少なくとも１つの引出導電路と を具備することを特徴とする半導体装置。 ２　第２半導体基板に形成される半導体素子が１つのパ
   ワートランジスタであり、引出導電路が前記トランジス
   タのベース領域及びエミッタ領域のそれぞれに達する２
   つの引出導電路である特許請求の範囲第１項記載の半導
   体装置。 ３　基板間分離層の絶縁物と、引出導電路の絶縁物層と
   がいずれも酸化膜である特許請求の範囲第１項または第
   ２項記載の半導体装置。