JPS61127157A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61127157A JPS61127157A JP24822484A JP24822484A JPS61127157A JP S61127157 A JPS61127157 A JP S61127157A JP 24822484 A JP24822484 A JP 24822484A JP 24822484 A JP24822484 A JP 24822484A JP S61127157 A JPS61127157 A JP S61127157A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor substrate
- semiconductor
- inter
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 239000004020 conductor Substances 0.000 claims abstract description 5
- 230000000149 penetrating effect Effects 0.000 claims abstract description 5
- 238000002955 isolation Methods 0.000 claims description 24
- 239000002131 composite material Substances 0.000 claims description 22
- 239000012212 insulator Substances 0.000 claims description 11
- 238000000926 separation method Methods 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 11
- 230000010354 integration Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 3
- 239000011347 resin Substances 0.000 abstract description 2
- 229920005989 resin Polymers 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052682 stishovite Inorganic materials 0.000 abstract 3
- 229910052905 tridymite Inorganic materials 0.000 abstract 3
- 150000001875 compounds Chemical class 0.000 abstract 2
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 230000003071 parasitic effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000238557 Decapoda Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
本発明は、複数の回路素子を含む半導体装置に関するも
ので、特に高耐圧複合素子及び大電流複合素子等に使用
される。
ので、特に高耐圧複合素子及び大電流複合素子等に使用
される。
[発明の技術的背景1
出力段のパワートランジスタとこのトランジスタの前置
制御回路等とを1つの半導体基板に集積した複合素子が
利用されている。 第3図は従来の電力用複合素子の構
成を示す断面図である。
制御回路等とを1つの半導体基板に集積した複合素子が
利用されている。 第3図は従来の電力用複合素子の構
成を示す断面図である。
表面にn形エピタキシ1フルFJ22を成長さゼたp形
半導体基板21がある。 エビ層22は出力段領域と制
御回路部領域とに分けられる。 30は出力段の縦形の
DnDパワートランジスタである。
半導体基板21がある。 エビ層22は出力段領域と制
御回路部領域とに分けられる。 30は出力段の縦形の
DnDパワートランジスタである。
31はpチレンネルMOSトランジスタ、32はバイポ
ーラnpn トランジスタであって、制御回路部を構成
する素子の1代表例を示す。 高温度のp′+拡散層2
3はパワートランジスタのp+エミッタ領域24及びn
ベース領域25を取り囲み、出力段領域と制御回路部領
域とを分離する。 出力段のパワートランジスタは取り
扱う電流も大きく電圧もかなり高い。 従って大きな基
板面積を必要とし、チップの大きさも増加する。 チッ
プ面積の有効利用のためパワートランジスタは縦形構造
とすることが多い。 pコレクタ領域21及びp+コ
レクタコンタクト領11i26はこの基板の下部領域全
面にわたって形成され、底部には電気抵抗が小さく熱伝
導特性の良い金属からなるコレクタ電極27が設けられ
る。 コレクタ電極はこの基板内の最低電位に固定され
使用されるのでp++拡散層23及びpコレクタ領域2
1とこれらに隣接するn領域との接合は逆バイアスされ
空乏層が形成される。 この空乏層によってパワートラ
ンジスタと制御回路部とは分離される。 制御回路部は
バイポーラ若しくはMOSトランジスタ、ダイオード等
の能動素子または抵抗、容量等の受動素子から構成され
、その素子数も複合素子の種類により差があるが一般に
数個ないし数十個である。 制御回路部は、電源、複合
素子及びそれに接続される負荷を効率良く且つ安全に稼
動させる制御、保護製能を持っている。 制御回路部は
このために必要な種々の情報を外部より入力し、識別処
理した模制御または保護等の信号をパワートランジスタ
等に帰還する。
ーラnpn トランジスタであって、制御回路部を構成
する素子の1代表例を示す。 高温度のp′+拡散層2
3はパワートランジスタのp+エミッタ領域24及びn
ベース領域25を取り囲み、出力段領域と制御回路部領
域とを分離する。 出力段のパワートランジスタは取り
扱う電流も大きく電圧もかなり高い。 従って大きな基
板面積を必要とし、チップの大きさも増加する。 チッ
プ面積の有効利用のためパワートランジスタは縦形構造
とすることが多い。 pコレクタ領域21及びp+コ
レクタコンタクト領11i26はこの基板の下部領域全
面にわたって形成され、底部には電気抵抗が小さく熱伝
導特性の良い金属からなるコレクタ電極27が設けられ
る。 コレクタ電極はこの基板内の最低電位に固定され
使用されるのでp++拡散層23及びpコレクタ領域2
1とこれらに隣接するn領域との接合は逆バイアスされ
空乏層が形成される。 この空乏層によってパワートラ
ンジスタと制御回路部とは分離される。 制御回路部は
バイポーラ若しくはMOSトランジスタ、ダイオード等
の能動素子または抵抗、容量等の受動素子から構成され
、その素子数も複合素子の種類により差があるが一般に
数個ないし数十個である。 制御回路部は、電源、複合
素子及びそれに接続される負荷を効率良く且つ安全に稼
動させる制御、保護製能を持っている。 制御回路部は
このために必要な種々の情報を外部より入力し、識別処
理した模制御または保護等の信号をパワートランジスタ
等に帰還する。
[背景技術の問題点]
集積回路では素子間分離のためにpn接合分離方式が多
く用いられている。 このpn接合分離方式では分離容
量のほかpn接合に関連した寄生素子が形成されるが、
一般には取り扱う電圧電流が弱電領域で小さいので設計
で若干の配慮を加え奇生素子効果を無視できるようにし
ている。 電力用複合素子のようにパワー出力段に設け
られる素子の電圧が数十Vを越え電流も数十へになると
出力段から分離接合を介しイ制御回路部に誘起される電
圧、電流値或いは漏洩電流等の絶対値は増加づる。
く用いられている。 このpn接合分離方式では分離容
量のほかpn接合に関連した寄生素子が形成されるが、
一般には取り扱う電圧電流が弱電領域で小さいので設計
で若干の配慮を加え奇生素子効果を無視できるようにし
ている。 電力用複合素子のようにパワー出力段に設け
られる素子の電圧が数十Vを越え電流も数十へになると
出力段から分離接合を介しイ制御回路部に誘起される電
圧、電流値或いは漏洩電流等の絶対値は増加づる。
使方制御回路部は入力される検出電圧、電流性の微小変
化を処理するので、寄生素子による雑音電圧、電流値は
できるだり小さいことが望ましい。
化を処理するので、寄生素子による雑音電圧、電流値は
できるだり小さいことが望ましい。
以上の理由により従来の接合分離方式では寄生素子効果
が大きく、無視できなくなり、これを軽減しようとする
と設計の自由度が大幅に制限される。
が大きく、無視できなくなり、これを軽減しようとする
と設計の自由度が大幅に制限される。
次に電力用複合素子では基板表面のパワートランジスタ
の占める面積は制御回路部のそれに比し圧倒的に大きい
。 また1III御回路に要求される1幾能も複雑多岐
にわたる傾向にあって、回路の素子数も100を越える
ものも出現している。 このためパワー素子を含めた集
積度の向上は無視できない問題である。
の占める面積は制御回路部のそれに比し圧倒的に大きい
。 また1III御回路に要求される1幾能も複雑多岐
にわたる傾向にあって、回路の素子数も100を越える
ものも出現している。 このためパワー素子を含めた集
積度の向上は無視できない問題である。
[発明の目的]
本発明の目的は、前記問題点を解決し、寄生素子効果の
減少と複合素子の集積度を上げることのできる半導体装
置を提供することである。
減少と複合素子の集積度を上げることのできる半導体装
置を提供することである。
[発明の概要]
本発明は、(a )第1半導体基板の面と第2半導体基
板の面とを絶縁物の基板量分l!inを介して接合した
複合半導体基板と、(1))第1半導体基板に形成され
る少なくとも1つの半導体素子と、(c)第2半導体基
板に形成される少なくとも1つの半導体素子と、(d
)第1半導体基板の外表面からその基板を貫いて基板量
分wi層に達する絶縁物からなる少なくとも1つの素子
間分離壁と、(e)第1半導体基板の外表面からその基
板と基板間分離層とを貫通して第2半導体基板に達する
と共に第1半導体基板とは絶縁物層を介し絶縁される、
導電物質よりなる少なくとも1つの引出導電路とを具備
することを特徴とする半導体装置である。
板の面とを絶縁物の基板量分l!inを介して接合した
複合半導体基板と、(1))第1半導体基板に形成され
る少なくとも1つの半導体素子と、(c)第2半導体基
板に形成される少なくとも1つの半導体素子と、(d
)第1半導体基板の外表面からその基板を貫いて基板量
分wi層に達する絶縁物からなる少なくとも1つの素子
間分離壁と、(e)第1半導体基板の外表面からその基
板と基板間分離層とを貫通して第2半導体基板に達する
と共に第1半導体基板とは絶縁物層を介し絶縁される、
導電物質よりなる少なくとも1つの引出導電路とを具備
することを特徴とする半導体装置である。
本発明では奇生素子効果を減少Vるため、従来のpn接
合分離の方法に代えて分離容量のはるかに小さい絶縁物
分離方法を採用する。 また第1半導体基板と第2半導
体基板の2枚の基板を絶縁物で貼り合わせた複合基板を
使用し、その各々に半導体素子を形成することにより、
集積度を上げると共に寄生素子効果を少なくする。 ま
た第1半尋休基板内に、素子間分離壁と基板間分離層に
囲まれる分離された素子領域を所望により形成できる。
合分離の方法に代えて分離容量のはるかに小さい絶縁物
分離方法を採用する。 また第1半導体基板と第2半導
体基板の2枚の基板を絶縁物で貼り合わせた複合基板を
使用し、その各々に半導体素子を形成することにより、
集積度を上げると共に寄生素子効果を少なくする。 ま
た第1半尋休基板内に、素子間分離壁と基板間分離層に
囲まれる分離された素子領域を所望により形成できる。
パワートランジスタを出力段とする複合素子の望ましい
実施態様は、第2半導体基板にパワートランジスタを形
成し、複合基板の底面をコレクタ電極と、する縦形トラ
ンジスタとし、そのベース領域とエミッタ領域をそれぞ
れ引出導電路により複合基板の表面に導くことである。
実施態様は、第2半導体基板にパワートランジスタを形
成し、複合基板の底面をコレクタ電極と、する縦形トラ
ンジスタとし、そのベース領域とエミッタ領域をそれぞ
れ引出導電路により複合基板の表面に導くことである。
また基板間分離層の絶縁物と引出導電路の絶縁物層の
実施態様は、絶縁耐力、製造条件等からシリコン酸化膜
とすることが望ましい。
実施態様は、絶縁耐力、製造条件等からシリコン酸化膜
とすることが望ましい。
[発明の実施例1
本発明の実施例について図面にもとづき以下説明する。
第1図は本発明のパワートランジスタを出力段とする
大゛屑流複合素子の断面図である。
大゛屑流複合素子の断面図である。
第1半導体ヰ板1と第2半導体基板2とはシリコン酸化
物の基板間分離層8を介して接合して複合半導体基板を
形成している。 第1半導体基板1に制御回路部が形成
される。 31.32はそれぞれpチャネルMO8及び
npn形のトランジスタで制御回路の構成素子の1例を
示す。 第2半導体基板2に縦形パワートランジスタ3
(n+エミッタ4.E)ベース5.nコレクタ6.0+
コレクタコンタクト7)の各領域が形成され、そのn+
エミッタ領域とpベース領域は引出導電路11によりそ
れぞれ複合基板表面に導かれる。 引出導電路11はシ
リコン酸化膜9によって第1半導体基板1と絶縁される
不純物含有ポリシリコン10とからなる。 14は素子
間分離壁でシリコン酸化膜13及び絶縁樹脂12とより
なる。 第2図(a >ないしくe)は第1図の複合素
子の製造工程を示す。 同図(a)で、第2半導体基板
2にはあらかじめ公知の方法により形成された縦形トラ
ンジスタ3が存在する。 第1半導体基板1及び第2半
導体基板2のミラー面を熱酸化8する。
物の基板間分離層8を介して接合して複合半導体基板を
形成している。 第1半導体基板1に制御回路部が形成
される。 31.32はそれぞれpチャネルMO8及び
npn形のトランジスタで制御回路の構成素子の1例を
示す。 第2半導体基板2に縦形パワートランジスタ3
(n+エミッタ4.E)ベース5.nコレクタ6.0+
コレクタコンタクト7)の各領域が形成され、そのn+
エミッタ領域とpベース領域は引出導電路11によりそ
れぞれ複合基板表面に導かれる。 引出導電路11はシ
リコン酸化膜9によって第1半導体基板1と絶縁される
不純物含有ポリシリコン10とからなる。 14は素子
間分離壁でシリコン酸化膜13及び絶縁樹脂12とより
なる。 第2図(a >ないしくe)は第1図の複合素
子の製造工程を示す。 同図(a)で、第2半導体基板
2にはあらかじめ公知の方法により形成された縦形トラ
ンジスタ3が存在する。 第1半導体基板1及び第2半
導体基板2のミラー面を熱酸化8する。
同図(b )において、酸化面を重ね1100℃のO2
雰囲気中で数十分アニールすることにより2枚の基板を
はり合わせる。 酸化膜の基板間分離層8が形成される
。 次に第1半導体基板1の表面をラッピングして素子
形成領域を作る。 同図(c)において、アルミをブロ
ック材として反応性イオンエツチング(以下RIEと略
称)装置を用いて引出導電路11と素子間分離壁14の
ための溝を形成する。 エツチング条件はS F q
8sccIIl、1−125secm 、 RF P
ower400 W 、圧力5.OP aとしてAI
/Si選択比15を得る。 この条件では約幅5μm、
深さ20μmの溝を形成できる。 子の後ブロック材の
残りを取り除きRIEの損傷(ダメージ)処理を行う。
雰囲気中で数十分アニールすることにより2枚の基板を
はり合わせる。 酸化膜の基板間分離層8が形成される
。 次に第1半導体基板1の表面をラッピングして素子
形成領域を作る。 同図(c)において、アルミをブロ
ック材として反応性イオンエツチング(以下RIEと略
称)装置を用いて引出導電路11と素子間分離壁14の
ための溝を形成する。 エツチング条件はS F q
8sccIIl、1−125secm 、 RF P
ower400 W 、圧力5.OP aとしてAI
/Si選択比15を得る。 この条件では約幅5μm、
深さ20μmの溝を形成できる。 子の後ブロック材の
残りを取り除きRIEの損傷(ダメージ)処理を行う。
同図(d )において、次に酸化を行い、1の基板表
面及び11.14の溝の側壁、底部を酸化膜9.13で
おおう。 次に素子間分離壁14の溝をふさぎ且つ引出
導電路11の溝を開けたままになるようにホトエツチン
グプロセス(エツチングを除く)を行う。 このとき十
分粘度の低いネガレジスト12を使用する。
面及び11.14の溝の側壁、底部を酸化膜9.13で
おおう。 次に素子間分離壁14の溝をふさぎ且つ引出
導電路11の溝を開けたままになるようにホトエツチン
グプロセス(エツチングを除く)を行う。 このとき十
分粘度の低いネガレジスト12を使用する。
同図(c)にJ′3いて、引出導′市路11用の溝の底
部の酸化膜をRIEにより取り除く。 側壁の酸化膜9
は残る。 次に例えばボロンあるいはリンをドープした
導電体のポリシリコンを低圧CVDによって引出導電路
11の溝に埋め込む。 その侵基板面の平坦化を行う。
部の酸化膜をRIEにより取り除く。 側壁の酸化膜9
は残る。 次に例えばボロンあるいはリンをドープした
導電体のポリシリコンを低圧CVDによって引出導電路
11の溝に埋め込む。 その侵基板面の平坦化を行う。
引出導電路11は基板表面に露出し、それぞれエミッ
タ領域4、ベース領域5の引出し電極となる。 また素
子間分離壁14と基板間分離層8により完全に絶縁物で
分離された素子領域15が得られる。 その後公知の方
法により半導体装置を完成する。
タ領域4、ベース領域5の引出し電極となる。 また素
子間分離壁14と基板間分離層8により完全に絶縁物で
分離された素子領域15が得られる。 その後公知の方
法により半導体装置を完成する。
[発明の効果]
パワートランジスタや高耐圧トランジスタを含むICで
は素子間分離が重要である。 従来のpn接合分離では
奇生素子効果が高耐圧では特に問題になり複雑な回路を
構成することができなかった。
は素子間分離が重要である。 従来のpn接合分離では
奇生素子効果が高耐圧では特に問題になり複雑な回路を
構成することができなかった。
本発明では酸化物による分離方式とし、素子領域を酸化
膜C囲み完全に電気的に分[1したので股引の自由度が
大きくなった。 また本発明により大電流高耐圧複合素
子の集積度を大幅に上げることが可能である。
膜C囲み完全に電気的に分[1したので股引の自由度が
大きくなった。 また本発明により大電流高耐圧複合素
子の集積度を大幅に上げることが可能である。
第1図は本発明の大電流複合素子の断面図、第2図(a
)ないしくC)は本発明の複合素子の製造工程を示ず
断面図、第3図は従来の電力用複合素子の断面図である
。 1・・・第1半導体基板、 2・・・第2半導体基板、
3・・・パワートランジスタ、 4・・・エミッタti
lt、5・・・ベース領域、 8・・・基板間分離層〈
シリコン酸化膜)、 9・・・引出導電路の絶縁物層(
シリ」ン酸化膜)、 10・・・引出導電路の導電物質
(不純物含有ポリシリコン)、 11・・・引出力電路
、14・・・素子間分離壁。 ’JN 図 第2W
)ないしくC)は本発明の複合素子の製造工程を示ず
断面図、第3図は従来の電力用複合素子の断面図である
。 1・・・第1半導体基板、 2・・・第2半導体基板、
3・・・パワートランジスタ、 4・・・エミッタti
lt、5・・・ベース領域、 8・・・基板間分離層〈
シリコン酸化膜)、 9・・・引出導電路の絶縁物層(
シリ」ン酸化膜)、 10・・・引出導電路の導電物質
(不純物含有ポリシリコン)、 11・・・引出力電路
、14・・・素子間分離壁。 ’JN 図 第2W
Claims (1)
- 【特許請求の範囲】 1 (a)第1半導体基板の面と第2半導体基板の面と
を絶縁物からなる基板間分離層を介して接合してなる複
合半導体基板と、 (b)第1半導体基板に形成される少なくとも1つの半
導体素子と、 (c)第2半導体基板に形成される少なくとも1つの半
導体素子と、 (d)第1半導体基板の外表面からその基板を貫いて基
板間分離層に達する絶縁物からなる少なくとも1つの素
子間分離壁と、 (e)第1半導体基板の外表面からその基板と基板間分
離層とを貫通して第2半導体基板に達すると共に第1半
導体基板とは絶縁物層を介し絶縁される導電物質よりな
る少なくとも1つの引出導電路と を具備することを特徴とする半導体装置。 2 第2半導体基板に形成される半導体素子が1つのパ
ワートランジスタであり、引出導電路が前記トランジス
タのベース領域及びエミッタ領域のそれぞれに達する2
つの引出導電路である特許請求の範囲第1項記載の半導
体装置。 3 基板間分離層の絶縁物と、引出導電路の絶縁物層と
がいずれも酸化膜である特許請求の範囲第1項または第
2項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24822484A JPS61127157A (ja) | 1984-11-26 | 1984-11-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24822484A JPS61127157A (ja) | 1984-11-26 | 1984-11-26 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61127157A true JPS61127157A (ja) | 1986-06-14 |
Family
ID=17175020
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24822484A Pending JPS61127157A (ja) | 1984-11-26 | 1984-11-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61127157A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63126261A (ja) * | 1986-11-14 | 1988-05-30 | Sharp Corp | 三次元半導体集積回路の製造方法 |
JPH02281753A (ja) * | 1989-04-24 | 1990-11-19 | Takehide Shirato | 半導体装置 |
JPH03290948A (ja) * | 1989-12-20 | 1991-12-20 | Nec Corp | 半導体装置 |
-
1984
- 1984-11-26 JP JP24822484A patent/JPS61127157A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63126261A (ja) * | 1986-11-14 | 1988-05-30 | Sharp Corp | 三次元半導体集積回路の製造方法 |
JPH02281753A (ja) * | 1989-04-24 | 1990-11-19 | Takehide Shirato | 半導体装置 |
JPH03290948A (ja) * | 1989-12-20 | 1991-12-20 | Nec Corp | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4879584A (en) | Semiconductor device with isolation between MOSFET and control circuit | |
US5463238A (en) | CMOS structure with parasitic channel prevention | |
JPS6276645A (ja) | 複合半導体結晶体構造 | |
JPH06151859A (ja) | 半導体装置 | |
US5994740A (en) | Semiconductor device | |
JP3014012B2 (ja) | 半導体装置の製造方法 | |
JP3818673B2 (ja) | 半導体装置 | |
US4893164A (en) | Complementary semiconductor device having high switching speed and latchup-free capability | |
US4198649A (en) | Memory cell structure utilizing conductive buried regions | |
EP0117566B1 (en) | Semiconductor device having a coupling capacitor | |
JPS63157475A (ja) | 半導体装置及びその製造方法 | |
US4118728A (en) | Integrated circuit structures utilizing conductive buried regions | |
JPS61127157A (ja) | 半導体装置 | |
US6175135B1 (en) | Trench contact structure of silicon on insulator | |
JP3340177B2 (ja) | 電界効果型トランジスタ | |
US4692784A (en) | Dielectric insulation type semiconductor integrated circuit having low withstand voltage devices and high withstand voltage devices | |
JPH06151728A (ja) | 半導体集積回路装置 | |
JPH07263539A (ja) | 半導体集積回路装置及びその製造方法 | |
US4197143A (en) | Method of making a junction field-effect transistor utilizing a conductive buried region | |
JPS61278161A (ja) | 高耐圧半導体装置 | |
JP3438359B2 (ja) | 半導体装置 | |
KR100278424B1 (ko) | 높은 항복 전압을 지닌 얇은 능동층의 반도체 장치 | |
JPS61285764A (ja) | 高耐圧半導体装置 | |
JPH09162315A (ja) | 半導体装置 | |
JPH07254609A (ja) | 半導体装置 |