JP3014012B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に高耐圧素子を素子間分離する半導体複合基
板の製造方法に関する。
係わり、特に高耐圧素子を素子間分離する半導体複合基
板の製造方法に関する。
【０００２】
【従来の技術】従来、高耐圧の大電流パワー素子と制御
回路素子とをモノリシックに集積した複合半導体装置で
は、電流効率を向上させるため、パワー素子例えばパワ
ーＭＯＳＦＥＴでは、制御回路素子と同一表面上にソー
ス電極及びゲート電極を形成し、その基板の反対面（裏
面）にドレイン電極を形成している。したがってこのパ
ワー素子と制御回路素子とを電気的に分離する構造が必
要である。
回路素子とをモノリシックに集積した複合半導体装置で
は、電流効率を向上させるため、パワー素子例えばパワ
ーＭＯＳＦＥＴでは、制御回路素子と同一表面上にソー
ス電極及びゲート電極を形成し、その基板の反対面（裏
面）にドレイン電極を形成している。したがってこのパ
ワー素子と制御回路素子とを電気的に分離する構造が必
要である。
【０００３】この素子間分離技術としてはＰＮ接合によ
るものが一般的であり、Ｎ型半導体基板上にＰ型エピタ
キシャル層を形成し、その上にさらにＮ型エピタキシャ
ル層を形成し、このＮ型エピタキシャル層の表面からＮ
型エピタキシャル層を貫通してＰ型エピタキシャル層に
達するＰ型不純物層を拡散形成して制御回路素子領域を
これらＰ型層で取り囲み、形成されたＰＮ接合を逆バイ
アス電位とすることで、パワー素子と制御回路素子を電
気的に絶縁分離していた。
るものが一般的であり、Ｎ型半導体基板上にＰ型エピタ
キシャル層を形成し、その上にさらにＮ型エピタキシャ
ル層を形成し、このＮ型エピタキシャル層の表面からＮ
型エピタキシャル層を貫通してＰ型エピタキシャル層に
達するＰ型不純物層を拡散形成して制御回路素子領域を
これらＰ型層で取り囲み、形成されたＰＮ接合を逆バイ
アス電位とすることで、パワー素子と制御回路素子を電
気的に絶縁分離していた。
【０００４】またＳＯＩ基板を用いた絶縁分離法として
は図４に示すような技術が、ＩＥＥＥ ＰＥＳＣ ’８
８ ＲＥＣＯＲＤ Ｎｏ７ Ｃ−５ に発表されてい
る。この技術はまず図４（ａ）に示すように、第１のシ
リコン基板５９と第２のシリコン基板６０とを二酸化シ
リコン膜５５を介して接合し、第１のシリコン基板５９
に、側壁に二酸化シリコン膜５７を被着し多結晶シリコ
ン５８で充填した絶縁分離溝により囲まれ周囲に高不純
物濃度層５４を有する制御回路素子領域５２を形成した
後、その隣りの第１のシリコン基板の部分５３をエッチ
ング除去する。次に、図４（ｂ）に示すように、エッチ
ング除去された箇所にシリコンをエピタキシャル成長
し、このエピタキシャル成長層５６にパワーＭＯＳＦＥ
Ｔを形成しそのドレイン電極を第２のシリコン基板６０
の裏面に設けるものである。
は図４に示すような技術が、ＩＥＥＥ ＰＥＳＣ ’８
８ ＲＥＣＯＲＤ Ｎｏ７ Ｃ−５ に発表されてい
る。この技術はまず図４（ａ）に示すように、第１のシ
リコン基板５９と第２のシリコン基板６０とを二酸化シ
リコン膜５５を介して接合し、第１のシリコン基板５９
に、側壁に二酸化シリコン膜５７を被着し多結晶シリコ
ン５８で充填した絶縁分離溝により囲まれ周囲に高不純
物濃度層５４を有する制御回路素子領域５２を形成した
後、その隣りの第１のシリコン基板の部分５３をエッチ
ング除去する。次に、図４（ｂ）に示すように、エッチ
ング除去された箇所にシリコンをエピタキシャル成長
し、このエピタキシャル成長層５６にパワーＭＯＳＦＥ
Ｔを形成しそのドレイン電極を第２のシリコン基板６０
の裏面に設けるものである。
【０００５】
【発明が解決しようとする課題】シリコン基板表面から
裏面に電流経路を持つパワー素子と、制御回路素子とを
モノリシックに集積する場合、ＰＮ接合による素子間分
離では高耐圧化がきわめて困難である。また上記ＳＯＩ
基板を用いた従来の技術では、高耐圧化は可能である
が、制御回路素子領域を形成後、再度パワー素子領域を
エピタキシャル成長により形成するため、製造工程が複
雑になり、かつコストが上昇するという問題があった。
裏面に電流経路を持つパワー素子と、制御回路素子とを
モノリシックに集積する場合、ＰＮ接合による素子間分
離では高耐圧化がきわめて困難である。また上記ＳＯＩ
基板を用いた従来の技術では、高耐圧化は可能である
が、制御回路素子領域を形成後、再度パワー素子領域を
エピタキシャル成長により形成するため、製造工程が複
雑になり、かつコストが上昇するという問題があった。
【０００６】
【課題を解決するための手段】本発明の特徴は、一導電
型の第１の半導体基板の一主面の所定部分に溝部を形成
する工程と、一主面の所定部分以外の他の部分および溝
部の底面のうち溝部の底面のみに第１の半導体基板より
高不純物濃度の一導電型の不純物領域を形成する工程
と、溝部の底面の高不純物濃度の不純物領域上に、例え
ば第１の半導体基板を熱酸化して得られた熱酸化膜の第
１の絶縁膜を形成する工程と、第１の半導体基板の一主
面の所定部分以外の他の部分を研磨してこれにより得ら
れた第１の半導体基板の鏡面研磨面と第１の絶縁膜の表
面とを同一平坦面とする工程と、第１の半導体基板より
高不純物濃度の一導電型の第２の半導体基板の一主面を
第１の半導体基板の鏡面研磨面および第１の絶縁膜の表
面に圧着し、加熱処理をして半導体複合基板を形成する
工程と、第１の絶縁膜が被着する不純物領域を底に設け
た第１の半導体基板の所定部分と所定部分以外の第１の
半導体基板の他の部分とを分離溝を有して絶縁分離する
工程と、第１の半導体基板の他主面を研磨した後、所定
部分に制御回路素子を形成し、第２の半導体基板と直接
接続している第１の半導体基板の他の部分に第２の半導
体基板の他主面側に一部の電極を設けた縦型パワー素子
を形成する工程とを有する半導体装置の製造方法にあ
る。さらにこの絶縁分離する工程は、半導体複合基板の
第１の半導体基板の他主面側より第１の絶縁膜に達する
平面形状がリング状の分離溝を形成する工程と、リング
状の分離溝の側壁に、例えば第１の半導体基板を熱酸化
して得られた熱酸化膜の第２の絶縁膜を形成する工程と
を有し、これにより第１および第２の絶縁膜によって他
の部分から絶縁分離された素子形成領域としての所定部
分を島状に形成することが好ましい。さらに第１および
第２の半導体基板はシリコン基板であることができる。
また、溝部を形成する際に用いたマスク材を一主面上に
載置した状態で不純物領域を形成することが好ましい。
このマスク材は所定部分を選択的に露出した二酸化シリ
コン膜のパターンであることができる。
型の第１の半導体基板の一主面の所定部分に溝部を形成
する工程と、一主面の所定部分以外の他の部分および溝
部の底面のうち溝部の底面のみに第１の半導体基板より
高不純物濃度の一導電型の不純物領域を形成する工程
と、溝部の底面の高不純物濃度の不純物領域上に、例え
ば第１の半導体基板を熱酸化して得られた熱酸化膜の第
１の絶縁膜を形成する工程と、第１の半導体基板の一主
面の所定部分以外の他の部分を研磨してこれにより得ら
れた第１の半導体基板の鏡面研磨面と第１の絶縁膜の表
面とを同一平坦面とする工程と、第１の半導体基板より
高不純物濃度の一導電型の第２の半導体基板の一主面を
第１の半導体基板の鏡面研磨面および第１の絶縁膜の表
面に圧着し、加熱処理をして半導体複合基板を形成する
工程と、第１の絶縁膜が被着する不純物領域を底に設け
た第１の半導体基板の所定部分と所定部分以外の第１の
半導体基板の他の部分とを分離溝を有して絶縁分離する
工程と、第１の半導体基板の他主面を研磨した後、所定
部分に制御回路素子を形成し、第２の半導体基板と直接
接続している第１の半導体基板の他の部分に第２の半導
体基板の他主面側に一部の電極を設けた縦型パワー素子
を形成する工程とを有する半導体装置の製造方法にあ
る。さらにこの絶縁分離する工程は、半導体複合基板の
第１の半導体基板の他主面側より第１の絶縁膜に達する
平面形状がリング状の分離溝を形成する工程と、リング
状の分離溝の側壁に、例えば第１の半導体基板を熱酸化
して得られた熱酸化膜の第２の絶縁膜を形成する工程と
を有し、これにより第１および第２の絶縁膜によって他
の部分から絶縁分離された素子形成領域としての所定部
分を島状に形成することが好ましい。さらに第１および
第２の半導体基板はシリコン基板であることができる。
また、溝部を形成する際に用いたマスク材を一主面上に
載置した状態で不純物領域を形成することが好ましい。
このマスク材は所定部分を選択的に露出した二酸化シリ
コン膜のパターンであることができる。
【０００７】
【実施例】以下本発明について図面を参照して説明す
る。図１は本発明の一実施例の半導体装置の製造方法を
工程順に示した断面図である。
る。図１は本発明の一実施例の半導体装置の製造方法を
工程順に示した断面図である。
【０００８】まず図１（ａ）に示すように、Ｎ- 型の第
１のシリコン基板１の一主面１１にマスク材となる二酸
化シリコン膜２を形成しこの一主面の所定部分を選択的
に露出させ、二酸化シリコン膜２をマスクとして異方性
のリアクティブイオンエッチング（ＲＩＥ）法でエッチ
ングを行ない上記露出する所定部分に溝部３を形成す
る。そして溝部３の底面にＮ+ 型の埋込み層４を形成す
る。この埋込み層４は回路素子領域のバッファ層であ
る。
１のシリコン基板１の一主面１１にマスク材となる二酸
化シリコン膜２を形成しこの一主面の所定部分を選択的
に露出させ、二酸化シリコン膜２をマスクとして異方性
のリアクティブイオンエッチング（ＲＩＥ）法でエッチ
ングを行ない上記露出する所定部分に溝部３を形成す
る。そして溝部３の底面にＮ+ 型の埋込み層４を形成す
る。この埋込み層４は回路素子領域のバッファ層であ
る。
【０００９】次に図１（ｂ）に示すように、第１のシリ
コン基板１を熱酸化して溝部３の底面に二酸化シリコン
膜５を形成する。この二酸化シリコン膜５はＣＶＤ法に
よって形成することもできる。その後、第１のシリコン
基板１の一主面１１の溝部３が形成された所定部分以外
の他の部分を研磨してこれにより得られた鏡面研磨面１
２と溝部３の底面の二酸化シリコン膜５の表面とを同一
平坦面とする。
コン基板１を熱酸化して溝部３の底面に二酸化シリコン
膜５を形成する。この二酸化シリコン膜５はＣＶＤ法に
よって形成することもできる。その後、第１のシリコン
基板１の一主面１１の溝部３が形成された所定部分以外
の他の部分を研磨してこれにより得られた鏡面研磨面１
２と溝部３の底面の二酸化シリコン膜５の表面とを同一
平坦面とする。
【００１０】次に図１（ｃ）に示すように、第１のシリ
コン基板１より高不純物濃度のＮ+型の第２のシリコン
基板１０の一主面１３を第１のシリコン基板の鏡面研磨
面１２および二酸化シリコン膜５の表面に圧着し、加熱
処理をして第１のシリコン基板の鏡面研磨面１２と第２
のシリコン基板１０の一主面１３との境界面においてシ
リコン原子どうしを結合させる。その後、第１のシリコ
ン基板１の他主面を研磨してそれによって新たに得られ
た他主面１４を有し所定の厚さを有した第１のシリコン
基板１と第２のシリコン基板１０によって半導体複合基
板であるＳＯＩ基板が形成される。
コン基板１より高不純物濃度のＮ+型の第２のシリコン
基板１０の一主面１３を第１のシリコン基板の鏡面研磨
面１２および二酸化シリコン膜５の表面に圧着し、加熱
処理をして第１のシリコン基板の鏡面研磨面１２と第２
のシリコン基板１０の一主面１３との境界面においてシ
リコン原子どうしを結合させる。その後、第１のシリコ
ン基板１の他主面を研磨してそれによって新たに得られ
た他主面１４を有し所定の厚さを有した第１のシリコン
基板１と第２のシリコン基板１０によって半導体複合基
板であるＳＯＩ基板が形成される。
【００１１】次に図１（ｄ）に示すように、半導体複合
基板の第１のシリコン基板１の他主面１４側より二酸化
シリコン膜５に達する分離溝６を形成する。この分離溝
６は平面形状がリング形状、例えば四角のリング形状で
第１のシリコン基板１の回路素子形成領域２０を取り囲
んでいる。
基板の第１のシリコン基板１の他主面１４側より二酸化
シリコン膜５に達する分離溝６を形成する。この分離溝
６は平面形状がリング形状、例えば四角のリング形状で
第１のシリコン基板１の回路素子形成領域２０を取り囲
んでいる。
【００１２】次に図１（ｅ）に示すように、基板を熱酸
化してリング状の分離溝６の側壁に二酸化シリコン膜７
を形成し、その内側の溝内部を多結晶シリコン８で充填
する。これによりリング状の分離溝５の側壁上の二酸化
シリコン膜７および溝部３の底辺に形成された二酸化シ
リコン５とにより第１のシリコン基板１の他の領域３０
から絶縁分離された島状の素子形成領域２０が第１のシ
リコン基板１から形成される。その後、第１のシリコン
基板１の他主面１４を鏡面研磨して鏡面研磨面１５にす
る。これにより第１のシリコン基板１の鏡面研磨面を表
面１５とし第２のシリコン基板１０の他主面を裏面１６
とし、かつ絶縁分離構造を有するＳＯＩ基板が得られ
る。
化してリング状の分離溝６の側壁に二酸化シリコン膜７
を形成し、その内側の溝内部を多結晶シリコン８で充填
する。これによりリング状の分離溝５の側壁上の二酸化
シリコン膜７および溝部３の底辺に形成された二酸化シ
リコン５とにより第１のシリコン基板１の他の領域３０
から絶縁分離された島状の素子形成領域２０が第１のシ
リコン基板１から形成される。その後、第１のシリコン
基板１の他主面１４を鏡面研磨して鏡面研磨面１５にす
る。これにより第１のシリコン基板１の鏡面研磨面を表
面１５とし第２のシリコン基板１０の他主面を裏面１６
とし、かつ絶縁分離構造を有するＳＯＩ基板が得られ
る。
【００１３】図１（ｅ）に示すＳＯＩ基板に所定素子形
成プロセスを施行して図２に示すような半導体集積回路
装置を形成する。すなわち図２において、リング状の分
離溝６の外側に位置し第２のシリコン基板１０と電気的
に接続している第１のシリコン基板１の領域３０にパワ
ー素子４０を形成し、このパワー素子の一部の電極２６
を第２のシリコン基板１０の他主面すなわち複合ＳＯＩ
基板の裏面１６に設け、一方分離溝６に囲まれ第２のシ
リコン基板１０および第１のシリコン基板１の領域３０
と絶縁分離している島状の素子形成領域２０に制御回路
素子５０を形成している。
成プロセスを施行して図２に示すような半導体集積回路
装置を形成する。すなわち図２において、リング状の分
離溝６の外側に位置し第２のシリコン基板１０と電気的
に接続している第１のシリコン基板１の領域３０にパワ
ー素子４０を形成し、このパワー素子の一部の電極２６
を第２のシリコン基板１０の他主面すなわち複合ＳＯＩ
基板の裏面１６に設け、一方分離溝６に囲まれ第２のシ
リコン基板１０および第１のシリコン基板１の領域３０
と絶縁分離している島状の素子形成領域２０に制御回路
素子５０を形成している。
【００１４】図２の実施例においてパワー素子は縦型パ
ワーＭＯＳＦＥＴ４０であり、ドレイン領域となるＮ-
型基板領域３０（１）の表面１５からＰ型のベース領域
２１，Ｎ+ 型のソース領域２２が形成され、この両者の
共通電極２５が表面１５に形成されている。またベース
領域２１内のチャンネル形成領域２４にゲート絶縁膜を
介してゲート電極２３が形成され、Ｎ+ 型シリコ基板１
０の裏面１６にドレイン電極２６が形成されている。ベ
ース領域２１，ソース領域２２、チャンネル形成領域２
４、共通電極２５のそれぞれは平面形状がリング状にな
っている。一方、島状の素子形成領域２０に形成されて
いる制御回路素子はバイポーラトランジスタ５０であ
り、Ｎ- 型基板領域２０（１）の表面１５からＰ型のベ
ース領域３１，Ｎ+ 型のエミッタ領域３２，Ｎ+ 型のコ
レクタコンタクト領域３３が形成され、またそれぞれの
領域にベース電極３５，エミッタ電極３４，コレクタ電
極３６が接続されている。
ワーＭＯＳＦＥＴ４０であり、ドレイン領域となるＮ-
型基板領域３０（１）の表面１５からＰ型のベース領域
２１，Ｎ+ 型のソース領域２２が形成され、この両者の
共通電極２５が表面１５に形成されている。またベース
領域２１内のチャンネル形成領域２４にゲート絶縁膜を
介してゲート電極２３が形成され、Ｎ+ 型シリコ基板１
０の裏面１６にドレイン電極２６が形成されている。ベ
ース領域２１，ソース領域２２、チャンネル形成領域２
４、共通電極２５のそれぞれは平面形状がリング状にな
っている。一方、島状の素子形成領域２０に形成されて
いる制御回路素子はバイポーラトランジスタ５０であ
り、Ｎ- 型基板領域２０（１）の表面１５からＰ型のベ
ース領域３１，Ｎ+ 型のエミッタ領域３２，Ｎ+ 型のコ
レクタコンタクト領域３３が形成され、またそれぞれの
領域にベース電極３５，エミッタ電極３４，コレクタ電
極３６が接続されている。
【００１５】この制御回路素子であるバイポーラトラン
ジスタ５０は絶縁膜としての二酸化シリコン膜５，７に
よってドレイン電極２６に印加されるドレイン電位から
絶縁されており、この絶縁膜５，７に依存した高耐圧化
が可能である。
ジスタ５０は絶縁膜としての二酸化シリコン膜５，７に
よってドレイン電極２６に印加されるドレイン電位から
絶縁されており、この絶縁膜５，７に依存した高耐圧化
が可能である。
【００１６】図３は本発明の他の実施例の方法による絶
縁分離構造を有するＳＯＩ基板を示す断面図である。図
３において図１と同一もしくは類似の箇所は同じ符号で
示してある。この実施例では分離溝４６をアルカリ水溶
液による等方性エッチングにより形成しているから、分
離溝４６は図に示すように逆三角形の断面形状となって
いる。本実施例の作用効果は先の実施例と同様であるか
ら説明は省略する。
縁分離構造を有するＳＯＩ基板を示す断面図である。図
３において図１と同一もしくは類似の箇所は同じ符号で
示してある。この実施例では分離溝４６をアルカリ水溶
液による等方性エッチングにより形成しているから、分
離溝４６は図に示すように逆三角形の断面形状となって
いる。本実施例の作用効果は先の実施例と同様であるか
ら説明は省略する。
【００１７】
【発明の効果】以上説明したように本発明は、第１の半
導体基板面および絶縁膜面を同一高さレベルにし、ここ
に第２の半導体基板を接合することにより、基板表面か
ら裏面への電流経路を有するパワー素子の形成およびパ
ワー素子と制御回路素子との絶縁分離が可能となる半導
体複合基板が容易に製造できる。
導体基板面および絶縁膜面を同一高さレベルにし、ここ
に第２の半導体基板を接合することにより、基板表面か
ら裏面への電流経路を有するパワー素子の形成およびパ
ワー素子と制御回路素子との絶縁分離が可能となる半導
体複合基板が容易に製造できる。
【図１】本発明の一実施例の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図２】本発明の一実施例の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図３】本発明の他の実施例の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】従来技術の半導体装置の製造方法を示す断面図
である。
である。
１ 第１のシリコ基板 ２ マスク材 ３ 溝部 ４ 埋込み層 ５ 二酸化シリコン膜 ６ 分離溝 ７ 二酸化シリコン膜 ８ 多結晶シリコン １０ 第２のシリコン基板 １１ 第１のシリコン基板の一主面 １２ 第１のシリコン基板の鏡面研磨面 １３ 第２のシリコン基板の一主面 １４ 第１のシリコン基板の他主面 １５ 第１のシリコン基板の表面となる鏡面研磨面 １６ 第２のシリコン基板の裏面 ２０ 制御回路素子形成領域 ２１ ベース領域 ２２ ソース領域 ２３ ゲート電極 ２４ チャンネル形成領域 ２５ ソース領域とベース領域の共通電極 ２６ ドレイン電極 ３０ パワー素子形成領域 ３１ ベース領域 ３２ エミッタ領域 ３３ コレクタコンタクト領域 ３４ エミッタ電極 ３５ ベース電極 ３６ コレクタ電極 ４６ 分離溝 ４０ 縦型パワーＭＯＳＦＥＴ ５０ バイポーラトランジスタ ５２ 制御回路素子領域 ５３ 第１のシリコン基板のエッチング除去される部
分 ５４ 高不純物濃度層 ５５ 二酸化シリコン膜 ５６ エピタキシャル成長層 ５７ 二酸化シリコン膜 ５８ 多結晶シリコン ５９ 第１のシリコン基板 ６０ 第２のシリコン基板
分 ５４ 高不純物濃度層 ５５ 二酸化シリコン膜 ５６ エピタキシャル成長層 ５７ 二酸化シリコン膜 ５８ 多結晶シリコン ５９ 第１のシリコン基板 ６０ 第２のシリコン基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/092 (56)参考文献 特開 平４−29353（ＪＰ，Ａ) 特開 昭61−164238（ＪＰ，Ａ) 特開 昭62−24641（ＪＰ，Ａ) 特開 昭61−59853（ＪＰ，Ａ) 特開 平１−144665（ＪＰ，Ａ) 特開 平１−111348（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 一導電型の第１の半導体基板の一主面の
所定部分に溝部を形成する工程と、前記一主面の前記所
定部分以外の他の部分および前記溝部の底面のうち前記
溝部の底面のみに前記第１の半導体基板より高不純物濃
度の一導電型の不純物領域を形成する工程と、前記溝部
の底面の高不純物濃度の前記不純物領域上に第１の絶縁
膜を形成する工程と、前記第１の半導体基板の一主面の
前記所定部分以外の他の部分を研磨してこれにより得ら
れた前記第１の半導体基板の鏡面研磨面と前記第１の絶
縁膜の表面とを同一平坦面とする工程と、前記第１の半
導体基板より高不純物濃度の一導電型の第２の半導体基
板の一主面を前記第１の半導体基板の鏡面研磨面および
第１の絶縁膜の表面に圧着し、加熱処理をして半導体複
合基板を形成する工程と、前記第１の絶縁膜が被着する
前記不純物領域を底に設けた前記第１の半導体基板の前
記所定部分と前記所定部分以外の前記第１の半導体基板
の他の部分とを分離溝を有して絶縁分離する工程と、前
記第１の半導体基板の他主面を研磨した後、前記所定部
分に制御回路素子を形成し、前記第２の半導体基板と直
接接続している前記第１の半導体基板の他の部分に前記
第２の半導体基板の他主面側に一部の電極を設けた縦型
パワー素子を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記絶縁分離する工程は、前記半導体複
合基板の前記第１の半導体基板の他主面側より前記第１
の絶縁膜に達する平面形状がリング状の前記分離溝を形
成する工程と、リング状の前記分離溝の側壁に第２の絶
縁膜を形成する工程とを有し、これにより前記第１およ
び第２の絶縁膜によって前記他の部分から絶縁分離され
た素子形成領域としての前記所定部分を島状に形成する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記第１および第２の半導体基板はシリ
コン基板であることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項４】 前記溝部を形成する際に用いたマスク材
を前記一主面上に載置した状態で前記不純物領域を形成
することを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項５】 前記マスク材は、前記所定部分を選択的
に露出した二酸化シリコン膜のパターンであることを特
徴とする請求項４記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062903A JP3014012B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体装置の製造方法 |
| US08/030,658 US5356827A (en) | 1992-03-19 | 1993-03-12 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062903A JP3014012B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267439A JPH05267439A (ja) | 1993-10-15 |
| JP3014012B2 true JP3014012B2 (ja) | 2000-02-28 |
Family
ID=13213682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4062903A Expired - Lifetime JP3014012B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体装置の製造方法 |
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| US5792679A (en) * | 1993-08-30 | 1998-08-11 | Sharp Microelectronics Technology, Inc. | Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant |
| JPH1027893A (ja) * | 1993-10-29 | 1998-01-27 | Amer Fib Inc | 電荷シンク又は電位ウェルとして設けられた絶縁層の下の基板内に電気的に結合され別に形成されたドープされた領域を有するｓｏｉウエーハ上に設けられた集積回路（ｉｃ）装置 |
| JP3006387B2 (ja) * | 1993-12-15 | 2000-02-07 | 日本電気株式会社 | 半導体装置およびその製造方法 |
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| DE69329999T2 (de) * | 1993-12-29 | 2001-09-13 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Verfahren zur Herstellung integrierter Schaltungen, insbesondere intelligenter Leistungsanordnungen |
| DE69513469T2 (de) * | 1994-06-16 | 2000-07-06 | Nec Corp., Tokio/Tokyo | Silizium-auf-Isolator-Substrat und dessen Herstellungsverfahren |
| JP2624186B2 (ja) * | 1994-07-29 | 1997-06-25 | 日本電気株式会社 | 貼り合わせシリコン基板の製造方法 |
| EP0826234B1 (en) * | 1996-03-12 | 2007-05-23 | Koninklijke Philips Electronics N.V. | Method of manufacturing a hybrid integrated circuit |
| US5994188A (en) * | 1996-04-15 | 1999-11-30 | Delco Electronics Corporation | Method of fabricating a vertical power device with integrated control circuitry |
| US5909626A (en) * | 1997-03-28 | 1999-06-01 | Nec Corporation | SOI substrate and fabrication process therefor |
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| DE10300577B4 (de) | 2003-01-10 | 2012-01-26 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Halbleiterbauelement mit vertikalem Leistungsbauelement aufweisend einen Trenngraben und Verfahren zu dessen Herstellung |
| DE102008012858B4 (de) * | 2008-03-06 | 2016-08-04 | Infineon Technologies Austria Ag | Halbleiterbauelement mit einem das Halbleiterbauelement durchdringenden Isoliergraben und metallischen Bahnen zur galvanisch getrennten Signalübertragung und Verfahren zu dessen Herstellung |
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| WO2016157784A1 (ja) | 2015-03-30 | 2016-10-06 | パナソニックＩｐマネジメント株式会社 | 断熱シートとそれを用いた電子機器、および断熱シートの製造方法 |
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|---|---|---|---|---|
| JPH0671043B2 (ja) * | 1984-08-31 | 1994-09-07 | 株式会社東芝 | シリコン結晶体構造の製造方法 |
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| JPH07123136B2 (ja) * | 1985-07-25 | 1995-12-25 | 株式会社東芝 | 埋込誘電体層を有する半導体基板の製造方法 |
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| JP2794702B2 (ja) * | 1987-11-30 | 1998-09-10 | 株式会社デンソー | 半導体装置の製造方法 |
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| US4784970A (en) * | 1987-11-18 | 1988-11-15 | Grumman Aerospace Corporation | Process for making a double wafer moated signal processor |
| US5049968A (en) * | 1988-02-08 | 1991-09-17 | Kabushiki Kaisha Toshiba | Dielectrically isolated substrate and semiconductor device using the same |
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-
1992
- 1992-03-19 JP JP4062903A patent/JP3014012B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-12 US US08/030,658 patent/US5356827A/en not_active Expired - Fee Related
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| Publication number | Publication date |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980602 |