JPH0774239A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0774239A JPH0774239A JP7306894A JP7306894A JPH0774239A JP H0774239 A JPH0774239 A JP H0774239A JP 7306894 A JP7306894 A JP 7306894A JP 7306894 A JP7306894 A JP 7306894A JP H0774239 A JPH0774239 A JP H0774239A
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Abstract
(57)【要約】
【目的】素子間の絶縁体分離を確実に行ない、かつ、素
子間分離に必要な領域を小さくして集積度を向上させる
と共に、素子の大電力化を達成した半導体装置を容易に
得ることができる、半導体装置の製造方法を提供するこ
と 【構成】鏡面研磨された主面および該主面の所定領域に
埋め込まれた絶縁膜を有する第一のシリコン基板と、鏡
面研磨された主面を有する第二のシリコン基板とを、夫
々の鏡面研磨された主面を相互に対向させて配置し、清
浄な雰囲気下で両者を密着させることにより内部に絶縁
膜を有する接合体を形成する。続いて、該接合体に加熱
処理を施して接合強度を向上させる。次に、該接合体を
構成する前記第一または第二のシリコン基板の表面か
ら、該接合体内部の前記絶縁膜に達する素子分離領域を
形成することにより、前記絶縁膜で囲まれた第一素子領
域と、該素子分離領域の外の第二素子領域とを形成す
る。これら二つの相互に絶縁された素子領域内に、夫々
必要な素子を形成する。
子間分離に必要な領域を小さくして集積度を向上させる
と共に、素子の大電力化を達成した半導体装置を容易に
得ることができる、半導体装置の製造方法を提供するこ
と 【構成】鏡面研磨された主面および該主面の所定領域に
埋め込まれた絶縁膜を有する第一のシリコン基板と、鏡
面研磨された主面を有する第二のシリコン基板とを、夫
々の鏡面研磨された主面を相互に対向させて配置し、清
浄な雰囲気下で両者を密着させることにより内部に絶縁
膜を有する接合体を形成する。続いて、該接合体に加熱
処理を施して接合強度を向上させる。次に、該接合体を
構成する前記第一または第二のシリコン基板の表面か
ら、該接合体内部の前記絶縁膜に達する素子分離領域を
形成することにより、前記絶縁膜で囲まれた第一素子領
域と、該素子分離領域の外の第二素子領域とを形成す
る。これら二つの相互に絶縁された素子領域内に、夫々
必要な素子を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】従来、モノリシックな半導体集積回路に
用いられる素子間分離法には、逆バイアスされたＰ−Ｎ
接合によるものと、絶縁体によるものとがある。Ｐ−Ｎ
接合を利用して素子間分離を行なうものは、例えば第５
図に示す如く、Ｐ- 型シリコン基板１上にＮ- 型のシリ
コン単結晶層２をエピタキシャル成長させる。次いで、
シリコン単結晶層２の主面からシリコン基板１に達する
Ｐ+ 型拡散層３を高濃度のＰ型不純物の選択拡散により
形成する。このようにして得られたＰ+ 型拡散層３とシ
リコン基板１で囲まれたＮ- 型シリコン層４は、Ｐ−Ｎ
接合に逆バイアスをかけることにより他の領域と電気的
に分離される。この方法は、安価に行なうことができる
が、素子間分離に要する面積が基板表面にて大きくなる
問題がある。
用いられる素子間分離法には、逆バイアスされたＰ−Ｎ
接合によるものと、絶縁体によるものとがある。Ｐ−Ｎ
接合を利用して素子間分離を行なうものは、例えば第５
図に示す如く、Ｐ- 型シリコン基板１上にＮ- 型のシリ
コン単結晶層２をエピタキシャル成長させる。次いで、
シリコン単結晶層２の主面からシリコン基板１に達する
Ｐ+ 型拡散層３を高濃度のＰ型不純物の選択拡散により
形成する。このようにして得られたＰ+ 型拡散層３とシ
リコン基板１で囲まれたＮ- 型シリコン層４は、Ｐ−Ｎ
接合に逆バイアスをかけることにより他の領域と電気的
に分離される。この方法は、安価に行なうことができる
が、素子間分離に要する面積が基板表面にて大きくなる
問題がある。
【０００３】この問題を解消するために、第６図に示す
如く、Ｐ型シリコン基板１にＰ+ 高濃度層５をイオン注
入法で形成した後、前述と同様にその表面にエピタキシ
ャル層６、Ｐ+ 型層７の形成を順次行なうものがある。
この方法によるものでは、Ｐ+ 高濃度層５からの拡散層
７によりエピタキシャル層表面からの拡散は、前述のも
のに比べて短い時間で良く、シリコン基板１の表面に沿
った横方向の拡散広がりを縮め、素子間分離に必要な領
域を小さくできる。しかしながら、このようなＰ−Ｎ接
合による素子分離は、逆バイアス電位を与える回路構成
の制約があり、Ｐ−Ｎ接合の漏れ電流が欠点となって特
性に現れる。更に、第６図に示す如く、多方向の拡散に
よる分離にしても、いまだ分離上必要な領域を充分に小
さくできず、高耐圧素子には適さない欠点がある。
如く、Ｐ型シリコン基板１にＰ+ 高濃度層５をイオン注
入法で形成した後、前述と同様にその表面にエピタキシ
ャル層６、Ｐ+ 型層７の形成を順次行なうものがある。
この方法によるものでは、Ｐ+ 高濃度層５からの拡散層
７によりエピタキシャル層表面からの拡散は、前述のも
のに比べて短い時間で良く、シリコン基板１の表面に沿
った横方向の拡散広がりを縮め、素子間分離に必要な領
域を小さくできる。しかしながら、このようなＰ−Ｎ接
合による素子分離は、逆バイアス電位を与える回路構成
の制約があり、Ｐ−Ｎ接合の漏れ電流が欠点となって特
性に現れる。更に、第６図に示す如く、多方向の拡散に
よる分離にしても、いまだ分離上必要な領域を充分に小
さくできず、高耐圧素子には適さない欠点がある。
【０００４】一方、絶縁体による素子分離を行なうもの
は、例えば、第７図に示す如く、Ｐ- 型基板１１の上に
Ｎ- 層１２をエピタキシャル成長させ、このＮ- 層１２
の主面からＰ- 型基板１１に達する溝１３を形成する。
次いで、溝１３の内壁面に熱酸化膜１４を形成した後、
溝１３内を不純物をドープしていない多結晶シリコン部
材１５で埋込み、Ｐ- 型基板１１の表面に沿った方向で
の素子間分離を行なう。この方法では、拡散層によって
素子分離をしないため、素子分離に要する領域を小さく
できると共に、バイアス電圧も不要になる利点がある。
しかし、溝１３で囲まれた素子領域１６は、Ｐ- 型基板
１１とはＰ−Ｎ接合による分離を必要とする。このた
め、逆バイアス電位を与える回路構成の制約があり、Ｐ
−Ｎ接合の漏れ電流が発生する問題がある。
は、例えば、第７図に示す如く、Ｐ- 型基板１１の上に
Ｎ- 層１２をエピタキシャル成長させ、このＮ- 層１２
の主面からＰ- 型基板１１に達する溝１３を形成する。
次いで、溝１３の内壁面に熱酸化膜１４を形成した後、
溝１３内を不純物をドープしていない多結晶シリコン部
材１５で埋込み、Ｐ- 型基板１１の表面に沿った方向で
の素子間分離を行なう。この方法では、拡散層によって
素子分離をしないため、素子分離に要する領域を小さく
できると共に、バイアス電圧も不要になる利点がある。
しかし、溝１３で囲まれた素子領域１６は、Ｐ- 型基板
１１とはＰ−Ｎ接合による分離を必要とする。このた
め、逆バイアス電位を与える回路構成の制約があり、Ｐ
−Ｎ接合の漏れ電流が発生する問題がある。
【０００５】また、絶縁体による素子分離を行なう他の
例として、第８図（Ａ）に示す如く、先ず、Ｎ型シリコ
ン基板２０の所定領域に選択的に蝕刻を施して溝２１を
形成した後、その表面に熱酸化膜２２を形成する。次い
で、熱酸化膜２２上に不純物をドープしていない多結晶
シリコン層２３を堆積する。次に、同図（Ｂ）に示す如
く、Ｎ型シリコン基板２０の裏面側を溝２１に達するま
で研磨して除去する。このようにして得られたＮ型層２
４は、多結晶シリコン層２３を充填した溝２１で絶縁体
分離された島領域となる。この方法では、分離耐圧が大
きく、バイアス電圧も不要であり、シリコン基板の一方
の表面領域のみを使用する半導体装置には特に有効であ
る。しかし、半導体チップの一方の主面が絶縁されてお
り、裏面を電流経路として使用できず、しかも高価にな
る問題がある。
例として、第８図（Ａ）に示す如く、先ず、Ｎ型シリコ
ン基板２０の所定領域に選択的に蝕刻を施して溝２１を
形成した後、その表面に熱酸化膜２２を形成する。次い
で、熱酸化膜２２上に不純物をドープしていない多結晶
シリコン層２３を堆積する。次に、同図（Ｂ）に示す如
く、Ｎ型シリコン基板２０の裏面側を溝２１に達するま
で研磨して除去する。このようにして得られたＮ型層２
４は、多結晶シリコン層２３を充填した溝２１で絶縁体
分離された島領域となる。この方法では、分離耐圧が大
きく、バイアス電圧も不要であり、シリコン基板の一方
の表面領域のみを使用する半導体装置には特に有効であ
る。しかし、半導体チップの一方の主面が絶縁されてお
り、裏面を電流経路として使用できず、しかも高価にな
る問題がある。
【０００６】
【発明が解決しようとする課題】本発明は、素子間の絶
縁体分離を確実に行ない、かつ、素子間分離に必要な領
域を小さくして集積度を向上させると共に、素子の大電
力化を達成した半導体装置を容易に得ることができる、
半導体装置の製造方法を提供することをその目的とする
ものである。
縁体分離を確実に行ない、かつ、素子間分離に必要な領
域を小さくして集積度を向上させると共に、素子の大電
力化を達成した半導体装置を容易に得ることができる、
半導体装置の製造方法を提供することをその目的とする
ものである。
【０００７】
【課題を解決するための手段】本発明は、鏡面研磨され
た主面を有する第一および第二のシリコン基板であっ
て、その少なくとも何れか一方は、前記主面の所定の表
面領域に埋め込まれた絶縁膜を有し、該絶縁膜の表面は
前記主面と同一平面をなし且つ鏡面研磨されているシリ
コン基板を準備する第一工程と、前記第一および第二の
シリコン基板の鏡面研磨された主面を相互に対向させ、
清浄な雰囲気下で両者を密着させることにより、内部に
絶縁膜を有する接合体を形成する第二工程と、該接合体
に加熱処理を施して接合強度を向上させる第三工程と、
該接合体を構成する前記第一または第二のシリコン基板
の表面から、該接合体内部の前記絶縁膜に達する素子分
離領域を形成することにより、該素子分離領域および前
記絶縁膜で囲まれた第一素子領域と、該素子分離領域の
外の第二素子領域とを形成する第四工程とを具備したこ
とを特徴とする半導体装置の製造方法である。
た主面を有する第一および第二のシリコン基板であっ
て、その少なくとも何れか一方は、前記主面の所定の表
面領域に埋め込まれた絶縁膜を有し、該絶縁膜の表面は
前記主面と同一平面をなし且つ鏡面研磨されているシリ
コン基板を準備する第一工程と、前記第一および第二の
シリコン基板の鏡面研磨された主面を相互に対向させ、
清浄な雰囲気下で両者を密着させることにより、内部に
絶縁膜を有する接合体を形成する第二工程と、該接合体
に加熱処理を施して接合強度を向上させる第三工程と、
該接合体を構成する前記第一または第二のシリコン基板
の表面から、該接合体内部の前記絶縁膜に達する素子分
離領域を形成することにより、該素子分離領域および前
記絶縁膜で囲まれた第一素子領域と、該素子分離領域の
外の第二素子領域とを形成する第四工程とを具備したこ
とを特徴とする半導体装置の製造方法である。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。先ず、高濃度の不純物を持つ一導電形の
シリコン単結晶基板３０の一方の主面を熱酸化による薄
いシリコン酸化膜３１とシリコン窒化膜３２の堆積層で
覆う。次いで、シリコン窒化膜３２に部分的に蝕刻を施
した後に高温熱酸化を行ない、第１図（Ａ）に示す構造
のものを得る。すなわち、シリコン窒化膜３２下ではシ
リコン酸化膜３１は成長せず、シリコン窒化膜３２の蝕
刻部のシリコン酸化膜３３のみが成長する。次に、シリ
コン窒化膜３２と薄いシリコン酸化膜３１を除去した
後、写真蝕刻用のレジスト膜３４を塗布して第１図
（Ｂ）に示す如く、表面を平坦に覆う。次いで、ＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により
レジスト膜３４及びシリコン酸化膜３３を同一蝕刻率に
てシリコン単結晶基板３０に達するまで蝕刻し、第１図
（Ｃ）に示す構造とする。すなわち、平坦なシリコン単
結晶表面内にシリコン酸化膜３３が埋め込まれている。
次いで、シリコン単結晶基板３０及びシリコン酸化膜３
３からなる鏡面基板面にシリコン単結晶基板３０と同一
導電形又は逆導電形で表面が平坦なシリコン単結晶鏡面
基板３４を十分清浄な雰囲気下で密着させ、強固な接合
体３５を第１図（Ｄ）に示すように得る。この接合体３
５は、２００℃以上の温度で熱処理すれば接合がより強
固なものとなる。こうして接合された一枚のシリコン単
結晶体構造３５（接合体）の内部には絶縁膜が埋め込ま
れたことになる。
して説明する。先ず、高濃度の不純物を持つ一導電形の
シリコン単結晶基板３０の一方の主面を熱酸化による薄
いシリコン酸化膜３１とシリコン窒化膜３２の堆積層で
覆う。次いで、シリコン窒化膜３２に部分的に蝕刻を施
した後に高温熱酸化を行ない、第１図（Ａ）に示す構造
のものを得る。すなわち、シリコン窒化膜３２下ではシ
リコン酸化膜３１は成長せず、シリコン窒化膜３２の蝕
刻部のシリコン酸化膜３３のみが成長する。次に、シリ
コン窒化膜３２と薄いシリコン酸化膜３１を除去した
後、写真蝕刻用のレジスト膜３４を塗布して第１図
（Ｂ）に示す如く、表面を平坦に覆う。次いで、ＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により
レジスト膜３４及びシリコン酸化膜３３を同一蝕刻率に
てシリコン単結晶基板３０に達するまで蝕刻し、第１図
（Ｃ）に示す構造とする。すなわち、平坦なシリコン単
結晶表面内にシリコン酸化膜３３が埋め込まれている。
次いで、シリコン単結晶基板３０及びシリコン酸化膜３
３からなる鏡面基板面にシリコン単結晶基板３０と同一
導電形又は逆導電形で表面が平坦なシリコン単結晶鏡面
基板３４を十分清浄な雰囲気下で密着させ、強固な接合
体３５を第１図（Ｄ）に示すように得る。この接合体３
５は、２００℃以上の温度で熱処理すれば接合がより強
固なものとなる。こうして接合された一枚のシリコン単
結晶体構造３５（接合体）の内部には絶縁膜が埋め込ま
れたことになる。
【０００９】なお、平坦な表面をもつシリコン単結晶体
構造３５と絶縁膜からなる構造は次ぎのような手段によ
っても得ることができる。すなわち、第２図（Ａ）に示
すようにシリコン単結晶基板３０を蝕刻した後、Ｏ2 あ
るいは他の不純物３６をこの蝕刻した領域に高濃度で注
入する。この後、高温熱酸化すると、蝕刻部３７は他の
部分より酸化速度が速く、第２図（Ｂ）に示す如く、シ
リコン酸化膜３８が成長する。次いで、第１図（Ｂ）と
同様に写真蝕刻用レジストを塗布して、ＲＩＥによる蝕
刻を行なうことにより、第１図（Ｃ）と同様に平坦なシ
リコン単結晶表面内に絶縁膜となるシリコン酸化膜３８
を埋め込んだ状態になる。さらにまた、別の手段とし
て、例えば第１図（Ａ）の工程後、希弗酸などでシリコ
ン酸化膜３１を除去後、再度高温熱酸化する。熱酸化膜
３９の厚さＸ0 に対し、シリコン単結晶基板３０上に
０．５５Ｘ0 の厚さの熱酸化膜３９が成長すること考慮
して、第１図（Ａ）のシリコン酸化膜３３及び再酸化膜
３９の厚さを決定すると、再酸化後の断面形状は第２図
（Ｃ）のようになる。この後シリコン酸化膜３１、シリ
コン窒化膜３２の除去を行なえば、第１図（Ｃ）と同様
な手段により平坦な構造のものが得られる。この他、選
択的なシリコン単結晶のエピタキシャル成長あるいは酸
化シリコン膜、又はノンドープ（ｎｏｎ−ｄｏｐｅ）の
ポリシリコンの気相堆積などを使った種々の手段が考え
られる。
構造３５と絶縁膜からなる構造は次ぎのような手段によ
っても得ることができる。すなわち、第２図（Ａ）に示
すようにシリコン単結晶基板３０を蝕刻した後、Ｏ2 あ
るいは他の不純物３６をこの蝕刻した領域に高濃度で注
入する。この後、高温熱酸化すると、蝕刻部３７は他の
部分より酸化速度が速く、第２図（Ｂ）に示す如く、シ
リコン酸化膜３８が成長する。次いで、第１図（Ｂ）と
同様に写真蝕刻用レジストを塗布して、ＲＩＥによる蝕
刻を行なうことにより、第１図（Ｃ）と同様に平坦なシ
リコン単結晶表面内に絶縁膜となるシリコン酸化膜３８
を埋め込んだ状態になる。さらにまた、別の手段とし
て、例えば第１図（Ａ）の工程後、希弗酸などでシリコ
ン酸化膜３１を除去後、再度高温熱酸化する。熱酸化膜
３９の厚さＸ0 に対し、シリコン単結晶基板３０上に
０．５５Ｘ0 の厚さの熱酸化膜３９が成長すること考慮
して、第１図（Ａ）のシリコン酸化膜３３及び再酸化膜
３９の厚さを決定すると、再酸化後の断面形状は第２図
（Ｃ）のようになる。この後シリコン酸化膜３１、シリ
コン窒化膜３２の除去を行なえば、第１図（Ｃ）と同様
な手段により平坦な構造のものが得られる。この他、選
択的なシリコン単結晶のエピタキシャル成長あるいは酸
化シリコン膜、又はノンドープ（ｎｏｎ−ｄｏｐｅ）の
ポリシリコンの気相堆積などを使った種々の手段が考え
られる。
【００１０】次に、表面の平坦な他のシリコン単結晶基
板３４を清浄な雰囲気下で密着させて接合し、さらに高
温で熱処理すると、第１図（Ｄ）に示すようにシリコン
基板の内部に絶縁膜を埋め込んだシリコン結晶体構造３
５が得られる。
板３４を清浄な雰囲気下で密着させて接合し、さらに高
温で熱処理すると、第１図（Ｄ）に示すようにシリコン
基板の内部に絶縁膜を埋め込んだシリコン結晶体構造３
５が得られる。
【００１１】このように構成されたシリコン結晶体構造
３５によれば、次の効果を得ることができる。即ち、第
３図（Ａ）に示す如く、他方のシリコン結晶体３４の主
面からシリコン酸化膜３３に達する酸化シリコン膜４０
を形成するか、或いは、第３図（Ｂ）に示す如く、他の
シリコン結晶体３４の主面からシリコン酸化膜３３に達
する酸化シリコン膜４０を形成し、その周囲を不純物を
ドープしていない素子領域４１で覆った構造を容易に得
ることができる。その結果、シリコン酸化膜３３、酸化
シリコン膜４０で囲まれた領域を、シリコン結晶体構造
３５の他の領域から完全に電気的に分離できる。換言す
れば、コントロールインターフェース保護などの多くの
機能をもつＩＣを形成するとともに、大電力を取り扱う
出力トランジスタの電流を基板裏面（シリコン単結晶基
板３０）から取り出すことができる。すなわち、種々の
回路構成に対する電位関係あるいは寄生効果などによる
制約をなくし、さらに基板裏面を電極として有効活用す
ることにより、素子の大電力化・多機能化を達成でき
る。さらに、基板表面（他のシリコン結晶体３４）にお
ける素子分離された領域４１の必要面積も小さく、素子
の高集積化を達成できる。また、集積回路を構成する上
で支障のない場合は、第３図（Ｃ）に示すように、Ｐ−
Ｎ接合による分離層４２との組み合わせによって素子領
域４１を形成してもよい。
３５によれば、次の効果を得ることができる。即ち、第
３図（Ａ）に示す如く、他方のシリコン結晶体３４の主
面からシリコン酸化膜３３に達する酸化シリコン膜４０
を形成するか、或いは、第３図（Ｂ）に示す如く、他の
シリコン結晶体３４の主面からシリコン酸化膜３３に達
する酸化シリコン膜４０を形成し、その周囲を不純物を
ドープしていない素子領域４１で覆った構造を容易に得
ることができる。その結果、シリコン酸化膜３３、酸化
シリコン膜４０で囲まれた領域を、シリコン結晶体構造
３５の他の領域から完全に電気的に分離できる。換言す
れば、コントロールインターフェース保護などの多くの
機能をもつＩＣを形成するとともに、大電力を取り扱う
出力トランジスタの電流を基板裏面（シリコン単結晶基
板３０）から取り出すことができる。すなわち、種々の
回路構成に対する電位関係あるいは寄生効果などによる
制約をなくし、さらに基板裏面を電極として有効活用す
ることにより、素子の大電力化・多機能化を達成でき
る。さらに、基板表面（他のシリコン結晶体３４）にお
ける素子分離された領域４１の必要面積も小さく、素子
の高集積化を達成できる。また、集積回路を構成する上
で支障のない場合は、第３図（Ｃ）に示すように、Ｐ−
Ｎ接合による分離層４２との組み合わせによって素子領
域４１を形成してもよい。
【００１２】第４図（Ａ）は、このようにして得られた
素子領域４１に、コントロール回路としてＮＰＮトラン
ジスタ４５、ＮチャンネルおよびＰチャンネルトランジ
スタ４２，４３を形成し、出力パワーＭＯＳＦＥＴのド
レイン電極を裏面電極４４で取り出している。
素子領域４１に、コントロール回路としてＮＰＮトラン
ジスタ４５、ＮチャンネルおよびＰチャンネルトランジ
スタ４２，４３を形成し、出力パワーＭＯＳＦＥＴのド
レイン電極を裏面電極４４で取り出している。
【００１３】また、第４図（Ｂ）に示す如く、シリコン
単結晶基板３０内に埋め込まれた絶縁膜をコントロール
回路内の高耐圧を必要とする素子４６の下に配置するこ
とによって、高耐圧素子を出力素子とは別に形成でき
る。これ以外にも、この素子領域４１の構造によって、
従来のシリコン結晶体の主面に沿った２次元の素子集積
を、シリコン結晶体内部方向へ集積させて３次元のＩＣ
を実現することができる。
単結晶基板３０内に埋め込まれた絶縁膜をコントロール
回路内の高耐圧を必要とする素子４６の下に配置するこ
とによって、高耐圧素子を出力素子とは別に形成でき
る。これ以外にも、この素子領域４１の構造によって、
従来のシリコン結晶体の主面に沿った２次元の素子集積
を、シリコン結晶体内部方向へ集積させて３次元のＩＣ
を実現することができる。
【００１４】
【発明の効果】以上説明した如く、本発明によれば、素
子間の絶縁体分離を確実に行ない、かつ、素子間分離に
必要な領域を小さくして集積度を向上させると共に、素
子の大電力化を達成した半導体装置を容易に製造するこ
とができる。
子間の絶縁体分離を確実に行ない、かつ、素子間分離に
必要な領域を小さくして集積度を向上させると共に、素
子の大電力化を達成した半導体装置を容易に製造するこ
とができる。
【図１】図１の（Ａ）〜（Ｄ）は、本発明の一実施例に
おける要部工程を順に示す説明図である。
おける要部工程を順に示す説明図である。
【図２】図２の（Ａ）及び（Ｂ）、並びに（Ｃ）は、夫
々本発明における要部工程の他の例を示す説明図であ
る。
々本発明における要部工程の他の例を示す説明図であ
る。
【図３】図３（Ａ）〜（Ｃ）の夫々は、本発明の方法に
おいて、素子領域を形成した段階の構造を示す説明図で
ある。
おいて、素子領域を形成した段階の構造を示す説明図で
ある。
【図４】図４（Ａ）（Ｂ）の夫々は、本発明の方法によ
り製造された半導体装置の例を示す説明図である。
り製造された半導体装置の例を示す説明図である。
【図５】従来の半導体装置の製造において、相互に電気
的に分離された素子領域を形成する方法を示す説明図で
ある。
的に分離された素子領域を形成する方法を示す説明図で
ある。
【図６】従来の半導体装置の製造において、相互に電気
的に分離された素子領域を形成する方法を示す説明図で
ある。
的に分離された素子領域を形成する方法を示す説明図で
ある。
【図７】従来の半導体装置の製造において、相互に電気
的に分離された素子領域を形成する方法を示す説明図で
ある。
的に分離された素子領域を形成する方法を示す説明図で
ある。
【図８】従来の半導体装置の製造において、相互に電気
的に分離された素子領域を形成する方法を示す説明図で
ある。
的に分離された素子領域を形成する方法を示す説明図で
ある。
３０…シリコン単結晶基板、３１…シリコン酸化膜、３
２…シリコン窒化膜、３３…シリコン酸化膜（絶縁
膜）、３４…レジスト膜、３５…シリコン結晶体構造
（接合体）、４１…素子領域。
２…シリコン窒化膜、３３…シリコン酸化膜（絶縁
膜）、３４…レジスト膜、３５…シリコン結晶体構造
（接合体）、４１…素子領域。
Claims (3)
- 【請求項１】 鏡面研磨された主面を有する第一および
第二のシリコン基板であって、その少なくとも何れか一
方は、前記主面の所定の表面領域に埋め込まれた絶縁膜
を有し、該絶縁膜の表面は前記主面と同一平面をなし且
つ鏡面研磨されているシリコン基板を準備する第一工程
と、 前記第一および第二のシリコン基板の鏡面研磨された主
面を相互に対向させ、清浄な雰囲気下で両者を密着させ
ることにより、内部に絶縁膜を有する接合体を形成する
第二工程と、 該接合体に加熱処理を施して接合強度を向上させる第三
工程と、 該接合体を構成する前記第一または第二のシリコン基板
の表面から、該接合体内部の前記絶縁膜に達する素子分
離領域を形成することにより、該素子分離領域および前
記絶縁膜で囲まれた第一素子領域と、該素子分離領域の
外の第二素子領域とを形成する第四工程とを具備したこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
であって、前記接合体を構成する前記第一または第二の
シリコン基板のうち、前記素子分離領域を形成しなかっ
た方の露出表面に、金属電極を形成する第五工程を具備
した方法。 - 【請求項３】 請求項１または２に記載の半導体装置の
製造方法であって、前記第一素子領域は制御回路素子を
形成するための素子領域であり、前記第二素子領域は高
耐圧出力素子を形成するための素子領域である方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7306894A JPH0789564B2 (ja) | 1994-04-12 | 1994-04-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7306894A JPH0789564B2 (ja) | 1994-04-12 | 1994-04-12 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181817A Division JPH0671043B2 (ja) | 1984-08-31 | 1984-08-31 | シリコン結晶体構造の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774239A true JPH0774239A (ja) | 1995-03-17 |
| JPH0789564B2 JPH0789564B2 (ja) | 1995-09-27 |
Family
ID=13507659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7306894A Expired - Lifetime JPH0789564B2 (ja) | 1994-04-12 | 1994-04-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789564B2 (ja) |
-
1994
- 1994-04-12 JP JP7306894A patent/JPH0789564B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789564B2 (ja) | 1995-09-27 |
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