JPS6276645A - 複合半導体結晶体構造 - Google Patents

複合半導体結晶体構造

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JPS6276645A
JPS6276645A JP60214853A JP21485385A JPS6276645A JP S6276645 A JPS6276645 A JP S6276645A JP 60214853 A JP60214853 A JP 60214853A JP 21485385 A JP21485385 A JP 21485385A JP S6276645 A JPS6276645 A JP S6276645A
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composite
substrate
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region
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北原　広一
Tamotsu Ohata
大畑　有
Takeshi Kuramoto
倉本　毅
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、複合半導体結晶体構造に関するもので、特に
素子分離を必要とする複数個の機能素子を集積する複合
半導体装置の基板に使用されるものである。
［発明の技術的背景とその問題点］ １つの基板に複数個の能動素子又は受動素子を集積する
複合半導体装置では、素子相互を電気的に分離する必要
がある。　これに用いられる素子間分離法には、逆バイ
アスされたＰＮ接合によるもの、或いは絶縁体によるも
の等がある。　第６図にＰＮ接合により分離された領域
を持つ半導体基板の１例を示す。　Ｐ型の半導体基板１
にＮ型のエピタキシャル層２を堆積し、このエピタキシ
ャル層２にＰ＋型の不純物拡散をおこない素子分離領域
３を前記半導体基板１に達するように形成する。　これ
によりＰＮ接合で囲まれた島状の素子ｆｒＩ域４を得る
。　この素子領域４は前記ＰＮ接合に逆バイアスを印加
することによって他のエピタキシャル層部分とは空乏層
を介して電気的に分離される。　この方式は安価である
ことが利点である。　しかし前記Ｐ＋型の素子分離領域
３を形成する時に、深さ方向とほぼ等しい寸法の横方向
拡散が不可避的に発生し、この為素子分離領ＩＩ！ｔ３
の所要面積が増大する難点がある。　又このＰＮ接合分
離では逆バイアスを印加して使用されるが、この際Ｐ＋
型素子分離領域３は通常接地されるので、この領域に接
する素子領［４のＮ型層は常に正電位に保持する必要が
ある。　これにより素子ｆｆｉ域４内に形成される集積
回路のバイアス回路は制約を受け、例えば異なる導電型
のトランジスタを形成する場合等には極めて複雑なバイ
アス回路が必要となる。　又ＰＮ接合分離では一般に寄
生素子が形成され易く、例えば素子領域４にエミツタ層
とベース層を設け、半導体基板１をコレクタ層とするト
ランジスタを形成する場合には、前記エミツタ層、ベー
ス層及びＰ＋型素子分離領域３により寄生トランジスタ
ができる。
次に第７図に絶縁体による素子分離法の従来例の１つを
示す。　複数のＮ型半導体の素子領域５は、酸化シリコ
ン膜６及び多結晶シリコン層７により分離保持された島
領域を形成している。　この方式は前記ＰＮ接合分離に
必要な逆バイアス回路が不要であり、又寄生素子による
制約が少ない等の利点がある。　しかしこの方式では基
板を多結晶シリコンで構成する形態となるので、非常に
厚い基板が必要となり、経済的に不利であり、又成品と
なった装置では、この基板の一面は絶縁されているため
、これを電流通路として使用することができない。
［発明の目的］ 本発明の目的は、前記問題点を解決し、複合半導体装置
を容易に集積できる新しい複合半導体結晶体構造を提供
することである。
［発明の概要］ 本発明は、第１半導体基板の第１主而に形成された鏡面
の絶縁膜と第２半導体基板の第１主面に設けられた鏡面
又は鏡面に形成された絶縁膜とを密着し、鏡面接合して
なる複合基板と、この複合基板の第１半導体基板及び絶
縁膜に選択的食刻をして設けた少なくとも第２半導体基
板に達する食刻部と、この食刻部の第２半導体基板上に
気相成長により形成されたエピタキシャル層とを具備す
る構造の複合半導体結晶体である。
この構造の複合半導体結晶体は、エピタキシャル層形成
後、所望により第１半導体基板部分とエピタキシャル層
との両方がその表面に露出するまで研磨される。　望ま
しい実施態様は、この研磨して現れた第１半導体基板部
分に、この表面から絶縁膜に達する素子分離領域を選択
的に設け、少なくとも１つの分離された第１半導体基板
部分からなる素子領域を得ると共に、第２半導体基板と
、同基板とモノリシックなエピタキシャル層とからなる
他の素子領域を形成することである。　この場合、第１
半導体基板部分からなる素子領域と第２半導体基板と前
記エピタキシャル層とのそれぞれの不純物８１度及び厚
さを任意に調整することが可能である。
［発明の実施例］ 第１図は本発明の複合半導体結晶体の実施例の断面図で
、第５図はこの実施例の製造工程の一部を示すものであ
る。　第５図（Δ）に示すＮ型シリコンの第１半導体基
板１１の被接合面と、Ｎ＋型シリコンの第２半導体基板
１２の被接合面とは、それぞれ鏡面研磨され、表面粗さ
５００Å以下に形成される。　この際シリコンウェーハ
の表面状態によっては脱脂ならびにシリコンウェーハ表
面に被着するスティンフィルムを除去する処理をおこな
う。　次に清浄な水で水洗処理した後、例えばクラス１
以下の清浄な雰囲気中で熱酸化膜（絶縁膜）１３ａ、１
３ｂを約１μｍ程度形成する。
次に十分清浄な雰囲気下で第１半導体基板１１と第２半
導体基板１２との鏡面相互を密着し、熱処理することに
より第５図（Ｂ）に示づ−ように酸化膜１３を介して強
固に鏡面接合した複合基板１０が得られる。　この複合
基板１０の第１半導体基板１１側の面を研磨し、第１半
導体基板１１の厚さを例えば１００μｍ程度にした後、
この面に選択的に公知の写真食刻工程を施して第５図（
Ｃ）に示すように第１半導体基板１１と第２半導体基板
１２との間の酸化膜１３まで食刻する。　次に第５図（
Ｄ）に示すようにこの酸化膜１３を除去し第２半導体基
板１２の内部まで食刻し、食刻部１４を形成する。　次
に第１図に示すようにこの食刻した而にＮ−型シリコン
を気相成長させて食刻部１４を埋めて第２半導体基板と
モノリシックなエピタキシャル層１５を形成したのら、
第１半導体基板部分の厚されが例えば２０μｍになるま
でその表面を研磨し第１図の複合シリコン結晶体が得ら
れる。　この実施例ではエピタキシャル層１５の厚さａ
は第１半導体基板部分の厚さｂより厚くなっているが、
エピタキシャル層１５の領域に例えば低耐圧大電流のパ
ワー素子を形成する場合には、第２図に示すように、エ
ピタキシャル層１５の厚さａを第１半導体基板部分の厚
さｂにほぼ等しくなるようにする。
更に第１図の複合シリコン結晶体に素子分離技術を適用
し、第３図に示す望ましい実ＩＩＩ態様の複合シリコン
結晶体を得る。　即ち前記複合基板１０の食刻部１４（
又はエピタキシャル層１５）を除く第１半導体基板部分
にこの基板部分の表面から酸化膜１３に達する素子分離
領域１６を設ける。　この実施例では２０μｆｆｌ厚の
第１半導体基板部分の表面からＲＩ　Ｅ　（Ｒｅａｃｔ
ｉｖｅ　ｌ　ｏｎ　　Ｅ　ｔｃｈ−ｉｎｇ　）法によっ
て幅４〜５μｍの−続きの溝を形成し、次に溝の内面に
熱酸化膜１６ａを形成する。
続いて多結晶シリコン層１６ｂをこの溝に堆積し表面を
平坦化する。　素子分離領域１６は熱酸化膜１６ａ及び
多結晶シリコン層１６ｂからなり、この領域１６と酸化
膜１３によって囲まれた領域は他領域と電気的に絶縁さ
れ、いわゆる島領域と呼ばれる素子領域１７が形成され
る。　なお所望により複数個の前記−続きの素子分ＩＩ
！ｉ領域を形成すれば、複数個の素子領域１７が得られ
る。　又実施例では素子分離領域はＲＩＥを使用する誘
電体分離法により形成し、素子分離領域に必要な面積の
縮減を計ったが、所望によりＰ１型領域によるＰＮ接合
分離法を採用してもよい。
第４図は本発明の複合シリコン結晶体に機能素子を形成
した複合半導体装置の応用例の１つを示したものである
。　即ち第２半導体基板１２と、基板１２とモノリシッ
クなエピタキシャル層１５とからなる素子領域にはパワ
ー素子として良く知られるＤ−ＭＯＳ　　ＦＥＴ１８を
形成し、前記島状の素子領域１７には耐圧性をさほど必
要としないＤ−ＭＯＳ　　ＦＥＴの制御部を公知の手法
で形成する。　ただし第４図においては素子領域１７に
制御部の構成要素の１つとしてエミッタ１９、ベース２
０及びコレクタ２１を待つトランジスタ２７を例示する
にとどめた。　複合シリコン結晶体の表面には絶縁物層
２２が形成され、この絶縁物Ｆｍ　２２　ハＤ　−Ｍ　
ＯＳ　　Ｆ　Ｅ　Ｔ　１８　ｆ７）グー１−２３が埋め
込まれいる。　このゲート２３を同一の不純物拡散マス
クとして使用し、公知の拡散法又はイオン注入法により
ベース領ｌｌ１１２４及びソース領１ｉｉ！２５が形成
されると共に、横方向の不純物拡散距離の差からこのＦ
ＥＴのチャネルが形成される。
エピタキシャル層１５のその他の部分と第２半導体基板
１２とはドレイン又はトレイン電流の通路として動作す
る。　複合シリコン結晶体の裏面に導電層２６を形成し
このＤ−ＭＯＳ　　ＦＥＴ１８のドレイン電極として動
作させる。
［発明の効果〕 本発明の複合半導体結晶体ＭＩＩ造においては、各素子
は絶縁体により完全に分離できるため、回路構成上の制
約を受けることが少ない。　又第１半導体基板部分から
なる素子領域と、第２半導体基板と、エピタキシャル層
とのそれぞれの層厚及び不純物濃度は任意に調整できる
ので、これらに適当な差を持たせて耐圧特性が異なる機
能素子を１つの複合半導体結晶体に形成することが可能
である。　又機能素子としてパワー素子を形成した際、
この複合半導体結晶体の史面をその電流通路として有効
利用できて好都合である。′
【図面の簡単な説明】
第１図は本発明の複合半導体結晶体の実施例の断面図、
第２図は本発明の複合半導体結晶体の他の実施例の断面
図、第３図は第１図の複合半導体結晶体の望ましい実施
態様を示す断面図、第４図は本発明の複合半導体結晶体
の応用例を示す断面図、第５図は第１図の複合半導体結
晶体の１３Ｈ工程の一部を示す断面図、第６図は従来の
ＰＮ接合分離法の半導体基板の断面図、第７図は従来の
講電体分離法の半導体基板の断面図である。 １ｏ１１．複合基板、　１１・・・第１半導体基板、１
２・・・第２半導体基板、　１３・・・絶縁膜、　１４
・・・食刻部、　１５・・・エピタキシャル層、　１６
・・・素子分離領域、　１７・・・素子領域、　１８・
・・Ｄ−ＭＯＳ　　ＦＥＴ、　２７・・・トランジスタ
。 ψ〉ｂ 第１図 ］５ 第２図 １３絶球凌 第３図 第５図 第６図 第７図 手続補正ａ（自発） 昭和６０年１０月２ｇ日

Claims (1)

  1. 【特許請求の範囲】 １　第１半導体基板の１つの主面と第２半導体基板の１
    つの主面とを絶縁膜を介して鏡面接合してなる複合基板
    と、この複合基板の第１半導体基板及び絶縁膜に選択的
    食刻をして設けた少なくとも第２半導体基板に達する食
    刻部と、この食刻部の第２半導体基板上に形成したエピ
    タキシャル層とを具備することを特徴とする複合半導体
    結晶体。 ２　前記複合基板の食刻部を除く第１半導体基板部分に
    、該基板部分の表面から絶縁膜に達する素子分離領域を
    設けた特許請求の範囲第１項記載の複合半導体結晶体。
JP60214853A 1985-09-30 1985-09-30 複合半導体結晶体構造 Pending JPS6276645A (ja)

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EP86113185A EP0217288B1 (en) 1985-09-30 1986-09-25 Substrate structure for a composite semiconductor device
US07/396,792 US4948748A (en) 1985-09-30 1989-08-21 Manufacture of a substrate structure for a composite semiconductor device using wafer bonding and epitaxial refill

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