JPH01125858A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH01125858A
JPH01125858A JP62283839A JP28383987A JPH01125858A JP H01125858 A JPH01125858 A JP H01125858A JP 62283839 A JP62283839 A JP 62283839A JP 28383987 A JP28383987 A JP 28383987A JP H01125858 A JPH01125858 A JP H01125858A
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forming
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film
cell
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寛 後藤
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    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 トレンチ構造にて形成された１４ｊが体）Ｉｌ、に作ら
れた記憶セル茶もつ゛１１導体装置およびその製１ｕ方
法、特に半導体柱が絶縁膜裁板上に方向により間隔を変
えて形成されたことを特徴とする半導体装置およびその
製造方法に関し、 半導体装置の微細化および製造工程の短縮を図ることを
Ｕ的とし、 半導体装置の構造は、トレンチ構造にて形成された半導
体柱に作られた記憶セルをもつ半導体装置において、ｎ
ｑ記半導体柱は絶縁膜基板上に形成され、おのおのの半
導体柱にはトランジスタと電荷蓄積用′ｉ？１極とが１
個ずつ、前記絶縁膜基板表面に垂直な方向に直列に並ん
で形成されていることを特徴とし、 半導体装置の製造方法は、絶縁膜基板上に複数の半導体
柱を、一方向では狭く、他の方向では広い間隔をもって
形成する工程と、前記半導体柱表面にキャパシタ絶縁膜
を形成する工程と、前記半導体柱間に導体もしくは半導
体よりなるセルプレートを形成する工程と、１ｉｉｌ記
セルプレートで被覆されていない前記半導体柱表面のキ
ャパシタ絶縁Ｍを除去し、該キャパシタ絶縁膜の除去さ
れた半導体表面にゲート絶縁膜、Ｉｊ；■記セルプレー
ト表面に緯経用絶縁膜を形成する工程と、前記ゲート絶
縁膜が形成された半導体柱側面に、ｒＡ接する半導体柱
に一方向で接触し、他の方向では接触しないように、導
体もしくは半導体よりなるゲート電極用サイドウオール
を形成する工程と、前記サイドウオール表向に絶縁膜を
形成した後、ドレインとなる前記半導体柱の上部が露出
するように層間絶縁＋１’２を形成する工程と、［１；
■記ドレインと接続するピント線用の導電膜を形成する
工程とを含むことを特徴とする。
を特徴とする。
〔産業上の利用分野〕
本発明は、トレンチ構造にて形成さＰｌ、た下唇体柱に
作られた記憶セルをもつ半導体装：ｉ’Ｘおよびその製
造方法、特に半導体柱が絶縁１！タノ、（板上に方向に
より間隔を変えて形成されたことを特徴とする半導体装
置およびその製造方法に関する。
ＤＲＡＭ　（ダイナミックラムダムアクセスメモリ）の
メモリセルにおいては、集積度が向ヒするにつれて平面
的な構造から立体的な構造へと移行してきた。特にトレ
ンチ構造があられれてメモリセルの面積は著しく減少し
た。
〔従来の技術］ 第６図は従来例の縦型のＤＲＡＭのメモリセルの断面図
である（日経マイクロデバイス　１９８６年１月号９８
〜９９頁）。■は高濃度ｐ型Ｓｔノ、！１．仮、２はそ
の」二に形成された低δπ度エピタキシャル層、３はフ
ィールド５ｉＯｚ膜、４はトレンチ、５はトレンチキャ
パシタの誘電体膜、６は高４度ｎ型ポリＳｉが埋込まれ
た蓄積電極、７は対向′心棒（セルプレート）である。
また、８はメモリセルのゲートＳｉＯ□膜、９と１０は
ｎ型Ｓ　／　Ｄ　Ｒ，Ｉｊ域である。なお、９はメモリ
セルのビット線としての機能も有している。
１１はＡＰからなるワード線である。
このメモリセルはビット線９を介して入力する情報をワ
ード線によって選択することにより、トレンチキャパシ
タ（誘電体膜５、蓄積電極６、対向電極７によって構成
されている。）に、ｖｉ積するものである。
このように、キャパシタ部がトレン−ｆ−内に立体的に
形成されるので、これまでのプレーナ型セルに比べて実
効的なキャパシタ面Ｍを広くとることが可能となり、Ｄ
ＲＡＭ　（ダイナミッククンダムアクセスメモリセル）
の高集積化を図ることができる。
〔発明が解決しようとする問題点〕
ところで第６図の従来例のメモリセルによれば、素子の
微細化に伴って隣接セルのＳ　／　Ｄ　？ｉｆｆ域ＩＯ
が近接するので互いの干渉が無視できなくなり、ひいて
はパンチスルーを起こしてにｒ積情報の反転が生じ、信
頼性の低下を招くという問題がある。
本発明はかかる従来の問題に鑑みて創作されたものであ
り、隣接セル間の干渉を少なくして素子の微細化を可能
とするＤＲＡＭのメモリセルの構造とその製造方法の提
供を目的と°４“る。
ｃ問題点を解決するための手段〕 本発明のＤＲＡＭのメモリセルは、トレンチ構造にて形
成された半導体柱に作られた記憶セルをもつ半導体装置
において、 前記゛Ｉ−導体柱は半導体基板上の絶縁膜上に形成され
、おのおのの半導体柱にはトランジスタと電荷〃Ｉ積用
電極とが１個ずつ、前記絶縁膜表面に垂直な方向に直列
に並んで形成されていることを特徴とし、 本発明のＤ　ＲＡ　Ｍのメモリセルの製造方法は、絶縁
１１９基板上に複数の半導体柱を形成する工程と、前記
’ｌ’、　ＬＸ体柱表面にキャパシタ絶縁膜を形成すう
工程と、前記半導体柱間に導体もしくは半導体よりなる
セルプレートを形成する工程と、前記セルプレートで被
覆されていない前記半導体柱表面のキャパシタ絶縁膜を
除去し、該キャパシタ絶縁膜の除去された半導体表面に
ゲート絶縁膜、前記セルプレート表面に絶縁用絶縁膜を
形成する工程と、前記ゲート酸化膜が形成された半導体
柱側面に、隣接する半導体柱に一方向で接触し、他の方
向では接触しないように、ゲート電極用サイドウオール
を形成する工程と、前記サイドウオール表面に絶縁膜を
形成した後、前６己半導体扛の上部が露出するように層
間絶縁膜を形成する工程と、前記の露出した半導体柱の
上部と接続するビット線用の導電＋１２を形成する工程
とを有することを特徴としている。
〔作用〕
本発明のメモリセルによれば、セルトランジスタのソー
ス・ドレインおよびセルキャパシタの浩禎電極は半導体
柱の内側に形成されるので、空乏層の拡がりは隣接セル
側に拡がらない。
このため隣接セル間の干渉を防止できる。
また、本発明の製造方法によれば、了導体柱を形成する
ためのパターニングマスクとピント線形成用のパターニ
ングマスクの二枚のみを用いて形成できる。
すなわち、Ｄ　ＲＡ　Ｍセルを構成する各部をマスクを
用いることなくほぼ［１己整合的に形成するごとができ
るので、製造工程の短縮化と一層の微細化が可能となる
。
〔実施例〕
次に本発明の実施例について説明する。第１図は本発明
の実施例に係るＤＲＡＭのメモリセルの１１１η造を示
す図であり、同図（ａ）が断面図、同図（ｂ）が平面図
である。
図において、１２はＳｉ基板、１３はＳｉｎ。
膜（絶縁ｌｌ２）であり、該５ｉＯｚ膜１３の上に゛Ｉ
６導体柱１９が形成されている。この半導体柱１９には
高濃度ｎ型第１導電層（蓄積電極）１５、低濃度Ｐ型Ｓ
ｉ層１４、ｐ型ネヤネルドープ層１６および第２導電層
（ドレイン）１７が順次形成されている。
また２４は高濃度ｎ型ポリを１２込むことによって形成
された対向電極であり、誘導体膜２４と第１導電層（Ｍ
積電Ｊ／１ｉ）１５とによってセルのキャパシタを形成
している。
また２５はゲー１−３ｉＯ□１１！２．３０はゲート電
極を兼用する高濃度ｎ型ポリＳｉからなるツー１゛線で
あり、セルのトランジスタを（Ｉ１１！成している。
２９はトランジスタのドレイン１７と接続するＡｆから
なるビット線である。
本発明のＤ　Ｉ？ΔＭセルによれば、セルキャパシタが
立体的に形成されるので、セルの平面的な面積の縮小化
が可能となる。
またＤ　Ｉ？　Ａ　ＭセルはＳ　ｉ　Ｏｚ　１１２１３
上の半導体柱に形成され、ｒａｌＢセルはセルプレート
としＣの対向電極２４を介して互いに接触する構成であ
るから、従来のようにＳ　／　ｌ）領域の空乏層が拡が
ってパンチスルーを生じさ−ｌることもなく、情報保持
の信頼性が向上する。
次に第２図を参照しながら本発明の実施例に係るＩ）　
ｒｌ　Ａ　Ｍのメモリセルの製造方法について説明する
。
同図（ａ）に示すように、第１のＳ　ｉ　）、’、ｒ仮
１２を熱酸化して０．５ａｍのＳ　ｉ　Ｏｚ　１１２１
３を形成し、第２のｐ型Ｓｉ基板１４の表面に６゛ｊ１
濃度のｎ型第１導電層１５を形成した後、これらを貼り
合わセる。次にｐ型Ｓｉｌ仮１４側を研磨して薄くし、
５μｍ厚のｐ型Ｓｉ層１４を形成する。
次に同ＩＡ（ｂ）に示すように、ボロンイオン、ヒ素イ
オンを打込んで、Ｐ型チャネルドープ層、１１°Ｇ流度
ｎ型の第２導電層１７を形成する。
次いで同図（Ｃ）に示すように、レジスト又は酸化１１
りをマスクにしてＲＩＥ（異方性エツチング）により゛
ｔ’−１体層をエツチングしてトレンチ（溝）を形成し
、上面積０．７μｍＸＱ、７μｍの半導体柱！９を形成
する。
このとき、隣接する半導体柱１９の間隔は、同図（Ｃ）
の平面図に示すように方向によって異なっており、例え
ばｄ＋−１，１μｍ、ｄ、＝０゜７μｍとする。
次に同図（ｄ）に示すように、膜厚１２０人の５ｉ（）
ｚｌｌり２０を形成し、更にＣＶＤ法により高濃度ｎ型
ポリ５ｉｌｌ々を成長した後に等方性エツチングするこ
とにより、隣接するセル間の溝にポリＳｉ膜２１を埋込
んだ状態にする。その後、フッ酸溶液により露出したＳ
　ｉ　Ｏｘ　ＩＩＱ２０をエンチング除去してセルのキ
ャパシタ用誘電体膜２２を形成する（同図（ｅ））、同
し１（ｅ）の右側に平面図を示している。
次いで同図（ｆ）に示すように、熱酸化して膜ｊゾ２０
０人のゲートＳｔＯ□１１＋、！２５を形成する。
このときポリ５ｉ１１２２１の表面には膜厚４００人の
ＳｉＯ□Ｉｌ’ｊ！２３が形成される。
次に同図（ｇ）に示すように、Ｃｖｌ）法によりポリＳ
ｉ膜を被着した後、ＲＩＥ法によりエンチング除去して
、半導体柱の側「ｌの下部にポリＳｉ膜２６を残す。こ
のときセル間の距離がｄｌの部分はポリＳｉ膜が分離さ
れ、セル間のＶ口離がｄｔの部分はポリＳｉ膜が連続し
ている。これにより、ポリＳｉ膜２１によってゲート電
極とワード線を同時に形成することができる（同図（）
工）の右側の平面図参照）。
次に熱酸化してＳｌＯ□１１９２７を形成する（同図（
ｈ））。
次いで、同図（＋）に示すようにＤ　ｐ　Ｓ　Ｃ１１２
２８を全面に被着し、次に゛ト導体社の表面が露出する
までＤｐＳＧＩＩ２をエツチングする。
次に同図（ｊ）に示すように、Ａｌ膜を被着した後にバ
ターニングしてビット線２９を形成し、該ビット線２９
と第２導電層（ドレイン）１７とを接続する。
このようにして、第１図に示す本発明の実施例に係るＤ
ＲＡＭセルが完成する。
以上のように本発明の実施例の製造方法によれば、半導
体柱１９のパターン形成と、ビット線（Ａｌ膜）のパタ
ーン形成のときのみ、マスクを用いるので製造工程が短
縮化されて歩留りが向上する。またマスクの位置合わせ
余裕を見込む寸法が不要となる分だけ素子の微細化が可
能となる。
第３図は本発明の別の実施例説明図である。例えば第２
図（ｂ）において、チャネルドープ層１６を深くすると
、第３図（ａ）に示すように低濃度ｐ型Ｓｉ層１４はな
くなる。この場合にＤＲＡＭセルは第３図（ｂ）に示す
構造となるが、ＤＲＡＭセルの機能を十分に果たし得る
ものである。
また第１導電層１５を形成しない場合（第４図（ａ））
には、メモリセルは同図（ｂ）に示す構造となるのが、
この構造の場合にも、同様にＤＲＡＭのメモリセルとし
て機能する。
なお、第４図のメモリセルの蓄積電（す（が低濃度ｐ型
Ｓｉで高抵抗のため、近隣の電位に影響されることがあ
るが、この場合には、第５し１に示すようにコンタクト
ホールを介してＳ　ｉ　１！、１４Ｊｉ　（ρ゛）に直
接接続すると、各メモリセルの基板電位は安定化して信
頼性が向上する。
なお、実施例では誘電体ＩＦＪ２２としてＳｉｎ。
膜を用いたが、５ｉ３Ｎ４１漠等の他の二ノら電体膜を
用いてもよいことは勿論である。
〔発明の効果〕
以上説明したように、本発明によれは絶縁膜の上の半導
体柱にＤＲＡＭのメモリセルを形成する構成であるから
、隣接セル間の干渉が少なくなり、従って一層の微細化
と一層の信頼性の向上が可能となる。
また、本発明の製造方法によれば、パターン形成のため
に必要とするマスクの数が極めて少ないので、製造工程
の簡単化、短縮化、微細化が可能となり、また歩留まり
の向上が可能となる。
【図面の簡単な説明】
第１図は本発明の実施例に係るＤＲＡＭのメモリセルの
断面図と平面図、 第２図は本発明のＤＲＡＭのメモリセルの製造工程中の
断面図と平面図、 第３図〜第５図は本発明の別の実施例断面図、第６図は
従来例のＤ　ＲＡ　Ｍのメモリセルの断面図である。 （符号の説明） １２　・・・Ｓｉ　　基１反、 １３・・・５ｉＯ２ＩＩ２． １４・・・ｐ型Ｓｉ層、 １５・・・第１導電層（Ｍ積電極）、 １６・・・チャネルドープ層、 １７・・・第２導電ｒｃＩＪ（ドレイン）、１８・・・
トレンチ、 １９・・・半導体柱、 ２０・・・５ｉＯｚｌｌダ、 ２１・・・ポリＳｉ膜、 ２２・・・誘電体１１ＳＩＯ□１１便）、２３・・・Ｓ
ｉｎ、　膜、 ２４・・・対向電極、 ２５・・・ゲートＳｉＯ□膜、 ２６・・・ポリ５ｉ１９． ２７・・・ＳｉＯ□　膜、 ２８・・・ＤｐＳＧＩＩり、 ２９・・・ビット線（Ａｆｆｉ膜）、 ３０・・・ワード線（ポリＳｉ）。 く−１何 旨 Ｉ　　　　　　　　　　Ｘ ２７Ｓｉθｚｌｌ ノ ／２８ＤＦ′Ｓ嵯 第　２　図（イー３） 第４図 フ１１め−ｔ！や夛１−書の 第　５　図

Claims (3)

    【特許請求の範囲】
  1. （１）トレンチ構造にて形成された半導体柱に作られた
    記憶セルをもつ半導体装置において、前記半導体柱は半
    導体基板上の絶縁膜上に形成され、おのおのの半導体柱
    にはトランジスタと電荷蓄積用電極とが１個ずつ、前記
    絶縁膜表面に垂直な方向に直列に並んで形成されている
    ことを特徴とする半導体装置。
  2. （２）絶縁膜基板上に複数の半導体柱を形成する工程と
    、 前記半導体柱表面にキャパシタ絶縁膜を形成すう工程と
    、 前記半導体柱間に導体もしくは半導体よりなるセルプレ
    ートを形成する工程と、 前記セルプレートで被覆されていない前記半導体柱表面
    のキャパシタ絶縁膜を除去し、該キャパシタ絶縁膜の除
    去された半導体表面にゲート絶縁膜、前記セルプレート
    表面に絶縁用絶縁膜を形成する工程と、 前記ゲート酸化膜が形成された半導体柱側面に、隣接す
    る半導体柱に一方向で接触し、他の方向では接触しない
    ように、ゲート電極用サイドウォールを形成する工程と
    、 前記サイドウォール表面に絶縁膜を形成した後、前記半
    導体柱の上部が露出するように層間絶縁膜を形成する工
    程と、 前記の露出した半導体柱の上部と接続するビツト線用の
    導電膜を形成する工程とを有することを特徴とする半導
    体装置の製造方法。
  3. （３）前記の半導体柱を一方向で狭く他の方向で広い間
    隔をもって形成することを特徴とする特許請求の範囲第
    ２項に記載の半導体装置の製造方法。
JP62283839A 1987-11-10 1987-11-10 半導体装置およびその製造方法 Pending JPH01125858A (ja)

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