JPS62193274A - 半導体記憶装置とその製造方法 - Google Patents
半導体記憶装置とその製造方法Info
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- JPS62193274A JPS62193274A JP61035470A JP3547086A JPS62193274A JP S62193274 A JPS62193274 A JP S62193274A JP 61035470 A JP61035470 A JP 61035470A JP 3547086 A JP3547086 A JP 3547086A JP S62193274 A JPS62193274 A JP S62193274A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、１トランジスタ／１キャパシタのメモリセル
構造をもつ半導体記憶装置とその製造方法に関する。
構造をもつ半導体記憶装置とその製造方法に関する。
（従来の技術）
近年、半導体装置の微細加工技術の進歩により、１トラ
ンジスタ／１キャパシタのメモリセル構造をもつダイナ
ミック・ランダム・アクセス・メモリ＜ｄＲＡＭ）の大
容最化が急速に進んでいる。ｄＲＡＭの情報読み出しの
際の信号の大きさは、ＭＯＳキャパシタの蓄積電荷量で
決り、動作余裕やソフトエラーを考慮すると最小限必要
な電荷器が決まる。蓄積電荷量を大きくするためには、
基本的にはＭＯＳキャパシタの絶縁膜を薄くすること、
又は面積を大きくすることが必要である。
ンジスタ／１キャパシタのメモリセル構造をもつダイナ
ミック・ランダム・アクセス・メモリ＜ｄＲＡＭ）の大
容最化が急速に進んでいる。ｄＲＡＭの情報読み出しの
際の信号の大きさは、ＭＯＳキャパシタの蓄積電荷量で
決り、動作余裕やソフトエラーを考慮すると最小限必要
な電荷器が決まる。蓄積電荷量を大きくするためには、
基本的にはＭＯＳキャパシタの絶縁膜を薄くすること、
又は面積を大きくすることが必要である。
しかし面積を大きくすることは、高集積化を阻害し、ま
た絶縁膜を薄くすることも信頼性上限界がある。そのた
め従来より、小さい占有面積で実質的に大きいキャパシ
タ面積を得るためのメモリセル構造が各所で研究されて
いる。そのなかで、半導体基板に素子分離溝を掘って複
数の島状半導体層を形成し、各島状半導体層の端部側壁
を利用してキャパシタを形成する。 Ｆ ＣＣ（Ｆｏｌ
ｄｅｄＣａｐａｃｉｔｏｒ Ｃｅ１ｌ ）構造が有力
なものとして知られている。
た絶縁膜を薄くすることも信頼性上限界がある。そのた
め従来より、小さい占有面積で実質的に大きいキャパシ
タ面積を得るためのメモリセル構造が各所で研究されて
いる。そのなかで、半導体基板に素子分離溝を掘って複
数の島状半導体層を形成し、各島状半導体層の端部側壁
を利用してキャパシタを形成する。 Ｆ ＣＣ（Ｆｏｌ
ｄｅｄＣａｐａｃｉｔｏｒ Ｃｅ１ｌ ）構造が有力
なものとして知られている。
第９図（ａ＞（ｂ）はそのＦＣＣ構造のｄＲＡＭを示す
平面図とそのＡ−Ａ’断面図である。ｐ型Ｓｉｎ板２０
に素子分離溝２１を形成して複数の島状３ｉ層２３が配
列形成され、素子分離溝２１には所定厚さの素子分離絶
縁！ｌ［２２が埋め込まれている。各島状Ｓ１１！１２
３の長手方向端部の３つの測面と上面にキャパシタ絶縁
膜２４を介してキャパシタ電極２５が形成されている。
平面図とそのＡ−Ａ’断面図である。ｐ型Ｓｉｎ板２０
に素子分離溝２１を形成して複数の島状３ｉ層２３が配
列形成され、素子分離溝２１には所定厚さの素子分離絶
縁！ｌ［２２が埋め込まれている。各島状Ｓ１１！１２
３の長手方向端部の３つの測面と上面にキャパシタ絶縁
膜２４を介してキャパシタ電極２５が形成されている。
キャパシタ電極２５は例えば第１層多結晶シリコン膜で
ある。キャパシタ領域の８１層表面にはｎ型層２６が形
成されている。各島状５ｉ１２３の中ほどにゲート絶縁
膜２７を介してゲート電極２８が形成されている。ゲー
ト電極２８は第２層多結晶シリコン膜により形成される
。そしてゲート電極２８をマスクとしてイオン注入して
ソース、ドレインとなるｎ０形層２９が形成されている
。ゲート絶縁膜２８は島状Ｓ１層２３の長手方向と直交
する方向に連続的に配設されてこれがワード線となる。
ある。キャパシタ領域の８１層表面にはｎ型層２６が形
成されている。各島状５ｉ１２３の中ほどにゲート絶縁
膜２７を介してゲート電極２８が形成されている。ゲー
ト電極２８は第２層多結晶シリコン膜により形成される
。そしてゲート電極２８をマスクとしてイオン注入して
ソース、ドレインとなるｎ０形層２９が形成されている
。ゲート絶縁膜２８は島状Ｓ１層２３の長手方向と直交
する方向に連続的に配設されてこれがワード線となる。
この後全面に絶縁膜３０を被覆し、これにコンタクトホ
ールを開けてビット線となるＡｊ２配線３１が配設され
る。
ールを開けてビット線となるＡｊ２配線３１が配設され
る。
この様なＦＣＣ構造では、素子分離領域を有効に利用し
て島状半導体層の側壁部にキャパシタを形成するため、
小さい占有面積で大きいキャパシタ容量を実現すること
ができる。
て島状半導体層の側壁部にキャパシタを形成するため、
小さい占有面積で大きいキャパシタ容量を実現すること
ができる。
（発明が解決しようとする問題点）
上述したＦＣＣ構造では、素子分離溝２１の底面は全て
素子分離に用いられている。従って素子分離を十分なも
のとするために素子分離絶縁膜２２を十分な厚さに埋め
込み形成すると、キャパシタとして有効に利用できる島
状３ｉ層の側壁面積が小さいものとなる。側壁面積を充
分大きくするためには、素子弁Ｉｌｌをできるだけ深く
し、この溝の底面部に素子分離に必要な最小限の厚み例
えば０．３μｍ程度の膜厚の素子分離絶縁膜を残してエ
ツチングすることが必要であるが、狭い溝内の膜厚の制
御性や埋め込まれる絶縁膜の平坦性を考えると、製造技
術的に非常に難しい。
素子分離に用いられている。従って素子分離を十分なも
のとするために素子分離絶縁膜２２を十分な厚さに埋め
込み形成すると、キャパシタとして有効に利用できる島
状３ｉ層の側壁面積が小さいものとなる。側壁面積を充
分大きくするためには、素子弁Ｉｌｌをできるだけ深く
し、この溝の底面部に素子分離に必要な最小限の厚み例
えば０．３μｍ程度の膜厚の素子分離絶縁膜を残してエ
ツチングすることが必要であるが、狭い溝内の膜厚の制
御性や埋め込まれる絶縁膜の平坦性を考えると、製造技
術的に非常に難しい。
本発明は上記した問題を解決し、素子分離絶縁膜の膜厚
ｔ１１１１１１性や平坦化を必要とせず、ＦＣＣ構造の
利点を生かして小さい占有面積で大きいキャパシタ容量
を実現し、もってメモリセルの高集積化を図った半導体
記憶装置とその製造方法を提供することを目的とする。
ｔ１１１１１１性や平坦化を必要とせず、ＦＣＣ構造の
利点を生かして小さい占有面積で大きいキャパシタ容量
を実現し、もってメモリセルの高集積化を図った半導体
記憶装置とその製造方法を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明にかかる半導体記憶装置は、ＦＣＣ構造を基本と
し、素子分離絶縁膜を極めて小さい幅で十分な厚みのも
のとして、各島状半導体層と素子分離絶Ｉｎ１ｇの間に
所定幅の溝を有し、キャパシタはこの溝の底面及び側壁
を利用して形成された構造とする。
し、素子分離絶縁膜を極めて小さい幅で十分な厚みのも
のとして、各島状半導体層と素子分離絶Ｉｎ１ｇの間に
所定幅の溝を有し、キャパシタはこの溝の底面及び側壁
を利用して形成された構造とする。
この様な構造を実現するための本発明の方法は、先ず半
導体基板上に島状をなす複数の第１のマスクを形成し、
このマスクの側壁部に選択的に第２のマスクを形成して
、これら第１及び第２のマスクを用いて基板をエツチン
グして極めて細い第１の溝を形成する。そして溝に素子
分離絶縁膜を埋込む。次に第１．第２のマスクに重ねて
各島状半導体層の端部を除く領域を覆う第３のマスクを
形成し、この第３のマスクを用いて第２のマスクを選択
的に除去した後、第１及び第３のマスクを用いて露出し
た島状半導体層の端部をエツチングする。これにより、
既に埋め込まれた素子分離絶縁膜と各島状半導体層の端
部の間に素子分離用の第１の溝より浅い第２の溝を形成
する。そしてこの第２の溝の底面及び側壁を利用してキ
ャパシタを形成する。
導体基板上に島状をなす複数の第１のマスクを形成し、
このマスクの側壁部に選択的に第２のマスクを形成して
、これら第１及び第２のマスクを用いて基板をエツチン
グして極めて細い第１の溝を形成する。そして溝に素子
分離絶縁膜を埋込む。次に第１．第２のマスクに重ねて
各島状半導体層の端部を除く領域を覆う第３のマスクを
形成し、この第３のマスクを用いて第２のマスクを選択
的に除去した後、第１及び第３のマスクを用いて露出し
た島状半導体層の端部をエツチングする。これにより、
既に埋め込まれた素子分離絶縁膜と各島状半導体層の端
部の間に素子分離用の第１の溝より浅い第２の溝を形成
する。そしてこの第２の溝の底面及び側壁を利用してキ
ャパシタを形成する。
（作用）
本発明の構造では、素子分離絶縁とキャパシタ溝領域と
は別々である。素子分離絶縁膜は充分に小さい幅で充分
に厚く形成され、この素子分離絶縁膜と各島状半導体層
の端部との間に設けられた溝の底面及び側壁を利用して
キャパシタが形成される。従って、従来のＦＣＣ構造と
異なり、素子分離絶縁膜のＩＩ！厚を充分に大きくして
もそれによりキャパシタ面積が制限されることはなく、
しかもキャパシタは溝の底面をも利用している。従って
、素子分離絶縁膜の膜厚制御の必要がなく、また小さい
占有面積で大きいキャパシタ容量を（ｑることができる
。
は別々である。素子分離絶縁膜は充分に小さい幅で充分
に厚く形成され、この素子分離絶縁膜と各島状半導体層
の端部との間に設けられた溝の底面及び側壁を利用して
キャパシタが形成される。従って、従来のＦＣＣ構造と
異なり、素子分離絶縁膜のＩＩ！厚を充分に大きくして
もそれによりキャパシタ面積が制限されることはなく、
しかもキャパシタは溝の底面をも利用している。従って
、素子分離絶縁膜の膜厚制御の必要がなく、また小さい
占有面積で大きいキャパシタ容量を（ｑることができる
。
また本発明の方法、によれば、第１のマスクを最小設計
ルールによる最小寸法で形成し側壁残しの技術により第
２のマスクを形成して、これら第１゜第２のマスクを利
用して素子分離用の第１の溝な形成することにより、こ
の第１の溝を極めて小さい寸法で形成することができる
。そしてこの第１の溝に素子分離絶縁膜を埋込み、埋め
込まれた素子分離絶縁膜に隣接して島状半導体層端部に
ギャバシタ用の第２の溝を形成することにより、第２の
溝の側壁のみならず底面をもキャパシタＴＡＲとして利
用することができる。従って素子分離絶縁膜の膜厚制御
や平坦化を要せず、ＦＣＣ構造の利点を充分に生かして
大きいキャパシタ容量を実現することができる。
ルールによる最小寸法で形成し側壁残しの技術により第
２のマスクを形成して、これら第１゜第２のマスクを利
用して素子分離用の第１の溝な形成することにより、こ
の第１の溝を極めて小さい寸法で形成することができる
。そしてこの第１の溝に素子分離絶縁膜を埋込み、埋め
込まれた素子分離絶縁膜に隣接して島状半導体層端部に
ギャバシタ用の第２の溝を形成することにより、第２の
溝の側壁のみならず底面をもキャパシタＴＡＲとして利
用することができる。従って素子分離絶縁膜の膜厚制御
や平坦化を要せず、ＦＣＣ構造の利点を充分に生かして
大きいキャパシタ容量を実現することができる。
（実施例）
第１図（ａ）（ｂ）は本発明の一実施例のｄＲＡＭの構
成を示す平面図とそのＡ−Ａ’断面図である。１はｐ型
３ｉ基板であり、これに路長方形状をなす島状Ｓｉ層５
が複数個配列形成されている。各島状Ｓ １１１５は、
最小設計ルールより小さい幅の充分に厚い素子分離絶縁
ｌｌ１６により分離されている。素子分離絶縁１１６と
各島状Ｓｉ層の端部の間には平面形状がコ字状の溝が形
成され。
成を示す平面図とそのＡ−Ａ’断面図である。１はｐ型
３ｉ基板であり、これに路長方形状をなす島状Ｓｉ層５
が複数個配列形成されている。各島状Ｓ １１１５は、
最小設計ルールより小さい幅の充分に厚い素子分離絶縁
ｌｌ１６により分離されている。素子分離絶縁１１６と
各島状Ｓｉ層の端部の間には平面形状がコ字状の溝が形
成され。
この溝を利用してキャパシタ絶縁膜９とキャパシタ１！
極１０からなるＭＯＳキャパシタが形成されている。即
ちキャパシタ１！極１０は、溝の底面と島状５ＩＩＩ５
の端部の３つの側面及び上面の一部に対向するように形
成されている。キャパシタ電極１０が対向する３ｉ層表
面にはｎ型層１１が形成されている。キャパシタ（ｉｉ
域に隣接して各島状３ｉ層５の中ほどにゲート絶縁膜１
２を介してゲート１憔１３を形成して、ＭＯＳトランジ
スタが構成されている。ゲート′！ｌｉ極１３は各島状
５ｉｌ１５の長手方向と直交する方向に連続的に配設さ
れ、これがワード線となっている。ゲート電極１３をマ
スクとしてイオン注入してソース、ドレインとなるｎ＋
形層１４が形成されている。このように素子形成された
基板表面は絶縁ｌ１１５により被覆され、これにコンタ
クト孔を開けてＡ２配線１６が形成されている。Ａ２配
線１６はワード線と直交する方向にＭＯＳ トランジス
タのドレインを共通接続するビット線となる。
極１０からなるＭＯＳキャパシタが形成されている。即
ちキャパシタ１！極１０は、溝の底面と島状５ＩＩＩ５
の端部の３つの側面及び上面の一部に対向するように形
成されている。キャパシタ電極１０が対向する３ｉ層表
面にはｎ型層１１が形成されている。キャパシタ（ｉｉ
域に隣接して各島状３ｉ層５の中ほどにゲート絶縁膜１
２を介してゲート１憔１３を形成して、ＭＯＳトランジ
スタが構成されている。ゲート′！ｌｉ極１３は各島状
５ｉｌ１５の長手方向と直交する方向に連続的に配設さ
れ、これがワード線となっている。ゲート電極１３をマ
スクとしてイオン注入してソース、ドレインとなるｎ＋
形層１４が形成されている。このように素子形成された
基板表面は絶縁ｌ１１５により被覆され、これにコンタ
クト孔を開けてＡ２配線１６が形成されている。Ａ２配
線１６はワード線と直交する方向にＭＯＳ トランジス
タのドレインを共通接続するビット線となる。
第２図（ａ）（ｂ）〜第８図（ａ）（ｂ）ｉ、ｔ、：の
様なｄＲＡＭの製造工程を説明する平面図とそのＡ−Ａ
’断面図である。これらの図を用いて製造工程を説明す
ると、先ず第２図に示すように、ｐ型Ｓｉ基板１の表面
に長方形状の第１のマスク２を複数個配列形成する。こ
の第１のマスク２は例えばフォトレジストであり、その
パターン間隔は最小設計ルールに従う。次に公知の側壁
残しの技術を用いて、第３図に示すように第１のマスク
２の側壁に選択的に第２のマスク３を形成する。
様なｄＲＡＭの製造工程を説明する平面図とそのＡ−Ａ
’断面図である。これらの図を用いて製造工程を説明す
ると、先ず第２図に示すように、ｐ型Ｓｉ基板１の表面
に長方形状の第１のマスク２を複数個配列形成する。こ
の第１のマスク２は例えばフォトレジストであり、その
パターン間隔は最小設計ルールに従う。次に公知の側壁
残しの技術を用いて、第３図に示すように第１のマスク
２の側壁に選択的に第２のマスク３を形成する。
この第２のマスク３は第１のマスク２と異種の材料、例
えばＣＶＤｗｉ化膜である。具体的には、全面にＣＶＤ
酸化膜を被着形成した後にこれを異方性エツチングによ
り全面エツチングすることにより、第２のマスク３を得
る。そして次に第１のマスク２及び第２のマスク３を用
いて基板１を反応性イオンエツチング法によりエツチン
グして、素子分離用の微細な深い第１の溝４を形成する
。続いて第４図に示すように、第１の溝４内に素子分離
絶縁ｌｌ１６を埋込み形成する。素子分離絶１ｉ１１６
は例えば、ＣＶＤ酸化膜であり、全面に被着形成した後
１反応性イオンエツチング法より全面エツチングするこ
とにより埋込み形成される。この後第５図に示すように
、キャパシタ領域となる各島状３ｉ層５の端部ａｍを除
＜＊ｔａに第２のマスク３とは異種の材料、例えばフォ
トレジストからなる第３のマスク７を形成し、これを用
いて第２のマスク３を選択的にエツチング除去する。そ
して霧出した基板表面を反応性イオンエツチング法によ
りエツチングして、第１の溝より浅い、即ち素子分離絶
縁１１６の底面に達しない第２の溝８を形成する。第２
の満８は第５図（ａ）から明らかなように、素子分離絶
縁膜６と各島状３ｉ層５の端部との間に口字状をなして
形成される。この後筒１、第３のマスク２．７は除去す
る。
えばＣＶＤｗｉ化膜である。具体的には、全面にＣＶＤ
酸化膜を被着形成した後にこれを異方性エツチングによ
り全面エツチングすることにより、第２のマスク３を得
る。そして次に第１のマスク２及び第２のマスク３を用
いて基板１を反応性イオンエツチング法によりエツチン
グして、素子分離用の微細な深い第１の溝４を形成する
。続いて第４図に示すように、第１の溝４内に素子分離
絶縁ｌｌ１６を埋込み形成する。素子分離絶１ｉ１１６
は例えば、ＣＶＤ酸化膜であり、全面に被着形成した後
１反応性イオンエツチング法より全面エツチングするこ
とにより埋込み形成される。この後第５図に示すように
、キャパシタ領域となる各島状３ｉ層５の端部ａｍを除
＜＊ｔａに第２のマスク３とは異種の材料、例えばフォ
トレジストからなる第３のマスク７を形成し、これを用
いて第２のマスク３を選択的にエツチング除去する。そ
して霧出した基板表面を反応性イオンエツチング法によ
りエツチングして、第１の溝より浅い、即ち素子分離絶
縁１１６の底面に達しない第２の溝８を形成する。第２
の満８は第５図（ａ）から明らかなように、素子分離絶
縁膜６と各島状３ｉ層５の端部との間に口字状をなして
形成される。この後筒１、第３のマスク２．７は除去す
る。
この後第６図に示すように、高温熱酸化によりキャパシ
タ絶縁膜９を形成し、イオン注入等によりキャパシタ領
域にｎ−形１１１１を形成し、第１層多結晶シリコン躾
の堆積、パターニングによりキャパシタ電極１０を形成
する。キャパシタＷｆｆ１１０は区に示すように、島状
５１Ｍ１５の長手方向に隣接する二つの端部を覆い、第
２の満８に埋め込まれて第２の満８の底面及び側壁即ち
島状Ｓ１層５の端部の３つの側面に対向して、一部上面
にも対向するように、且つ島状３ｉ層５の長手方向と直
交する方向に連続的に配設されるようにバターニングさ
れる。続いて第７図に示すように、島状３ｉ層５の中ほ
どにゲート絶縁１０１２を介して第２１多結晶シリコン
躾によりゲート電極１３を形成し、不純物のイオン注入
によりソース、ドレインとなるｎ＋形層１４を形成して
ＭＯＳトランジスタを作る。ゲート電極１３は島状５ｉ
ｉｉ５の長手方向と直交する方向に連続的に配設されて
、これがワード線となる。最後に第８図に示すように、
全面にＣＶＤ絶縁膜１５を被覆し、これにコンタクト孔
を開け、ビット線となるＡｆｆｉ配置１１６を配設して
完成する。
タ絶縁膜９を形成し、イオン注入等によりキャパシタ領
域にｎ−形１１１１を形成し、第１層多結晶シリコン躾
の堆積、パターニングによりキャパシタ電極１０を形成
する。キャパシタＷｆｆ１１０は区に示すように、島状
５１Ｍ１５の長手方向に隣接する二つの端部を覆い、第
２の満８に埋め込まれて第２の満８の底面及び側壁即ち
島状Ｓ１層５の端部の３つの側面に対向して、一部上面
にも対向するように、且つ島状３ｉ層５の長手方向と直
交する方向に連続的に配設されるようにバターニングさ
れる。続いて第７図に示すように、島状３ｉ層５の中ほ
どにゲート絶縁１０１２を介して第２１多結晶シリコン
躾によりゲート電極１３を形成し、不純物のイオン注入
によりソース、ドレインとなるｎ＋形層１４を形成して
ＭＯＳトランジスタを作る。ゲート電極１３は島状５ｉ
ｉｉ５の長手方向と直交する方向に連続的に配設されて
、これがワード線となる。最後に第８図に示すように、
全面にＣＶＤ絶縁膜１５を被覆し、これにコンタクト孔
を開け、ビット線となるＡｆｆｉ配置１１６を配設して
完成する。
この実施例によれば、素子分離絶縁ｍ６は各キャパシタ
間もＭＯＳトランジスタ間も基板垂直方向に十分な厚み
をもってしかも極めて狭い幅をもって形成される。ぞ、
して素子分離絶縁膜と島状５ｉｌ）端部の間に第２の溝
が形成されて、キャパシタ領域としてこの第２の溝の底
部と、島状３ｉ一層の３つの側面及び上面を有効に利用
しているため、非常に小さい占有面積で大きいキャパシ
タ面積を得ることができる。また第９図に示した従来例
のように溝底部全体に所定厚みの素子分離絶縁膜を埋込
むものと異なり、素子分離絶縁膜の膜厚制御や平坦化な
どを必要としない。従って製造技術的にも有利である。
間もＭＯＳトランジスタ間も基板垂直方向に十分な厚み
をもってしかも極めて狭い幅をもって形成される。ぞ、
して素子分離絶縁膜と島状５ｉｌ）端部の間に第２の溝
が形成されて、キャパシタ領域としてこの第２の溝の底
部と、島状３ｉ一層の３つの側面及び上面を有効に利用
しているため、非常に小さい占有面積で大きいキャパシ
タ面積を得ることができる。また第９図に示した従来例
のように溝底部全体に所定厚みの素子分離絶縁膜を埋込
むものと異なり、素子分離絶縁膜の膜厚制御や平坦化な
どを必要としない。従って製造技術的にも有利である。
更に、最初に形成する第１のマスクを最小設計ルールに
従って形成しているにも拘らず、ＭＯＳトランジスタの
チャネル幅は結果的にこれより広く形成されるから、集
積度を低下させることなく、ＭＯＳトランジスタの狭チ
ャネル効果を抑制することが可能になる、という効果も
得られる。
従って形成しているにも拘らず、ＭＯＳトランジスタの
チャネル幅は結果的にこれより広く形成されるから、集
積度を低下させることなく、ＭＯＳトランジスタの狭チ
ャネル効果を抑制することが可能になる、という効果も
得られる。
本発明は上記実施例に限られるものではない。
例えばキャパシタ絶縁膜やゲート絶縁膜として熱酸化膜
以外の酸化膜或いは窒化膜等を用いることができる。キ
ャパシタ電極やゲート電橋として、ＭＯその他の金属或
いはシリサイドを用いることができる。第１〜第３のマ
スク材料についても、それぞれの用途に応じて種々の組
合わせが可能である。
以外の酸化膜或いは窒化膜等を用いることができる。キ
ャパシタ電極やゲート電橋として、ＭＯその他の金属或
いはシリサイドを用いることができる。第１〜第３のマ
スク材料についても、それぞれの用途に応じて種々の組
合わせが可能である。
その他車発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。
て実施することができる。
［発明の効果］
以上述べたように本発明によれば、微細化してしかも充
分に大きいキャパシタ容量を実現したｄＲＡＭが得られ
る。しかも本発明の方法によれば、素子分離絶縁膜をエ
ツチングにより溝の底部に所定厚み残して形成する、と
いう工程が不要であるため、製造工程が容易であり、ｄ
ＲＡＭの製造コストを下げることができる。
分に大きいキャパシタ容量を実現したｄＲＡＭが得られ
る。しかも本発明の方法によれば、素子分離絶縁膜をエ
ツチングにより溝の底部に所定厚み残して形成する、と
いう工程が不要であるため、製造工程が容易であり、ｄ
ＲＡＭの製造コストを下げることができる。
第１図（ａ）（ｂ）は本発明の一実施例のｄＲＡＭを示
す平面図とそのＡ−Ａ’断面図、第２図（ａ） （ｂ）
〜第８図（ａ＞（ｂ）はそのｄＲＡＭの製造工程を説明
するための平面図とそのＡ−Ａ′断面図、第９図（ａ＞
（ｂ）は従来のｄＲＡＭの一例を示す平面図とそのＡ−
Ａ’断面図である。 １・・・ｐ型Ｓｉ基板、２・・・第１のマスク（フォト
レジスト）、３・・・第２のマスク（ＣＶＤＭ化膜）、
４・・・第１の溝、５・・・島状３ｉ層、６・・・素子
分離絶縁膜、７・・・第３のマスク（フォトレジスト）
、８・・・第２の溝、９・・・キャパシタ絶縁膜、１０
・・・キャパシタ１憧、１１・・・ｎ−形層、１２・・
・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ｎ
＋形層、１５・・・ＣＶＤ絶縁膜、１６・・・Ａ２配線
。
す平面図とそのＡ−Ａ’断面図、第２図（ａ） （ｂ）
〜第８図（ａ＞（ｂ）はそのｄＲＡＭの製造工程を説明
するための平面図とそのＡ−Ａ′断面図、第９図（ａ＞
（ｂ）は従来のｄＲＡＭの一例を示す平面図とそのＡ−
Ａ’断面図である。 １・・・ｐ型Ｓｉ基板、２・・・第１のマスク（フォト
レジスト）、３・・・第２のマスク（ＣＶＤＭ化膜）、
４・・・第１の溝、５・・・島状３ｉ層、６・・・素子
分離絶縁膜、７・・・第３のマスク（フォトレジスト）
、８・・・第２の溝、９・・・キャパシタ絶縁膜、１０
・・・キャパシタ１憧、１１・・・ｎ−形層、１２・・
・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ｎ
＋形層、１５・・・ＣＶＤ絶縁膜、１６・・・Ａ２配線
。
Claims (2)
- （１）素子分離された複数の島状半導体層が配列形成さ
れ、各島状半導体層の端部にキャパシタが、中ほどにＭ
ＯＳトランジスタがそれぞれ形成された１トランジスタ
／１キャパシタ構造の半導体記憶装置において、前記各
島状半導体層の端部と素子分離絶縁膜との間に所定幅の
溝を有し、前記キャパシタは、前記溝の底面及び側壁に
キャパシタ絶縁膜が形成され、この溝にキャパシタ電極
が埋め込まれて構成されていることを特徴とする半導体
記憶装置。 - （２）素子分離された複数の島状半導体層が配列形成さ
れ、各島状半導体層の端部にキャパシタが、中ほどにＭ
ＯＳトランジスタがそれぞれ形成された１トランジスタ
／１キャパシタ構造の半導体記憶装置を製造する方法で
あつて、半導体基板に島状をなす複数の第１のマスクを
形成する工程と、前記各第１のマスクの側壁に選択的に
第２のマスクを形成する工程と、前記第１及び第２のマ
スクを用いて基板をエッチングして第１の溝を形成して
複数の島状半導体層を得る工程と、前記第１の溝に素子
分離絶縁膜を埋め込み形成する工程と、前記第１、第２
のマスクに重ねて各島状半導体層の端部を除く領域を覆
う第３のマスクを形成する工程と、前記第３のマスクを
用いて前記第２マスクを選択的に除去する工程と、前記
第１及び第３のマスクを用いて露出した各島状半導体層
の端部をエッチングして前記第１の溝より浅い第２の溝
を形成する工程と、前記第１及び第３のマスクを除去し
、前記第２の溝の底面及び側壁にキャパシタ絶縁膜を形
成し、この第２の溝に埋込むようにキャパシタ電極を形
成する工程と、前記各島状半導体層の中ほどにＭＯＳト
ランジスタを形成する工程とを備えたことを特徴とする
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035470A JPS62193274A (ja) | 1986-02-20 | 1986-02-20 | 半導体記憶装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035470A JPS62193274A (ja) | 1986-02-20 | 1986-02-20 | 半導体記憶装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62193274A true JPS62193274A (ja) | 1987-08-25 |
Family
ID=12442666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61035470A Pending JPS62193274A (ja) | 1986-02-20 | 1986-02-20 | 半導体記憶装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62193274A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172455A (ja) * | 1987-01-09 | 1988-07-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH04162566A (ja) * | 1990-10-25 | 1992-06-08 | Nec Corp | 半導体記憶装置 |
| JP2007197215A (ja) * | 2005-12-26 | 2007-08-09 | Ricoh Co Ltd | 用紙搬送装置及び画像形成装置 |
-
1986
- 1986-02-20 JP JP61035470A patent/JPS62193274A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172455A (ja) * | 1987-01-09 | 1988-07-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH04162566A (ja) * | 1990-10-25 | 1992-06-08 | Nec Corp | 半導体記憶装置 |
| JP2007197215A (ja) * | 2005-12-26 | 2007-08-09 | Ricoh Co Ltd | 用紙搬送装置及び画像形成装置 |
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