JPH0496272A - 高集積半導体メモリ装置及びその製造方法 - Google Patents

高集積半導体メモリ装置及びその製造方法

Info

Publication number
JPH0496272A
JPH0496272A JP2297044A JP29704490A JPH0496272A JP H0496272 A JPH0496272 A JP H0496272A JP 2297044 A JP2297044 A JP 2297044A JP 29704490 A JP29704490 A JP 29704490A JP H0496272 A JPH0496272 A JP H0496272A
Authority
JP
Japan
Prior art keywords
capacitor
forming
memory cell
film
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2297044A
Other languages
English (en)
Other versions
JPH0727978B2 (ja
Inventor
Seong-Tae Kim
晟泰 金
Kyung-Hun Kim
金　景勲
Jae-Hong Ko
高　在弘
Su-Han Choi
崔　壽漢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH0496272A publication Critical patent/JPH0496272A/ja
Publication of JPH0727978B2 publication Critical patent/JPH0727978B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高集積半導体メモリ装置及びその製造方法に関
するもので、特にメモリセル領域を増やさなくてもキャ
パシタの有効面積を最大化しうる高集積半導体メモリ装
置及びその製造方法に関するもでのである。
（従来の技術及び発明か解決しようとする課題）半導体
メモリの技術分野においては一つのチップ上にメモリセ
ルの数を増やそうと努力しつつあるが、このような目的
を達成するためには、制限されたチップの表面上に多数
のメモリセルか形成されるメモリセルアレイの面積を最
小化することが重要である。
したかって、最小面積の側面から一つのトランジスタと
一つのキャパシタよりメモリセルを構成するＤ　ＲＡ　
Ｍ　（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　
Ｍｅｍｏｒｙ）がよく知られている。しかし、前記メモ
リセルにおいてほとんどの面積を占める部分はキャパシ
タの占める面積なので、半導体装置が高集積化されゆく
につれ、前記キャパシタの占める面積を最小化しながら
も前記キャパシタの容量を大きくして情報検出を容易に
し、α粒子によるソフトエラーを減少させることが重要
になっている。
前記のようなキャパシタの占める面積を最小化し、スト
レージキャパシタの容ｉを最大化するため、各メモリセ
ルのストレージ電極を隣合うメモリセルの領域まで拡張
させるスプレッドスタックキャパシタ（Ｓｐｒｅａｄ　
５ｔａｃｋｅｄ　Ｃａｐａｃｉｔｏｒ；以下ＳＳＣと称
する）セル構造か考案された。このようなＳＳＣセルを
有する従来のメモリセル構造として１９８９年発行され
たＩＥＤＭ８９の３１頁ないし３４頁に開示されたもの
かある。
前記に開示された技術はトランジスタの形成された半導
体基板に各トランジスタのソース領域を露出してキャパ
シタの第１電極を形成し、隣合うメモリセルの領域に前
記第１電極が相互拡張された構成からなっている。しか
し、前記のようなＳＳＣセルの構成においては６４Ｍｂ
ｉｔのＤＲＡＭか実現できるが、さきに形成される１次
キャパシタか後工程を通じて形成される２次キャパシタ
の間で形成されなければならないので、セルサイズか一
層減少される２５６ＭｂｉｔのＤＲＡＭで要求される十
分なキャパシタの有効面積を確保することには限界か生
じる。なぜならば、第１メモリセルの各キャパシタのサ
イズは第２メモリセルの各キャパシタによって制限され
るので、第２メモリセルの各キャパシタのサイズは第１
メモリセルの各キャパシタのサイズと平行をなすために
は左右に拡張される部分か制限されなけれはならない。
従って、第２メモリセルの各キャパシタを第１メモリセ
ルのキャパシタ上で互いに最大に隣接するように拡張さ
せることができなかった。
第２メモリセルの各キャパシタを第１メモリセルのキャ
パシタ上で互いに最大に隣接するように拡張させなから
、第１メモリセルの各キャパシタのサイズと平行を維持
するためには第１メモリセルの各キャパシタのサイズを
増やすべきである。しかし、従来のＳＳＣセル構造では
第１メモリセルの各キャパシタのサイズが第２メモリセ
ルの各キャパシタによって制限されるのでセルサイズが
もっとも縮まる２５６Ｍ　　ｂｉｔ　　ＤＲＡＭで要求
されるキャパシタの有効面積を確保するにはすこし足り
ないとことかあった。
本発明の目的は前記のような従来の技術の問題点を解決
するため、スタック形キャパシタセルとトレンチ併合形
キャパシタ上ルが交互に隣合うようなメモリセルアレイ
を実現したＤＲＡＭを提供することである。
本発明の他の目的は前記の構造のＤＲＡＭを効率的に製
造できる製造方法を提供することである。
（課題を解決するための手段） 前記の目的を達成するたために本発明によるＤＲＡＭの
メモリセルアレイは、第１伝導形の半導体基板−Ｆにア
クティブ領域を限定するために選択的に形成されたフィ
ールド酸化膜と、前記アクティブ領域上に形成されたメ
モリセルを具備する半導体装置において、前記メモリセ
ルはスタック−トレンチ併合形キャパシタを具備する１
次メモリセルとスタック形キャパシタを具備する２次メ
モリセルからなり、前記１次及び２次メモリセルのそれ
ぞれは行方向と列方向に隣合って配置されることを特徴
とする。
前述した構造のメモリセルアレイを製造するに適合な製
造方法は、第１伝導形の半導体基板上にフィールド酸化
膜を成長させアクティブ領域を限定する第１下程と、前
記アクティブ領域上にメモリセルの構成要素であるトラ
ンジスタを形成し、その結果得られた層構造の上に第１
絶縁層を形成する第２工程と、前記トランジスタの各ド
レイン領域と連結されるようにビットラインを形成し、
その結果得られた層構造の上に第２絶縁層を形成する第
３工程と、スタック−トレンチ併合形キャパシタを具備
する１次メモリセルを形成するために所定部分のソース
領域を露出して第１開口を形成する第４工程と、前記第
１開口を適用して半導体基板にトレンチを形成する第５
工程と、前記トレンチ内面と第２絶縁層の上にキャパシ
タを形成し、その結果得られた層構造の上に第３絶縁層
を形成する第６工程と、前記１次メモリセルと行方向及
び列方向に隣合うトランジスタのソース領域を露出して
第２開口を形成する第７工程と、前記第２開口を通じて
スタック形キャパシタを形成する第８下程とを具備する
ことを特徴とする。
（実施例） 以下、添付した図面を参照して本発明を説明する。
第１図は本発明によるメモリセルアレイの一部断面図で
ある。
本発明によるメモリセルアレイは第１図に示したように
、スタック−トレンチ併合形キャパシタ１１．１２．１
３を具備するメモリセルＭｌ、Ｍ３とスタック形キャパ
シタ２０，２１．２２を具備するメモリセルＭ２が交互
に隣合って配置されるように形成される。そして、前記
メモリセルにおいて、第１及び第３メモリセルＭｌ、Ｍ
３のストレージ電極（キャパシタの第１電極）１１は隣
合う第２メモリセルＭ２の領域に拡張され、第２メモリ
セルＭ２のストレージ電極２０もやはり前記第１及び第
３メモリセルＭｌ、Ｍ３の領域に拡張される。前記第１
図の断面図に図示されたメモリセルアレイは行方向に隣
合うメモリセルを示したか、列方向のアレイも行方向の
ようにスタックトレンチ併合形キャパシタを具備するメ
モリセルとスタック形キャパシタとを具備するメモリセ
ルか交互に隣合って配置される。
第２Ａ図ないし第２Ｇ図は本発明によるメモリセルアレ
イの製造工程の一実施例を図示した工程順序図である。
第２Ａ図は半導体基板１００上にトランジスタ及びビッ
トライン５の形成工程を図示したもので、まず第１伝導
形の半導体基板１００上に選択酸化法によるフィールド
酸化膜１０１を成長させてアクティブ領域を限定する。
このアクティブ領域」二にケート酸化膜を介してトラン
ジスタのゲート電極１になる不純物のドーピングされた
第１多結晶シリコン層を形成し、同時に前記フィールド
酸化膜１０１上の所定部分に隣接するメモリセルのゲー
ト電極と連結される第１導電層４、例えば不純物のドー
ピングされた第１多結晶シリコン層を形成する。そして
、前記ゲート電極１の両側の半導体基板表面にイオン注
入を通じてソース領域２及びドレイン領域３を形成し、
前述した構造の全体表面−Ｌに５００Å〜２０００八程
度の第１絶縁層１１、例えばＨＴ　Ｏ（Ｉｌｉｇｈ　Ｔ
ｅｍｐｅｒａｔｕｒｅ　０ｘｉｄｅ）膜あるいはＬ　Ｔ
　Ｏ（Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　０ｘｉｄｅ）
膜を沈積する。その後、前記ドレイン領域３の一部分を
露出してビットラインで使われる金属層５を形成する。
ここで、前記第２Ａ図の断面図は第１、第２及び第３メ
モリセルＭｌ、Ｍ２．Ｍ３を含む。
第２Ｂ図は第２絶縁層１２及び第１開口ＯＰＩの形成工
程を図示したもので、前記第２Ａ図工程以後、５００Å
〜３０００八程度の第２絶縁層１２、例えばＨＴＯ膜を
沈積する。そして、この第２絶縁層の上にマスクパター
ンを適用して前記第１及び第３メモリセルＭ１．Ｍ３の
ソース領域２を露出させる第１開口ＯＰＩを形成する。
第２Ｃ図はトレンチ１０及びキャパシタの第１電極で使
われる第２導電層１１の形成工程を図示したもので、前
記第１開口を通じて半導体基板をエツチングすることに
よってトレンチ１０を形成し、このトレンチ１０の内面
と前記第２絶縁層１２−ヒにキャパシタの第１電極で使
われる２００Å〜３０００八程度の第２電極層１１、例
えば不純物のドーピングされた第２多結晶シリコン層を
沈積して第２Ｃ図のような電極パターンを形成する。
ここで前記トレンチ１０の深さは所望のキャパシタンス
値によって０．５μｍ〜１０μｍ程度で調節できる。
第２Ｄ図は誘電体膜１２及びキャパシターの第２電極で
使われる第３導電層１３の形成工程を図示したもので、
前記第２導電層１１の上に誘電体膜１２及びキャパシタ
の第２電極で使われる５００Å〜４０００八程度の第３
導電層１３を連続的に形成してスタック−トレンチ併合
形キャパシタを具備した１次メモリセルＭｌ、Ｍ３を完
成する。
この際、前記誘電体膜１２はＨＴＯ膜あるいはＬＴＯ膜
のような酸化膜構造あるいは酸化膜（Ｏｗｉｄｅ）／窒
化膜（Ｎｉｔｒｉｄｅ）　／酸化膜（Ｏｘｉｄｅ）構造
、すなわちＯＮＯＮｏ構造いは窒化膜（Ｎｉｔｒｉｄｅ
）　／酸化膜（Ｏｘｉｄｅ）構造、即ちＮｏ構造である
。ここで前記スタック−トレンチ併合形キャパシタの代
わりに電荷がトレンチの外郭に蓄積されるアウトサイド
（ｏｕｔｓｉｄｅ）　　トレンチ形キャパシタを形成す
ることもできる。
第２Ｅ図は第３絶縁層１３及び第２開口ＯＰ２の形成工
程を図示したもので、前記第２Ｄ図工程以後５００Å〜
３０００八程度の第３絶縁層１３、例えばＨＴＯ膜を沈
積した後、前記第２メモリセルＭ２のソース領域２を露
出させるために第２開口○Ｐ２を形成する。ここで、前
記第３絶縁層は５００Å〜４０００Ａ程度のＢ　Ｐ　Ｓ
　Ｇ　（Ｂｏｒｏ　Ｐｈ。
５ｐｈｏｒｕｓ　５ｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜を
沈積した後リフロー　（ｒｅｆ　ｌｏｗ）工程によって
平坦化させることによって形成しうる。
第２Ｆ図はキャパシタの第１電極で使われる第４導電層
２０、誘電体膜２１及びキャパシタの第２電極で使われ
る第５導電層２２の形成工程を図示したので、まず前記
第２Ｅ図工程以後キャパシタの第１電極で使われる３０
０Å〜４０００八程度の第４導電層２０、例えば不純物
のドーピングされた第４多結晶シリコン層を沈積して第
２Ｆ図のような電極パターンを形成する。そして、前記
第４導電層２０の一上に誘電体膜２１及びキャパシタの
第２電極で使われる５００Å〜４０００八程度の第５導
電層２２を連続的に形成してスタック形キャパシタを具
備した２次メモリセルＭ２を完成する。この際、前記誘
電体膜２１はＨＴＯ膜あるいはＬＴＯ膜のような酸化膜
構造あるいはＯＮＯＮｏ構造いはＮｏ構造である。
第２Ｇ図は平坦化層３０及び金属電極３１の形成工程を
図示したもので、前記第２Ｆ図工程以後平坦化層３０、
例えはＢＰＳＧ膜を沈積して平坦化作業を行なった後、
金属電極３１を形成することによって、スタック−トレ
ンチ形キャパシタセルとスタック形キャパシタセルとを
具備するＤＲＡＭを完成する。
第３Ａ図ないし第３Ｅ図は本発明によるメモリセルアレ
イの製造工程を図示した他の実施例の工程順序図である
。
第３Ａ図の以前の工程は前記第２Ａ図の工程と同一であ
る。
第３Ａ図は第２絶縁層１２、窒化膜Ｎ及び第４絶縁層１
４の形成工程を図示したもので、前記第２Ａ図工程以後
５０〇Å〜３００〇八程度の第２絶縁層１２、例えばＨ
ＴＯ膜１００Ａ〜５００〇八程度の窒化膜Ｎ及び５００
Ａ〜４００〇八程度の第４絶縁層１４、例えばＨＴＯ膜
を順次に形成する。
第３Ｂ図はトレンチ１０、キャパシタの第１電極で使わ
れる第２導電層１１及び中間平坦化層３２の形成工程を
図示したもので、前記第４絶縁層１４の上にマスクパタ
ーンを適用して前記第１及び第３メモリセルＭｌ、Ｍ３
のソース領域２を露出させる第１開口を形成する。そし
て、この第１開口を通じて半導体基板をエツチングする
ことによってトレンチ１０を形成し、このトレンチ１０
の内面と前記第４絶縁層１４の上にキャパシタの第１電
極で使われる２０〇Å〜３００〇八程度の第２導電層１
１、例えは不純物のドーピング゛された第２多結晶シリ
コン層を沈積して第３Ｂ図のような電極パターンを形成
する。それから中間平坦化層３２、例えばＳ　ＯＧ　（
Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）膜を沈積して平坦化させ
る。この際、前記中間平坦化層３２としてＳＯＧ膜とＨ
ＴＯ膜の積層膜あるいはＨＴＯ膜あるいはＨＴＯ膜とＢ
　Ｐ　Ｓ　Ｇ　（Ｂｏｒｏ−Ｐｈｏｓｐｈｏｒｕｓ　５
ｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜の積層膜を使うことも
できる。ここで、前記トレンチ１０の深さは所望のキャ
パシタンス値によって０．５〜１０μｍ程度に調節でき
る。
第３Ｃ図は第２開口及びキャパシタの第１電極で使われ
る第４導電層２０の形成工程を図示したもので、前記中
間平坦化層３２の形成後に前記第２メモリセルＭ２のソ
ース領域２を露出させる第２開口を形成し、この第２開
口と前記中間平坦化層３２の上にキャパシタの第１電極
で使われる３００Ａ〜４０００Ａ程度の第４導電層２０
、例えば不純物のドーピングされた第４多結晶シリコン
層を沈積して第３Ｃ図のような電極パターンを形成する
。
第３Ｄ図は前記第４絶縁層及び前記中間平坦化層の除去
工程を図示したもので、前記窒化膜Ｎを蝕刻防止層とし
て使って、前記第２導電層１１と第４導電層２０との間
にある第４絶縁層及び中間平坦化層を湿式蝕刻法で除去
することによって各メモリセルの第１電極パターンの表
面積を増加させる。
第３Ｅ図は誘電体膜３３及びキャパシタの第２電極で使
われる第６導電層３４の形成工程を図示したもので、前
記第３Ｄ図工程以後前記第２導電層１１と第４導電層２
０の上に誘電体膜３３を形成し、続いてキャパシタの第
２電極で使われる５０〇Å〜５００〇八程度の第６導電
層３４、例えば不純物のドーピングされた第６多結晶シ
リコン層を沈積して１次メモリセルＭｌ、Ｍ３及び２次
メモリセルＭ２を完成する。この際、前記誘電体膜３３
はＨＴＯ膜あるいＬＴＯ膜のような酸化膜構造あるいは
ＯＮＯ構造である。
前記第３Ｅ図工程以後平坦化層、例えばＢＰＳＧ膜を沈
積して平坦化作業を進行した後金属電極を形成すること
によって、スタック−トレンチ形キャパシタセルとスタ
ック形キャパシタセルとを具備するＤＲＡＭを完成する
。
（発明の効果） 以上のように、本発明によるキャパシタは従来のＳＳＣ
構造で１次キャパシタに当たるものとしてスタック−ト
レンチ併合形（あるいはトレンチ形）キャパシタを使い
、２次キャパシタに当たるものとしてスタック形キャパ
シタを使うことによって、前記スタック−トレンチ併合
形（あるいはトレンチ形）キャパシタ形成の時２次キャ
パシタ、すなわち前記スタック形キャパシタ間の間隔を
制限されなく十分なキャパシタの有効面積を確保できる
。また、前記２次キャパシタ（スタック形キャパシタ）
形成の時、前記１次キャパシタ、すなわちスタック−ト
レンチ併合形（あるいはトレンチ形）キャパシタか従来
１次キャパシタであるスタック形キャパシタより段差を
大幅に縮められるので工程を順調に進行させうる。
そして、本発明のメモリセルアレイは前記スタック−ト
レンチ併合形（あるいはトレンチ形）キャパシタを具備
する１次メモリセルと前記スタック形キャパシタを具備
する２次メモリセルとを行方向及び列方向に隣合って配
置させることによって、前記トレンチを含むメモリセル
が交互に製造されるので前記トレンチを含むメモリセル
間の漏れ電流問題とα粒子によるソフトエラー問題を除
去することができるという長所がある。
また、本発明による第２実施例のキャパシタは第１電極
で使われる導電層の下に占める酸化膜及び中間平坦化層
を蝕刻することによって、前記導電層の上部及び側面の
みならず底面までもキャパシタの第１電極で使うことに
なってキャパシタの有効面積を極大化させうる。従って
、半導体装置の高集積化によるキャパシタの容量減少を
構造的に改善できる。
【図面の簡単な説明】
第１図は本発明によるメモリセルアレイの一部断面図。 第２Ａ図ないし第２Ｇ図は本発明によるメモリセルアレ
イの製造工程の一実施例を図示した工程順序図。 第３Ａ図ないし第３Ｅ図は本発明によるメモリセルアレ
イの製造工程の他の実施例を図示した工程順序図。 １００・・・半導体基板、　　　１０１・・・フィール
ド酸化膜、１・・・ゲート電極、　　　　２・・・ソー
ス領域、３・・・ドレイン領域、 ４・・・第１導電層あるいは第１多結晶シリコン層５・
・・金属層あるいはビットライン、１１．１２，１３．
１４・・・第１．第２、第３、第４絶縁層、Ｎ・・・窒
化膜、 ＯＰＩ、ＯＦ２．・・・第１、第２開口、Ｍｌ・・・第
１メモリセルあるいは１次メモリセル、Ｍ３・・・第３
メモリセルあるいは１次メモリセル、１０・・・トレン
チ、 １１・・・第１電極あるいは第２導電層あるいは第２多
結晶シリコン層、 １２・・・誘電体膜、 １３・・・第２電極あるいは第３導電層あるいは第３多
結晶シリコン層、 Ｍ２・・・第１メモリセルあるいは２次メモリセル、２
０・・・第１電極あるいは第４導電層あるいは第４多結
晶シリコン層、 ２１・・・誘電体膜、 ２２・・・第２電極あるいは第５導電層あるいは第５多
結晶シリコン層、 ３０・・・平坦化層、　　　　３１・・・金属電極、３
２・・・中間平坦化層、　　３３・・・誘電体膜、３４
・・・第２電極あるいは第６導電層あるいは第６多結晶
シリコン層。

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板に形成された一つのスイッチングトラン
    ジスタとこのスイッチングトランジスタ上に積層された
    一つのスタック形キャパシタとを有する複数のメモリセ
    ルを具備し、前記メモリセルの中第１メモリセルの各ス
    タック形のストレージ電極は左右に隣接する第２メモリ
    セルの領域まで拡張され、前記第２メモリセルの各スタ
    ック形キャパシタのストレージ電極は前記第１メモリセ
    ルの領域まで拡張されて、前記第１メモリセルの拡張さ
    れたストレージ電極上に前記左右に隣接する第２メモリ
    セルの各拡張されたストレージ電極が部分的にオーバラ
    ップされる構造を有する高集積半導体メモリ装置におい
    て、 前記第１メモリセルの各キャパシタは前記スタック形キ
    ャパシタと前記スイッチングトランジスタのソース領域
    で前記半導体基板内に形成されるトレンチ形キャパシタ
    とを具備することを特徴とする高集積半導体メモリ装置
    。 ２、前記第１メモリセルと第２メモリセルはそれぞれ行
    方向と列方向に交互に配置されることを特徴とする請求
    項１記載の高集積半導体メモリ装置。 ３、前記トレンチ形キャパシタはアウトサイドトレンチ
    形とすることを特徴とする請求項２記載の高集積半導体
    メモリ装置。 ４、前記トレンチの深さは０．５〜１０μｍ程度とする
    ことを特徴とする請求項３記載の高集積半導体メモリ装
    置。 ５、第１伝導形の半導体基板上にフィールド酸化膜を成
    長させアクティブ領域を限定する第１工程；前記アクテ
    ィブ領域上にメモリセルの構成要素であるトランジスタ
    を形成し、その結果得られた層構造の上に第１絶縁層を
    形成する第２工程；前記トランジスタの各ドレイン領域
    と連結されるようにビットラインを形成し、その結果得
    られた層構造の上に第２絶縁層を形成する第３工程；ス
    タック−トレンチ併合形キャパシタを具備する１次メモ
    リセルを形成するために所定部分のソース領域を露出し
    て第１開口を形成する第４工程前記第１開口を適用して
    半導体基板にトレンチを形成する第５工程； 前記トレンチ内面と第２絶縁層の上にキャパシタを形成
    し、その結果得られた層構造の上に第３絶縁層を形成す
    る第６工程； 前記１次メモリセルの行方向と列方向に隣合うトランジ
    スタのソース領域を露出して第２開口を形成する第２工
    程；及び 前記第２開口を通じてスタック形キャパシタを形成する
    第８工程を具備することを特徴とする高集積半導体メモ
    リ装置の製造方法。 ６、前記第３工程の第２絶縁層は前記ビットライン形成
    以後第１酸化膜、窒化膜及び第２酸化膜を順次に形成す
    る工程を含むことを特徴とする請求項５記載の高集積半
    導体メモリ装置の製造方法。 ７、前記第６工程は前記トレンチ内面と第２酸化膜の上
    にキャパシタの第１電極で使われる導電層を形成し、そ
    の結果得られた層構造の上に中間平坦化層を沈積してな
    ることを特徴とする請求項５記載の高集積半導体メモリ
    装置の製造方法。 ８、前記第８工程は前記第２開口を通じてスタック形キ
    ャパシタの第１電極で使われる導電層を形成してなるこ
    とを特徴とする請求項７記載の高集積半導体メモリ装置
    の製造方法。 ９、前記第１酸化膜及び第２酸化膜はＨＴＯ膜からなる
    ことを特徴とする請求項５記載の高集積半導体メモリ装
    置の製造方法。 １０、前記中間平坦化層はＳＯＧ膜からなることを特徴
    とする請求項７記載の高集積半導体メモリ装置の製造方
    法。 １１、前記中間平坦化層はＳＯＧ膜とＨＴＯ膜の積層膜
    からなることを特徴とする請求項７記載の高集積半導体
    メモリ装置の製造方法。 １２、前記中間平坦化層はＨＴＯ膜とＢＰＳＧ膜の積層
    膜からなることを特徴とする請求項７記載の高集積半導
    体メモリ装置の製造方法。 １３、前記第８工程後に前記窒化膜の上にある第２酸化
    膜及び中間平坦化層を除去する第９工程を含むことを特
    徴とする請求項７記載の高集積半導体メモリ装置の製造
    方法。 １４、前記第２酸化膜及び中間平坦化層は湿式蝕刻法を
    通じて除去されることを特徴とする請求項１３記載の高
    集積半導体メモリ装置の製造方法。 １５、前記第９工程以後露出されたすべての導電層の上
    に誘導体膜を同時に形成することを特徴とする請求項１
    ３記載の高集積半導体メモリ装置の製造方法。 １６、前記誘導体膜は前記露出された導電層の表面に沿
    って一番目の酸化膜を形成する工程と、この酸化膜の上
    に窒化膜を形成する工程と、この窒化膜の上に二番目の
    酸化膜を形成する工程とを通じて形成されることを特徴
    とする請求項１５記載の高集積半導体メモリ装置の製造
    方法。 １７、前記第１、第２及び第３絶縁層はＨＴＯ膜からな
    ることを特徴とする請求項５記載の高集積半導体メモリ
    装置の製造方法。 １８、前記第６工程の第３絶縁層は１次メモリセルのキ
    ャパシタ形成後５００Å〜４０００Å程度のＢＰＳＧ膜
    を沈積してリフローさせることによって形成されること
    を特徴とする請求項５記載の高集積半導体メモリ装置の
    製造方法。
JP29704490A 1990-08-14 1990-11-01 高集積半導体メモリ装置及びその製造方法 Expired - Lifetime JPH0727978B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR90-12555 1990-08-14
KR1019900012555A KR930007194B1 (ko) 1990-08-14 1990-08-14 반도체 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
JPH0496272A true JPH0496272A (ja) 1992-03-27
JPH0727978B2 JPH0727978B2 (ja) 1995-03-29

Family

ID=19302368

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29704490A Expired - Lifetime JPH0727978B2 (ja) 1990-08-14 1990-11-01 高集積半導体メモリ装置及びその製造方法

Country Status (11)

Country Link
US (1) US5124765A (ja)
JP (1) JPH0727978B2 (ja)
KR (1) KR930007194B1 (ja)
CN (1) CN1030631C (ja)
DE (1) DE4034995C2 (ja)
FR (1) FR2665982B1 (ja)
GB (1) GB2247105B (ja)
HK (1) HK189895A (ja)
IT (1) IT1244053B (ja)
NL (1) NL9002376A (ja)
RU (1) RU2127928C1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4122038C2 (de) * 1990-07-03 1994-08-25 Mitsubishi Electric Corp Herstellungsverfahren für einen DRAM
WO1994003898A1 (de) * 1992-08-10 1994-02-17 Siemens Aktiengesellschaft Dram-zellenanordnung
US5739576A (en) * 1995-10-06 1998-04-14 Micron Technology, Inc. Integrated chip multilayer decoupling capacitors
US6150211A (en) 1996-12-11 2000-11-21 Micron Technology, Inc. Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry
US6020609A (en) * 1997-10-31 2000-02-01 Texas Instruments - Acer Incorporated DRAM cell with a rugged stacked trench (RST) capacitor
US5942777A (en) * 1998-05-05 1999-08-24 Sun Microsystems, Inc. Memory device including a memory array having a combination of trench capacitor DRAM cells and stacked capacitor DRAM cells
JP4005805B2 (ja) * 2001-12-17 2007-11-14 株式会社東芝 半導体装置
KR20040009383A (ko) * 2002-07-23 2004-01-31 삼성전자주식회사 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체메모리 소자 및 그 제조 방법
CN1324671C (zh) * 2002-09-06 2007-07-04 旺宏电子股份有限公司 波浪状电容器及其制造方法
DE102004043857B3 (de) * 2004-09-10 2006-03-30 Infineon Technologies Ag DRAM-Zellenpaar und DRAM-Speicherzellenfeld mit Stack- und Trench-Speicherzellen sowie Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes
KR101128982B1 (ko) * 2008-03-21 2012-03-23 주식회사 하이닉스반도체 레저바 캐패시터 및 그를 갖는 반도체 메모리 장치
JP3197990U (ja) * 2015-03-31 2015-06-11 セイコーエプソン株式会社 電気光学装置、及び電子機器
US11387242B2 (en) 2020-03-03 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory (NVM) cell structure to increase reliability
US11152383B2 (en) * 2020-03-03 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory (NVM) cell structure to increase reliability

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61177771A (ja) * 1985-02-04 1986-08-09 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0795566B2 (ja) * 1985-12-12 1995-10-11 松下電子工業株式会社 半導体メモリ装置
JPH0815207B2 (ja) * 1986-02-04 1996-02-14 富士通株式会社 半導体記憶装置
JPS63146461A (ja) * 1986-12-10 1988-06-18 Mitsubishi Electric Corp 半導体記憶装置
JPS63239969A (ja) * 1987-03-27 1988-10-05 Sony Corp メモリ装置
DE3856143T2 (de) * 1987-06-17 1998-10-29 Fujitsu Ltd Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff
DE3916228C2 (de) * 1988-05-18 1995-06-22 Toshiba Kawasaki Kk Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung
JP2674085B2 (ja) * 1988-05-18 1997-11-05 富士通株式会社 ダイナミック型半導体記憶装置及びその製造方法
JPH0276258A (ja) * 1988-09-13 1990-03-15 Fujitsu Ltd 半導体記憶装置
JPH0294471A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体記憶装置およびその製造方法
JPH02106958A (ja) * 1988-10-17 1990-04-19 Hitachi Ltd 半導体装置
EP0370407A1 (en) * 1988-11-18 1990-05-30 Nec Corporation Semiconductor memory device of one transistor - one capacitor memory cell type
KR920010695B1 (ko) * 1989-05-19 1992-12-12 삼성전자 주식회사 디램셀 및 그 제조방법
KR910013554A (ko) * 1989-12-08 1991-08-08 김광호 반도체 장치 및 그 제조방법
KR950000500B1 (ko) * 1989-08-31 1995-01-24 금성일렉트론 주식회사 디램셀 커패시터 제조방법 및 구조

Also Published As

Publication number Publication date
RU2127928C1 (ru) 1999-03-20
FR2665982A1 (fr) 1992-02-21
DE4034995C2 (de) 1995-11-23
GB2247105B (en) 1995-04-05
FR2665982B1 (fr) 1992-10-30
IT1244053B (it) 1994-07-05
NL9002376A (nl) 1992-03-02
KR920005349A (ko) 1992-03-28
HK189895A (en) 1995-12-29
IT9021853A0 (it) 1990-10-24
KR930007194B1 (ko) 1993-07-31
US5124765A (en) 1992-06-23
GB9023987D0 (en) 1990-12-19
JPH0727978B2 (ja) 1995-03-29
GB2247105A (en) 1992-02-19
DE4034995A1 (de) 1992-02-20
CN1030631C (zh) 1996-01-03
IT9021853A1 (it) 1992-04-24
CN1059050A (zh) 1992-02-26

Similar Documents

Publication Publication Date Title
US7196368B2 (en) Semiconductor memory arrangements with crown shaped capacitor arrangements trenched in interlayer dielectric film
JP2608363B2 (ja) 半導体メモリ装置及びその製造方法
US5071781A (en) Method for manufacturing a semiconductor
JP2875588B2 (ja) 半導体装置の製造方法
JP2825245B2 (ja) スタックトキャパシタｄｒａｍセル及びその製造方法
US5049957A (en) MOS type dynamic random access memory
KR100225545B1 (ko) 반도체기억장치 및 디램 형성방법
JP2906807B2 (ja) 半導体メモリセルとその製造方法
JPH0294471A (ja) 半導体記憶装置およびその製造方法
JPH0653412A (ja) 半導体記憶装置およびその製造方法
JPH01125858A (ja) 半導体装置およびその製造方法
JPH0496272A (ja) 高集積半導体メモリ装置及びその製造方法
JPH10144883A (ja) 半導体記憶装置およびその製造方法
JPS6122665A (ja) 半導体集積回路装置
JPH0793372B2 (ja) 半導体記憶装置
JPH04176168A (ja) 半導体メモリ装置の製造方法
US5217918A (en) Method of manufacturing a highly integrated semiconductor memory device with trench capacitors and stacked capacitors
JPS62259464A (ja) 半導体記憶装置の製造方法
JPH0321062A (ja) 半導体記憶装置
JPH0364964A (ja) 半導体記憶装置の製造方法
KR930004985B1 (ko) 스택구조의 d램셀과 그 제조방법
KR100242470B1 (ko) 반도체 메모리장치 제조방법
JP2503661B2 (ja) 半導体メモリ素子およびその製造方法
JPH0529579A (ja) 半導体メモリ素子およびその素子分離領域の製造方法
US5912485A (en) Capacitor structure for a semiconductor memory device

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080329

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090329

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100329

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110329

Year of fee payment: 16

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110329

Year of fee payment: 16