JPH05167031A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】微細化が可能で製造の容易な半導体記憶装置を
提供する。 【構成】ＳＯＩ基板の下地の酸化シリコンに到達するよ
うに溝を形成することにより市松状に柱を形成し、シリ
コン層と酸化シリコン層との境界部よりも下にキャパシ
タを形成する。またトレンチを形成し、素子分離に用い
るものには多結晶シリコンを充填し、キャパシタに用い
るものには完全に埋まらないようにし、この凹部にキャ
パシタを形成する。ゲート電極は素子領域内に掘られた
溝に埋め込む。さらにまた、この凹部に自己整合的にキ
ャパシタを形成するとともに、プレート電極上のストレ
ージノード電極と基板素子領域に挟まれた絶縁膜をＬＰ
Ｄや低ストレス窒化膜やＬＰＣＶＤシリコンなどのＬＰ
ＣＶＤ系絶縁膜で形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特にトレンチ型キャパシタ構造を有す
るダイナミック型ＲＡＭ（ＤＲＡＭ）に関する。

【０００２】

【従来の技術】近年、半導体記憶装置は高集積化、大容
量化の一途を辿っており、特に１個のＭＯＳＦＥＴと１
個のＭＯＳキャパシタから構成されるＭＯＳダイナミッ
クＲＡＭ（ＤＲＡＭ）においては、そのメモリセルの微
細化への研究が進んでいる。

【０００３】このようなメモリセルの微細化に伴い、情
報（電荷）を蓄積するキャパシタの面積は減少し、この
結果メモリ内容が誤って読み出されたり、あるいはα線
等によりメモリ内容が破壊されるソフトエラ−などが問
題になっている。

【０００４】このような問題を解決し、高集積化、大容
量化をはかるための方法として、占有面積を増大するこ
となく、実質的にキャパシタの占有面積を拡大し、キャ
パシタ容量を増やし、蓄積電荷量を増大させるためにい
ろいろな方法が提案されている。

【０００５】その１つに、次のようなトレンチ型キャパ
シタ構造を有するＤＲＡＭがある。このＤＲＡＭは図３
４(a) および(b) にそれぞれ平面図および断面図を示す
ように、シリコン基板１の表面に溝（トレンチ）５（５
₁ ，５₂ ……）を形成し、このトレンチ５の内壁にｎ-
型層６（６₁ ，６₂ ……）を形成し、この表面にキャパ
シタ絶縁膜７，プレート電極８を順次埋め込みキャパシ
タを形成し素子寸法を増大させることなく、キャパシタ
面積を増大するようにしたものである。

【０００６】すなわち、この構造では、ｐ型シリコン基
板表面に形成された素子分離用のフィ−ルド酸化膜３よ
って分離された素子領域内に、ｎ型層からなるソ―スま
たはドレイン領域１１（１１₁ ，１１₂ ……），１２
（１２₁ ，１２₂ ……）と、これらの間にゲ−ト絶縁膜
９を介して形成されたゲ−ト電極１０（１０₁ ，１０₂
……）とからなるＭＯＳＦＥＴを形成すると共に、隣接
するトレンチ５の内壁に配設され、このｎ型層からなる
ソ―スまたはドレイン領域１２（１２₁ ，１２₂ ……）
に接続されるｎ- 型層６と、このｎ- 型層６の表面に形
成されたキャパシタ絶縁膜７と、このトレンチ内に埋め
込まれたプレ−ト電極８とからなるＭＯＳキャパシタを
形成するものである。

【０００７】このような構造では、溝の内壁をＭＯＳキ
ャパシタとして利用するため、キャパシタ容量をプレ−
ナ構造の数倍に高めることができる。従って、かかる構
成により、メモリセルの占有面積を縮小しても蓄積電荷
量の減少を防止することが可能となり、小型でかつ蓄積
容量の大きいＤＲＡＭを得ることができる。

【０００８】しかしながら、この構造では、隣接するメ
モリセルのトレンチ５₁ ，５₂ 間の距離が短くなると、
蓄えられた情報電荷がパンチスルーにより失われ易くな
り、データに誤りが生じることがある。

【０００９】これは、例えば、一方のトレンチ５₁ 側の
ｎ- 型層６₁ に情報電荷が蓄えられ、他方のトレンチ５
₂ のｎ- 型層６₂ に蓄えられる情報電荷が０の場合に、
ｎ-型層６₁ の情報電荷が他方のｎ- 型層６₂ に移動す
るという現象として現れる。そして、トレンチの深さが
深いほど、ｎ- 型層６の水平方向の拡散長も大きくなる
ため、実質的に隣接するｎ- 型層間の距離は近くなり、
この現象は生じ易くなる。 このため、例えば深さ５μ
m のトレンチを形成した場合、トレンチ間隔を実質的に
１．５μm 以下にすることは極めて困難であった。

【００１０】これは、ＤＲＡＭのさらなる高集積化を阻
む大きな問題となっている。

【００１１】そこで、この問題を解決するための方法の
１つとして、図３５、図３６(a) および(b) に示すよう
に（図３６(a) は図３５のＡＡ断面図、図３６(b) は図
３５のＢＢ断面図）、トレンチ５の内壁に絶縁膜２０を
介して、ストレージノード電極６Ｓ、キャパシタ絶縁膜
７、プレート電極８が順次形成されてキャパシタを形成
する構造が提案されている（特開昭６１−６７９５４号
公報）。ここで、２１はストレージノード電極６Ｓとソ
−ス・ドレイン領域を構成するｎ型層１１とを接続する
ためのｎ型層であり、３１はビット線である。

【００１２】この構造では、トレンチ内壁は絶縁膜２０
で覆われているため、トレンチ間隔を小さくしても、図
３４に示した構造のようにｎ- 型層６₁ ，６₂ 間のパン
チスルーによるリークのおそれはない。

【００１３】しかしながら、溝の内壁の一部に形成さ
れ、ストレージノード電極６Ｓとソ−ス・ドレイン領域
を構成するｎ型層１１とを接続するためのｎ型層２１
と、隣接セルの素子領域（ソ−ス・ドレイン領域１２）
との間に、リークが生じてしまうおそれがある。

【００１４】また、このｎ型層２１とストレージノード
電極６Ｓとを接続するためにトレンチ内壁の絶縁膜２０
の一部に形成されるストレージノードコンタクト４２の
パターニングに際しても、非常に小さな穴状をなすよう
に行う必要があり、合わせずれによるリークの問題も大
きい。

【００１５】さらにまた、このようなセル構造ではプレ
ート電極の段差がプレート電極形成後のワード線、ビッ
ト線等の段切れを引き起こす原因となり得る。またこの
プレート電極の段差を小さくするためにプレート電極の
膜厚を小さくしようとすると、抵抗が高くなるという問
題がある。

【００１６】

【発明が解決しようとする課題】このように従来のトレ
ンチ型キャパシタ構造においては、ストレージノード電
極６Ｓとソ−ス・ドレイン領域を構成するｎ型層１１と
を接続するためのｎ型層２１と、隣接セルの素子領域
（ソ−ス・ドレイン領域１２）との間に、リークが生じ
てしまうおそれがあるため、ストレージノードコンタク
トと隣接する素子領域との距離ｔを十分に小さくするこ
とができないという問題があった。

【００１７】また、このことから、ストレージノードコ
ンタクトのパターニングには、非常に厳しい解像力と位
置合わせが必要とされていた。

【００１８】本発明は、前記実情に鑑みてなされたもの
で、さらなる素子面積の微細化に際して、ストレージノ
ードコンタクトのためのｎ型層と、隣接セルの素子領域
（ソ−ス・ドレイン領域）との間の、リークを防止し、
信頼性の高いトレンチ型キャパシタ構造を提供すること
を目的とする。

【００１９】また、さらなる微細化が進むにつれ、メモ
リセル占有面積が縮小化され、ＬＯＣＯＳ法による素子
分離では素子分離に要する面積の縮小に限界があるた
め、分離が困難となっている。しかしながら、トレンチ
を用いた分離方法では、多結晶シリコンで形成されるス
トレージノード電極をセルごとに分離するのは困難であ
るという問題があった。また、このような微細化に際し
ての素子分離面積の低減への要請はセル領域のみなら
ず、周辺回路においても同様であった。さらにまた、プ
レート電極が基板表面に至るように形成されるため、こ
の段差がプレート電極形成後のワード線、ビット線等の
段切れを引き起こす原因となっている。

【００２０】本発明の第２は、これらの点に鑑み、トレ
ンチ分離を用いて各セルごとにストレージノード電極を
分離することのできるＤＲＡＭを提供することを目的と
する。 また、周辺回路の素子分離領域の微細化をはか
るとともに、表面の平坦なセル構造を提供することを目
的とする。

【００２１】

【課題を解決するための手段】そこで、本発明の第１で
は、酸化シリコン膜上にシリコン層を形成したいわゆる
ＳＯＩ基板を用い、前記酸化シリコン膜に溝を形成する
ことにより例えば市松状に柱を形成し、この柱のシリコ
ン層と酸化シリコン層との境界部よりも下にキャパシタ
を形成するようにしている。

【００２２】また本発明の第２では、素子領域となる島
領域を残してトレンチを形成し、このトレンチに多結晶
シリコンを完全に埋まらないように充填し、この凹部に
キャパシタを形成するようにし、さらにゲート電極を素
子領域内に掘られた溝に埋め込み、素子領域上を平坦化
すると共に、このゲート電極に自己整合的にストレージ
ノード電極とソースドレインとしての拡散層とをつなぐ
電極を形成するようにしている。

【００２３】発明の第３では、素子領域となる島領域を
残してトレンチを形成し、このトレンチのうち、素子分
離に用いるものには多結晶シリコンを完全に埋め込むよ
うにする１方、キャパシタに用いるものには完全に埋ま
らないようにし、この凹部に自己整合的にキャパシタを
形成するとともに、プレート電極上のストレージノード
電極と基板素子領域に挟まれた絶縁膜をＬＰＤや低スト
レス窒化膜やＬＰＣＶＤシリコンなどのＬＰＣＶＤ系絶
縁膜で形成するようにしている。

【００２４】

【作用】上記第１の構造によれば、例えば市松状の素子
領域の配置によりセルサイズを縮小することができキャ
パシタ領域を大きくとることができる。また溝の中にキ
ャパシタを形成する構造であるため平坦性が高く配線加
工が容易である。

【００２５】またＳＯＩ基板を出発材料として用いてい
るため、シリコン層が薄くα線に誘起される電荷が少な
いためソフトエラーに強い構造となっている。

【００２６】また、第２の構造によれば、ゲート電極は
凹部に形成されているため、ショートチャネル効果が抑
制され微細化が容易となる。またゲート電極は埋め込ま
れているためゲート電極形成後のシリコン柱上面が平坦
でストレージノードコンタクトを自己整合的に形成する
ことができ，コンタクト面積も広くすることができる。
さらに本発明の第３によれば、絶縁膜として堆積によ
る低ストレス膜を用いているため、プレートの酸化によ
る絶縁膜に比べ基板素子領域へのダメージを防ぐことが
でき，ＭＯＳＦＥＴのジャンクションリークを防ぐこと
ができる。すなわち、多結晶シリコン膜の表面を熱酸化
して酸化シリコン膜を形成した場合、体積が膨脹するた
めシリコン柱がおされて欠陥が生じやすくなり、ストレ
ージノードやプレートによる欠陥が発生しやすいという
問題があったが、このようにＬＰＤなどの低ストレス膜
を用いることによりこのような問題を克服することがで
き

【００２７】る。

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。

【００２８】実施例１ 本発明の半導体記憶装置の第１の実施例として、トレン
チ構造のＤＲＡＭについて説明する。図１、図２(a) お
よび(b) にトレンチ構造のＤＲＡＭを示す平面図、Ａ−
Ｂ断面図およびＣ−Ｄ断面図を示す。

【００２９】このＤＲＡＭでは、上部に膜厚数１０乃至
数１００nmのシリコン層１０１ｓの形成されたＳＯＩ基
板１０１に溝１０５を形成し、高さ３〜４μm の柱状突
起を、市松状に残すように配置し、このシリコン層１０
１ｓよりも下方に酸化シリコン柱状部を囲むようにプレ
ート電極１０８が形成され、キャパシタ絶縁膜１０７を
介してプレート電極に囲まれた市松の角同士にストレー
ジノード電極１０６が埋め込まれてキャパシタを構成す
る一方、柱状突起部の上方にＭＯＳＦＥＴを形成したこ
とを特徴とする。ＭＯＳＦＥＴはシリコン層の上面に形
成されており、ソ−ス・ドレイン領域の一方がシリコン
層の側壁を覆う膜厚１００nm程度のサイドウォールの一
部に形成されたストレージノードコンタクトを介して接
続電極１１４に接続され、これがストレージノード電極
１０６に接続されている。またストレージノードコンタ
クトに対向する面にはビット線コンタクトを介してビッ
ト線１１３が接続されている。

【００３０】他部については、通常のＤＲＡＭと同様の
構造を有している。

【００３１】すなわち、表面に酸化シリコン膜を介して
形成されたシリコン層を有する基板にトレンチ１０５を
形成することによって分離された島状の柱状突起の上面
部に、ゲ−ト絶縁膜１０９を介して形成されたゲ−ト電
極１１０と、各ゲート電極に自己整合するように形成さ
れたｎ型層からなるソ―スまたはドレイン領域１１１，
１１２とによってＭＯＳＦＥＴを形成すると共に、この
ｎ型層からなるソ―スまたはドレイン領域１１２に、柱
状突起上部側壁を覆うサイドウォール１１７としての絶
縁膜に形成されたストレージノードコンタクトおよび接
続電極１１４を介して前記ストレージノード電極１０６
が接続されている。また他方のｎ型層１１１はビット線
１１３に接続されている。

【００３２】そしてこのゲート電極１１０はメモリセル
マトリックスの一方向に連続的に配列され、ワード線を
構成している。

【００３３】また、このようにして形成された素子領域
の上層はＣＶＤ法によって形成された酸化シリコン膜１
１９および平坦化層としてのＢＰＳＧ膜１２０で被覆さ
れ、さらにこの上層にコンタクトホールを介してｎ型層
に接続されるビット線１１３が配設されている。

【００３４】次に、このＤＲＡＭの製造工程について説
明する。

【００３５】この製造工程中の各図において(a) および
(b) は図２の(a) および(b) に相当する断面を示すもの
とする。

【００３６】先ず、図３(a) および(b) に示すように、
シリコン基板表面に膜厚４μm 程度の酸化シリコン膜１
０１，膜厚５０〜１００nmのシリコン層１０１ｓを形成
してＳＯＩ基板を形成したのち、エッチングマスクとし
て膜厚２０〜３０nmの酸化シリコン膜４０および膜厚５
０〜１００nmの窒化シリコン膜４０を順次堆積し、レジ
ストパターンＲをマスクとして異方性エッチングにより
基板表面の素子領域となる島領域１５１を残してトレン
チ１０５を形成する。

【００３７】そして、熱酸化法によりシリコン柱状突起
上部のシリコン層側面を酸化して膜厚８０nmの酸化シリ
コン膜１１７ｓを形成し、さらにプレート電極１０８と
しての多結晶シリコン膜を堆積し全面露光により溝内に
レジストパターンを残してＣＤＥ法によりプレート電極
を加工する。

【００３８】そしてプレート電極下部に窒化シリコン膜
を残してプレート電極上部を選択的に酸化しキャパシタ
絶縁膜１０７としてのＮＯ膜を形成してストレージノー
ド電極１０６としての多結晶シリコン膜を埋め込む（図
４(a) および(b) ）。

【００３９】そしてキャパシタ領域以外のＮＯ膜を除去
したのち１００nm程度のＣＶＤ酸化膜を堆積しＲＩＥに
よりサイドウォール１１７を形成した第２の多結晶シリ
コン膜１０６ｓを埋め込み上部を酸化して酸化シリコン
膜１１９を形成する（図５(a) および(b) ）。

【００４０】この後、図６(a) および(b) に示すように
エッチングマスクとして用いた窒化シリコン膜５０と酸
化シリコン膜４０をエッチング除去し、酸化シリコン膜
からなるゲート絶縁膜１０９，多結晶シリコン膜からな
るゲート電極１１０および窒化シリコン膜１２４からな
る上部絶縁膜を同時にパターニングした後、窒化シリコ
ン膜からなるサイドウォール１２４ｓを形成し、拡散に
よりソースドレイン領域となる拡散層１１１，１１２を
形成する。

【００４１】そしてさらにストレージノードコンタクト
領域のサイドウォール１２４ｓをＲＩＥエッチングで除
去し拡散層１１２とストレージノード電極１０６と露呈
せしめ、多結晶シリコン膜をゲート電極間に埋め込みパ
ターニングして接続電極１１４を形成する。この後ＢＰ
ＳＧ膜１２０を形成して平坦化し、ビット線ダイレクト
コンタクトを開口しビット線１１３を形成し図１および
２に示したＤＲＡＭが完成する。

【００４２】このようにして微細でかつ信頼性の高いＤ
ＲＡＭを形成することが可能となる。 なお前記実施例
の変形例として、図７(a) および(b) に示すように、ス
トレージノード電極と拡散層１１２との接続を第２の多
結晶シリコン層１０６ｓによって柱状体の側壁で行うよ
うにしてもよい。他の部分については前記実施例と同様
に形成されている。

【００４３】また、前記実施例ではＳＯＩ基板を出発材
料とし、トレンチを形成することによって島状領域を形
成したが、基板表面に絶縁膜とシリコン層を選択的に成
長させて島状領域を形成するようにしてもて同様の構造
を得ることができる。

【００４４】実施例２ 本発明の第２の実施例として、図８，図９(a) および
(b) にトレンチ構造のＤＲＡＭを示す。図９(a) および
(b) は図８のＡ−Ｂ断面図およびＣ−Ｄ断面図に相当す
るものとする。

【００４５】この例では、ＭＯＳＦＥＴ形成領域となる
島領域２５１をエッジ部で近接させ”市松模様“を描く
ようにし、これらの周りに多結晶シリコン膜を埋め込み
素子分離を行うとともに、これによって自動的にできる
凹部にキャパシタを形成するようにし、さらに、ゲート
電極２１０を素子領域内に掘られた溝Ｔg に埋め込み、
素子領域上を平坦化すると共に、このゲート電極２１０
に自己整合的にストレージノード電極２０６とソースド
レインとしての拡散層２１２とをつなぐ接続用電極２１
４を形成するようにしたことを特徴とするものである。

【００４６】この例では、標準よりも露光時間を長く設
定することにより、市松模様の角同志は分離される。

【００４７】すなわち、ｐ型シリコン基板２０１の表面
に、素子領域２５１となる島状の領域を市松模様に残す
ようにトレンチ２０５が形成され、このトレンチ内に酸
化シリコン膜２０３ａを介してプレート電極２０８とし
ての多結晶シリコン膜が一体的に形成されており、この
上層にキャパシタ絶縁膜２０７を介して多結晶シリコン
膜からなるストレージノード電極２０６が埋め込まれて
いる。このとき素子領域２５１のエッジ部が近接した部
分で酸化シリコン膜２０３ａまたはこれとプレート電極
２０８とによって埋められた状態になっているため、こ
の内側に形成されるこのストレージノード電極２０６
は、個々に分離された状態で形成される。そこで必要な
領域のみ、多結晶シリコン膜からなる接続用電極２１４
によって表面で島領域のＮＯＳＦＥＴのソースドレイン
領域２１２に接続する。他部については、通常のＤＲＡ
Ｍと同様の構造を有している。

【００４８】次に、このＤＲＡＭの製造工程について説
明する。

【００４９】この製造工程中の各図において図９の(a)
に相当する断面を示すものとする。まず、比抵抗５Ωcm
程度のｐ型シリコン基板２０１表面に、トレンチマスク
となる窒化シリコン膜Ｓ1 と酸化シリコン膜Ｓ2との２
層膜パターンを形成してこれをマスクとして異方性エッ
チングにより、市松模様に島領域２５１を残してトレン
チ２０５を形成する。そして、さらに熱酸化法によりト
レンチ内壁に膜厚８０nmの酸化シリコン膜２０３ａを形
成する。

【００５０】この後、プレート電極としての多結晶シリ
コン膜２０８を堆積し、島領域のエッジ部が近接した領
域は完全に埋め込まれるようにする。このトレンチ底部
にレジストを充填して異方性エッチングを行い側壁の多
結晶シリコン膜を残して表面の多結晶シリコン膜を除去
する。そして表面酸化を行い薄い酸化シリコン膜Ｓ3を
形成した後、トレンチ内部を窒化シリコン膜で被覆保護
し、トレンチ開口部近傍のトレンチ内壁に選択的に酸化
シリコン膜２１７を形成する。

【００５１】そして、プレート電極にヒ素またはリンの
イオン注入を行うことにより、ドーピングを行った後、
窒化シリコン膜／酸化シリコン膜の２層膜からなるキャ
パシタ絶縁膜２０７を形成し、さらにリンドープの多結
晶シリコン膜を堆積してエッチバックを行いトレンチ内
にストレージノード電極２０６を埋め込む。そしてさら
にストレージノード電極表面を酸化し酸化シリコン膜２
２９を形成する。次に素子領域上のキャパシタ絶縁膜２
０７をエッチング除去し、さらにトレンチマスクとして
用いた２層膜パターンおよびストレージノード電極表面
の酸化シリコン膜２２９に開口を形成し、これをマスク
として異方性エッチングによりゲート電極形成用の溝Ｔ
g そ形成する（図１０） この後、低温酸化により、ストレージノード電極２０６
上に酸化シリコン膜２３７を形成しなおす。この後ゲー
ト絶縁膜２０９を形成し、さらにゲート電極となる多結
晶シリコン膜２１０を溝Ｔg に埋め込んだ後、ヒ素を拡
散しｎ型拡散層２１１，２１２を形成しさらに表面酸化
を行い膜厚５０〜１００nm程度の酸化シリコン膜２２４
を順次全面に形成する（図１１）。

【００５２】この後、図１２に示すように、フォトリソ
グラフィ法によりストレージノード上面の酸化シリコン
膜２３７の一部を選択的に除去し、ストレージノードコ
ンタクトを形成してヒ素をドープした多結晶シリコン膜
からなる接続電極２１４を形成する。この後この接続電
極２１４の上部および側壁を窒化シリコン膜２３８で被
覆する（図１２）。

【００５３】この後、酸化によりストレージノード電極
の露出部を酸化シリコン膜で被覆し、さらにＢＰＳＧ膜
２２０により表面の平坦化を行った後、ビット線コンタ
クトを形成しビット線２１３を形成し、図８および９に
示したＤＲＡＭが完成する。

【００５４】このようにして形成されたゲート電極は、
凹部に形成されているため、ショートチャネル効果が抑
制され微細化が容易となる。また、ゲート電極形成後の
シリコン柱上面が平坦でストレージノードコンタクトを
自己整合的に形成することができ，コンタクト面積も広
くすることができる。

【００５５】なお、前記実施例では、シリコン柱および
ストレージノード電極の上層の両方にゲート形成用の溝
Ｔg を形成したが、図１４に変形例を示すようにシリコ
ン柱のみにゲート形成用の溝Ｔg を形成し、この内部に
ゲート電極２１０を形成し、この埋め込まれたゲートに
自己整合的にストレージノード電極とゲート電極との接
続用の接続電極２１４が形成され、さらにこの接続電極
２１４に自己整合的に第２のワード線２１０ｓが埋め込
まれるようにしてもよい。この第２のワード線２１０ｓ
はゲート電極２１０に接続されワード線の配線部を構成
している。

【００５６】図１５乃至図２２はその製造工程を示す図
である。

【００５７】まず、比抵抗５Ωcm程度のｐ型シリコン基
板１表面に、前記実施例と同様にして異方性エッチング
により、市松模様に島領域５１を残してトレンチ５を形
成する。トレンチ形成にもちいた２層膜パターンＳ1 Ｓ
2をそのままにして、前記実施例と同様にしてキャパシ
タを形成する（図１５）。

【００５８】次に、トレンチマスクとして用いた２層膜
パターンに開口を形成し、これをマスクとして異方性エ
ッチングによりゲート電極形成用の溝Ｔg を形成する
（図１６） この後、ゲート絶縁膜２０９を形成し、さらにゲート電
極となる多結晶シリコン膜２１０を溝Ｔg に埋め込む
（図１７）。

【００５９】この後、表面酸化を行い膜厚５０〜１００
nm程度の酸化シリコン膜２２４を順次全面に形成し、図
１８に示すようにフォトリソグラフィによりレジストパ
ターンＲを介して異方性エッチングを行い、ストレージ
ノード電極２０６およびシリコン柱表面を露呈せしめる
（図１９）。

【００６０】この後、図２０に示すように、レジストパ
ターンＲを除去しヒ素ドープの多結晶シリコン膜からな
る接続用電極２１４を形成し、この接続用電極の上部お
よび側壁を窒化シリコン膜２４４で被覆し、さらにゲー
ト上絶縁膜２２４に開口を形成する。

【００６１】そしてさらに図２１に示すように、基板表
面全体に多結晶シリコン膜２１０ｓを形成し、さらにこ
の上層に窒化シリコン膜２４４ｓを形成する。

【００６２】この後この窒化シリコン膜２４４ｓととも
に多結晶シリコン膜２１０ｓをパターニングし、第２の
ワード線を形成し、この側壁に窒化シリコン膜２４４ｓ
を形成し、さらにＢＰＳＧ膜２２０を形成して表面の平
坦化を行いビット線コンタクトを形成してビット線２１
３を形成する。

【００６３】さらにこの変形例として図２３に示すよう
に、より平坦化するために、ストレージノードコンタク
ト側の基板面をビット線コンタクト側の基板面よりも１
００nm程度低くするようにしてもよい。この構造はあら
かじめトレンチ開口に先立ちＲＩＥ法またはＬＯＣＯＳ
法を用いて基板表面を低くしておくようにすることによ
って容易に実現可能である。

【００６４】本発明の第３の実施例として、図２４、図
２５(a) および(b) にトレンチ構造のＤＲＡＭを示す平
面図、Ａ−Ｂ断面図およびＣ−Ｄ断面図を示す。

【００６５】この例では、素子分離領域に埋め込まれた
多結晶シリコン膜の上層を覆う酸化シリコン膜の形成を
ＬＰＤ法によって行い、低ストレス絶縁膜とし、シリコ
ン柱へのストレスを抑制するようにしたことを特徴とす
る。

【００６６】すなわち、ｐ型シリコン基板３０１の表面
に、素子領域３５１となる島状の領域を残すように縦横
にトレンチ３０５が形成され、このうちキャパシタとな
る領域では幅広になるように形成され、トレンチ３０５
内には酸化シリコン膜３０３ａを介して多結晶シリコン
膜３２３が埋め込まれ、ＬＰＤ法で形成した酸化シリコ
ン膜３２４によって表面が絶縁化されて素子分離領域を
構成しており、この幅広となっている領域では完全に埋
め込まれずに穴が形成され、この穴を広げ、この穴内に
キャパシタを形成するようにしている。

【００６７】このようにしてトレンチ３０５の埋め込み
によって形成された素子分離領域によって分離された島
状の素子領域３５１にＭＯＳＦＥＴが形成されると共
に、トレンチ３０５のうち幅広の領域３０５ｃ内には、
多結晶シリコン膜からなるプレート電極３０８と、この
プレート電極３０８の表面に形成された窒化シリコン膜
／酸化シリコン膜の２層膜からなるキャパシタ絶縁膜３
０７と、このトレンチ内に埋め込まれた多結晶シリコン
膜からなるストレージノード電極３０６とによってＭＯ
Ｓキャパシタが形成されている。

【００６８】次に、このＤＲＡＭの製造工程について説
明する。

【００６９】この製造工程中の各図において(a) および
(b) は図２５の(a) および(b) に相当する断面を示すも
のとする。

【００７０】まず、比抵抗５Ωcm程度のｐ型シリコン基
板３０１表面に酸化膜３０１ｓを形成した後、トレンチ
マスクとなる窒化シリコン膜Ｓ1 と酸化シリコン膜Ｓ2
との２層膜パターンを形成してこれをマスクとして異方
性エッチングにより、島領域３５１を残してトレンチ３
０５を形成する（図２６(a) および(b) ）。ここでトレ
ンチはキャパシタとなる領域では幅広となるように形成
される。

【００７１】そして、さらに熱酸化法によりトレンチ内
壁に膜厚８０nmの酸化シリコン膜３０３ａを形成したの
ち、図２７(a) および(b) に示すように多結晶シリコン
膜３２３を堆積し、トレンチの幅広領域以外は完全に埋
め込まれるようにする。

【００７２】さらにこの状態で図２８(a) および(b) に
示すように、多結晶シリコン膜３２３で完全に埋まって
いないトレンチ内にレジストＲを充填して多結晶シリコ
ンの異方性エッチングを行い広いトレンチの側壁にセル
・プレートとして機能する多結晶シリコン膜３０８を残
留させる。

【００７３】この後図２９(a) および(b) に示すよう
に、窒化シリコン膜からなるキャパシタ絶縁膜３０７を
形成し、さらに図３０(a) および(b) に示すように、ス
トレージノード電極３０６となるリンドープの多結晶シ
リコン膜を堆積し、この多結晶シリコン膜をエッチバッ
クしトレンチ内にストレージノード電極３０６を埋め込
み、さらにストレージノード電極表面を酸化し酸化シリ
コン膜３１６を形成する。 次に図３１(a) および(b)
に示すように、等方性エッチングによって素子領域上の
キャパシタ絶縁膜３０７をエッチング除去し、さらに多
結晶シリコンの等方性エッチングを行ってプレート電極
上部の多結晶シリコン膜を一部除去する。この様にして
得られた窪みに低ストレス絶縁膜としてＬＰＤ法により
酸化シリコン膜３２４を形成し、異方性エッチングを行
うことにより、窪みを埋め込む。

【００７４】さらに、ゲート絶縁膜３０９を形成し、さ
らにゲート電極としての多結晶シリコン膜３１０を形成
し、表面酸化を行い酸化シリコン膜３１７でゲート電極
の周りを覆った後、ｎ型拡散層３１１，３１２からなる
ソース・ドレイン領域を形成する（図３２(a) および
(b) ）。

【００７５】そして図３３(a) および(b) に示すよう
に、ストレージノードコンタクトを形成した後、ストレ
ージノード電極３０６とｎ型層３１２とを接続するパッ
ド３１４となる多結晶シリコン膜を形成し、平坦化のた
めのＢＰＳＧ膜３２０などを形成しビット線コンタクト
を形成してビット線３３１を形成し、図２４、図２５
(a) および(b) に示したＤＲＡＭが完成する。

【００７６】このようにして形成されたＤＲＡＭによれ
ば、絶縁膜として堆積による低ストレス膜を用いている
ため、プレートの酸化による絶縁膜に比べ基板素子領域
へのダメージを防ぐことができ，ＭＯＳＦＥＴのジャン
クションリークを防ぐことができる。

【００７７】また、キャパシタ領域が素子分離を兼ねる
ので、大幅なセル面積の微細化をはかることができ、製
造が容易で信頼性のＤＲＡＭを提供することが可能とな
る。なお、前記実施例では低ストレス膜としてＬＰＤ法
による酸化シリコン膜を用いたがこれに限定されること
なく、ＬＰＣＶＤ法によって形成した酸化シリコン膜
等、ＬＰＣＶＤ系の膜等他の膜でも適用可能である。

【００７８】

【発明の効果】以上説明してきたように、本発明によれ
ば、素子間の埋め込み分離と同時に各セルのキャパシタ
部の分割がなされ、工数を増大することなく容易に微細
で信頼性の高いセル構造を形成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＤＲＡＭを示す図

【図２】本発明の第１の実施例のＤＲＡＭを示す図

【図３】同ＤＲＡＭの製造工程図

【図４】同ＤＲＡＭの製造工程図

【図５】同ＤＲＡＭの製造工程図

【図６】同ＤＲＡＭの製造工程図

【図７】本発明実施例のＤＲＡＭの変形例を示す図

【図８】本発明の第２の実施例のＤＲＡＭを示す図

【図９】本発明の第２の実施例のＤＲＡＭを示す図

【図１０】同ＤＲＡＭの製造工程図

【図１１】同ＤＲＡＭの製造工程図

【図１２】同ＤＲＡＭの製造工程図

【図１３】同ＤＲＡＭの製造工程図

【図１４】本発明実施例のＤＲＡＭの変形例を示す図

【図１５】同ＤＲＡＭの製造工程図

【図１６】同ＤＲＡＭの製造工程図

【図１７】同ＤＲＡＭの製造工程図

【図１８】同ＤＲＡＭの製造工程図

【図１９】同ＤＲＡＭの製造工程図

【図２０】同ＤＲＡＭの製造工程図

【図２１】同ＤＲＡＭの製造工程図

【図２２】同ＤＲＡＭの製造工程図

【図２３】本発明実施例のＤＲＡＭの変形例を示す図

【図２４】本発明の第３の実施例のＤＲＡＭを示す図

【図２５】本発明の第３の実施例のＤＲＡＭを示す図

【図２６】同ＤＲＡＭの製造工程図

【図２７】同ＤＲＡＭの製造工程図

【図２８】同ＤＲＡＭの製造工程図

【図２９】同ＤＲＡＭの製造工程図

【図３０】同ＤＲＡＭの製造工程図

【図３１】同ＤＲＡＭの製造工程図

【図３２】同ＤＲＡＭの製造工程図

【図３３】同ＤＲＡＭの製造工程図

【図３４】従来例のトレンチ型メモリセルを示す図

【図３５】従来例のトレンチ型メモリセルを示す図

【図３６】従来例のトレンチ型メモリセルを示す図

【符号の説明】

１ ｐ型のシリコン基板 ３ フィールド酸化膜 ５ トレンチ ６ ｎ型層 ６ｓ ストレ−ジノ−ド電極 ７ キャパシタ絶縁膜 ８ プレート電極 ９ ゲート絶縁膜 １０ ゲート電極（ワード線） １１，１２ ソ−ス・ドレイン領域（ｎ型層） ２０ 絶縁膜 ２１ ｎ型層 ３１ ビット線 １０１ ｐ型のシリコン基板 １０３ フィールド酸化膜 １０５ トレンチ １０６ ストレ−ジノ−ド電極 １０７ キャパシタ絶縁膜 １０８ プレート電極 １０９ ゲート絶縁膜 １１０ ゲート電極（ワード線） １１１，１１２ ソ−ス・ドレイン領域（ｎ型層） １３１ ビット線 １２０ 絶縁膜 １２１ ｎ型層 １４１ ストレージノードコンタクト １５１ 素子領域 ２０１ ｐ型のシリコン基板 ２０５ トレンチ ２０６ ストレ−ジノ−ド電極 ２０６ｈ ストレージノードコンタクト ２０７ キャパシタ絶縁膜 ２０８ プレート電極 ２０９ ゲート絶縁膜 ２１０ ゲート電極（ワード線） ２１１，１２ ソ−ス・ドレイン領域（ｎ型層） ２２０ 絶縁膜 ２３１ ビット線 ２５１ 素子領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 稗田 克彦 神奈川県川崎市幸区小向東芝町 １ 株式 会社東芝総合研究所内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 絶縁性領域上にシリコン層の形成された
   ＳＯＩ基板に、前記シリコン層よりなる素子領域とその
   下部の絶縁性領域とで積層された島状領域とを残すよう
   に形成されたトレンチと、 前記島状領域のシリコン層に形成されたＭＯＳＦＥＴ
   と、 前記トレンチ内部に幅の狭い領域を完全に塞ぐと共に幅
   の広い領域を残して充填された多結晶シリコン層からな
   るプレート電極と、この上層に形成されたキャパシタ絶
   縁膜と、前記トレンチの内、幅の広い領域に残る凹部に
   埋め込まれたストレージノード電極とによって形成され
   たキャパシタとから形成され、 かつ前記キャパシタのストレージノード電極と前記ＭＯ
   ＳＦＥＴのソ−スまたはドレイン領域の一方とが接続さ
   れたメモリセルとを具備したことを特徴とする半導体装
   置。
2. 【請求項２】 一導電性の半導体基板表面に島状の素子
   領域を残すように形成されたトレンチと、 前記島状の素子領域の上面に形成された小溝内にゲート
   電極が埋め込まれ、さらにソースドレイン領域が形成さ
   れたＭＯＳＦＥＴと、 前記トレンチ内部に、幅の狭い領域を完全に塞ぐと共に
   幅の広い領域を残して充填された多結晶シリコン層から
   なるプレート電極と、この上層に形成されたキャパシタ
   絶縁膜と、前記トレンチの内、幅の広い領域に残る凹部
   に埋め込まれたストレージノード電極とによって形成さ
   れたキャパシタとから形成され、 前記ゲート電極に自己整合的に形成された接続電極によ
   って、 前記キャパシタのストレージノード電極と前記ＭＯＳＦ
   ＥＴのソ−スまたはドレイン領域の一方とが接続される
   ようにしたことを特徴とする半導体装置。
3. 【請求項３】 一導電型の基板表面に島状の素子領域を
   残してトレンチを形成するトレンチ形成工程と、 前記トレンチ内部に、幅の狭い領域を完全に塞ぐと共に
   幅の広い領域を残すように、絶縁膜を介して多結晶シリ
   コン膜を堆積し、さらにこの多結晶シリコン膜の表面に
   ＣＶＤ法またはＬＰＤ法により酸化シリコン膜を堆積し
   て素子分離領域を形成する素子分離工程と、 前記トレンチの幅の広い領域に残存する凹部にキャパシ
   タを形成するキャパシタ形成工程と、 前記キャパシタのストレージノード電極とソース・ドレ
   イン領域の一方が接続するように、前記素子分離領域で
   囲まれた島状の素子領域内にＭＯＳＦＥＴを形成するＭ
   ＯＳＦＥＴ形成工程とを含むことを特徴とする半導体装
   置の製造方法。