KR100497918B1 - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

반도체 장치는, 반도체 기판 상에 절연막에 의해 분리되고 제1 도전형의 반도체층이 형성된 소자 기판을 갖는다. 소자 기판에는, 반도체층의 상면으로부터 상기 절연막의 내부까지 도달하는 깊이를 갖고 또한, 상기 절연막의 상부에서 홈 직경이 확대된 홈 직경 확대부를 갖도록 홈이 형성된다. 그 홈 직경 확대부에 상기 반도체층의 하면에 접하는 상태로, 불순물 확산원이 매립된다. 상기 불순물 확산원으로부터 상기 반도체층의 하면으로의 불순물 확산에 의해 형성된 제2 도전형의 제1 확산층, 상기 반도체층의 상면으로의 불순물 확산에 의해 형성된 제2 도전형의 제2 확산층 및 상기 불순물 확산원의 상방의 상기 홈의 측면에 게이트 절연막을 통해 형성된 게이트 전극을 갖는 트랜지스터가 형성된다.

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 장치와 그 제조 방법에 관한 것으로, 특히 트렌치 캐패시터와 종형 트랜지스터에 의해 구성되는 DRAM 셀을 갖는 반도체 장치와 그 제조 방법에 관한 것이다.
1 트랜지스터/1 캐패시터에 의해 구성되는 메모리 셀을 이용한 DRAM은, 고집적화의 일로를 걷고 있으며, 세대마다 셀 면적의 축소가 도모되고 있다. 셀 면적을 축소하기 위해서는 기본적으로, 구성 요소인 트랜지스터와 캐패시터의 점유 면적을 각각 저감시킬 필요가 있다. 캐패시터에 관해서는, 작은 셀 점유 면적 중에서 어떻게 필요로 하는 캐패시터 용량을 확보할지가 문제이다. 이 때문에, 캐패시터 절연막의 고유전률화나 실효 캐패시터 면적 증대를 위한 구조 등이 세대마다 개발되어 있다. 트랜지스터에 관해서는, 평면 구조 상태 그대로 소스, 드레인 확산층 깊이나 게이트 절연막 두께의 저감, 기판 불순물 농도의 증가 등, 스케일링을 기본으로 하여 미세화가 행해져 왔다.
금후 트랜지스터를 더욱 미세화하기 위해서는, 채널 길이의 축소와 더불어 임계치가 저하하는 현상(단채널 효과)을 억제하기 위해, 게이트 절연막의 박막화와 기판 불순물 농도의 고농도화가 필요 불가결해진다. 그러나, 기판 불순물 농도를 높이면, 기판과 스토리지 노드 사이의 접합 누설이 증대하여, 메모리 셀의 데이터 보유 능력이 저하되는 것이 알려져 있다 (예를 들면, T. Hamamoto et al.,"Well concentration: A novel scaling limitation factor derived from DRAM retention time and its modeling", IEDM Tech. Dig., p.915, 1995).
또한, 게이트 절연막을 박막화하는 경우, 게이트 절연막의 내압을 확보하기 위해 워드선 전압의 저전압화가 필요하게 된다. 한편, DRAM 셀의 트랜지스터는 캐패시터에 저장된 전하를 길게 유지할 수 있도록, 통상의 논리 회로에 비교하여 온 상태로 할 때의 누설 전류를 낮게 할 필요가 있고, 그 때문에 임계치를 높게 설정해야만 한다. 그런데, 셀 트랜지스터의 임계치가 높은 상태에서, 워드선 전압을 내리면 캐패시터로의 기입 신호량이 저하하여, DRAM 셀의 동작 마진이 열화될 위험성이 있다.
이들 문제를 해결하는 고밀도 DRAM용 셀의 구조로서, 기판에 형성한 트렌치의 하부에 캐패시터를 형성하고, 상부에 트렌치 측면을 채널로 하는 종형 트랜지스터를 형성하는 구조가 제안되어 있다 (U.Gruening et al. "A Novel Trench DRAM Cell with a VERtical Access Transistor and BuriEd STrap(VERI BEST) for 4Gb/16Gb", IEDM Tech. Dig., 1999).
상기 문헌에서 제안되어 있는 DRAM 셀의 비트선 방향의 단면 구조를 도 37에 도시한다. 기판(1)은 캐패시터 C를 형성하는 하부에 n형층이 매립되어 있으며, 상부의 트랜지스터 Q가 형성되는 부분이 p형층이다. 기판(1)에는 n형층에 도달하는 트렌치(2)가 형성되고, 이 트렌치(2)의 하부에 캐패시터 C가 형성된다. 캐패시터 C의 축적 전극 위에는, 이것에 연속하는 매립 스트랩(3)이 형성된다.
매립 스트랩(3)은 캐패시터 C와 그 상부에 형성되는 트랜지스터 Q의 접속 노드이며 또한, 트랜지스터 Q의 확산층(5)의 불순물 확산원이기도 하다. 매립 스트랩(3) 상은 캡 절연막(4)으로 덮여지고, 이 위의 트렌치 측벽에 종형 트랜지스터 Q가 형성된다. p형층의 상면에 형성된 확산층(6)과, 매립 스트랩(3)으로부터의 불순물 확산에 의해 형성된 확산층(5)이 트랜지스터의 소스, 드레인으로 된다.
트랜지스터 Q의 게이트 전극과 일체로 워드선 WL이 형성된다. 폴드 비트선 구조의 경우, 워드선 WL에 인접하여 인접 셀의 패스워드선 PassWL이 배치된다. 이 경우 비트선 BL은 PassWL의 옆에서, 확산층(6)에 컨택트시키게 된다.
이와 같이, 도 37의 DRAM 셀은 종래의 트렌치 캐패시터의 상부에 게이트 전극을 매립함으로써, 종래의 DRAM 셀과 거의 마찬가지의 방법으로 종형 트랜지스터를 형성하고 있다. 이에 따라, 트랜지스터의 채널 길이는 셀 점유 면적과 관계없이 깊이 방향으로 확보하는 것이 가능하다. 따라서, 단채널 효과에 의해 영향받지 않고, 셀 점유 면적을 작게 하는 것이 가능하다.
그러나, 상술의 DRAM 셀에서는 매립 스트랩(3)의 상면 위치가, 다결정 실리콘의 매립 공정의 에치백 깊이로 결정되기 때문에, 종형 트랜지스터 Q의 채널 길이가 에치백 프로세스에 의해 변동된다. 따라서, 트랜지스터 특성의 변동이 문제가 된다.
본 발명은 상기 사정을 감안하여 이루어진 것으로 특성의 변동이 적은 종형 트랜지스터를 갖는 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 양상에 따른 반도체 장치는, 반도체 기판 상에 절연막에 의해 분리되고 제1 도전형의 반도체층이 형성된 소자 기판과, 상기 반도체층의 상면으로부터 상기 절연막의 내부까지 도달하는 깊이를 갖고 또한, 상기 절연막의 상부에서 홈 직경이 확대된 홈 직경 확대부를 갖도록 형성된 홈의 상기 홈 직경 확대부에 상기 반도체층의 하면에 접하는 상태로 매립된 불순물 확산원과, 이 불순물 확산원으로부터 상기 반도체층의 하면으로의 불순물 확산에 의한 제2 도전형의 제1 확산층, 상기 반도체층의 상면으로의 불순물 확산에 의한 제2 도전형의 제2 확산층, 및 상기 불순물 확산원의 상방의 상기 홈의 측면에 게이트 절연막을 통해 형성된 게이트 전극을 갖는 트랜지스터를 구비한다.
본 발명의 다른 양상에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 절연막에 의해 분리되고 제1 도전형의 반도체층이 형성된 소자 기판에, 상기 반도체층을 관통하는 홈을 형성하는 공정과, 상기 홈에 노출된 상기 절연막을 선택 에칭하여, 상기 반도체층의 하면을 노출시키는 홈 직경 확대부를 형성하는 공정과, 상기 홈의 홈 직경 확대부에 상기 반도체층의 하면에만 접하는 상태로 불순물 확산원을 매립 형성하는 공정과, 상기 홈에 게이트 절연막을 통해 게이트 전극을 매립 형성하는 공정과, 상기 반도체층에, 상면으로의 불순물 확산 및 상기 불순물 확산원으로부터의 하면으로의 불순물 확산에 의해 소스, 드레인 확산층을 형성하는 공정을 포함한다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
[실시예 1]
도 1은 본 발명을 1/2 피치의 폴드 비트선 구조의 DRAM 셀 어레이에 적용한 실시예의 평면도이고, 도 2 및 도 3은 각각, 도 1의 I-I' 단면도 및 II-II' 단면도이다.
본 실시예에서는 n형 단결정 실리콘 기판(11) 상에, 실리콘 산화막(12) 등의 절연막에 의해 분리된 p형 단결정 실리콘층(13)이 형성된 SOI 기판(10)을 소자 기판으로서 이용하고 있다. 실리콘층(13)의 두께는 트랜지스터의 채널 길이를 규정하게 되므로, 사전에 일정치로 조정되어 있을 필요가 있다. 최근 시판되고 있는 SOI 기판은 실리콘층의 두께가 수% 이내의 변동으로 공급되고 있으므로, 시판의 SOI 기판을 이용할 수 있다. 이 SOI 기판(10)에, p형 실리콘층(13) 및 실리콘 산화막(12)을 관통하여, n형 실리콘 기판(11)의 내부에 도달하는 깊이의 홈(20)이 형성된다. 이 홈(20)의 하부에 트렌치 캐패시터 C가 형성되고, 상부에 트랜지스터 Q가 형성되어 있다.
SOI 기판(10)의 p형 실리콘층(13)은, STI(Shallow Trench Isolation)법에 의해 매립된 소자 분리 절연막(40)에 의해, 인접하는 2개의 셀 영역으로 되는 구형의 섬 형상 소자 영역(14)으로 구획된다. 도 1에 도시한 바와 같이, 캐패시터 C는 각 섬 형상 소자 영역(14)의 단부에 매립 형성된다. 이 캐패시터 C에 중첩되도록, 섬 형상 소자 영역(14)의 단부의 홈 측면에 트랜지스터 Q가 형성된다. 단, 실제의 제조 공정에서는 섬 형상 소자 영역(14)을 구획하기 전에, 홈(20)에 캐패시터 C 및 트랜지스터 Q가 형성되게 된다.
캐패시터 C는 홈(20)의 하부 측벽에, 예를 들면 ON(Oxide/Nitride)막에 의해 캐패시터 절연막(21)을 형성하고, 또 이 홈(20)에 n형 다결정 실리콘층으로 이루어지는 축적 전극(22)을 매립하여 만들어진다. 캐패시터 C는 n형 실리콘 기판(11)을 모든 메모리 셀에 공통의 플레이트 전극으로하여 구성된다. 축적 전극(22)의 상단은 실리콘 산화막(12)의 두께의 중간에 위치한다. 이 축적 전극(22)과 트랜지스터 Q를 접속하기 위한 매립 스트랩(23)은 축적 전극(22) 상에 연속하도록 n형 다결정 실리콘 등에 의해 형성된다.
매립 스트랩(23)은 트랜지스터 Q의 하부의 n+형 확산층(31)의 불순물 확산원으로서 이용되고 있다. 즉, 매립 스트랩(23) 내 혹은 축적 전극(22)의 불순물은 p형 실리콘층(13) 내로 확산되어, n+형 확산층(31)이 형성된다. 여기서 중요한 점은, 매립 스트랩(23)이 p형 실리콘층(13)의 하면에만 접하도록 매립되는 것이다. 그 때문에, 축적 전극(22)이 매립된 홈(20)의 상부에는, 실리콘 산화막(12)을 횡방향으로 에칭하여 후퇴시킴으로써 직경을 확대시킨 홈 직경 확대부(25)가 형성되어 있다. 이 홈 직경 확대부(25)에 축적 전극(22)에 중첩되도록 매립 스트랩(23)을, p형 실리콘층(13)에 대하여 그 하면에만 접하는 상태로 매립하고 있다. 매립 스트랩(23)의 상부는 캡 절연막(24)으로 덮여진다.
캡 절연막(24)이 매립된 홈(20)의 상부에 노출하는 p형 실리콘층(13)의 측면에 게이트 절연막(30)이 형성되고, 게이트 전극으로 되는 다결정 실리콘막(33a)이 매립된다. p형 실리콘층(13)의 홈(20)에 접하는 상면으로부터 트랜지스터 Q의 상부 확산층(32)이 형성된다. 이와 같이, 캐패시터 C가 매립된 홈(20)의 상부에, p형 실리콘층(13)의 상하면으로부터의 확산에 의한 소스, 드레인 확산층(31, 32)이 형성되며, 종형 트랜지스터 Q가 만들어진다.
트랜지스터 Q의 게이트 전극으로 되는 다결정 실리콘막(33a)은, 그 후의 소자 분리 절연막(40)의 매립 공정에서 각각의 소자 영역으로 분리된다. 그리고, 이 다결정 실리콘막(33a)에 중첩되도록 다결정 실리콘막(33b) 및 WSi2층(34)이 적층되고, 이 적층막이 패턴 형성되어 워드선 WL로 된다. 워드선 상은 실리콘 질화막(36)과 층간 절연막(37)으로 덮여지고, 이 위에 비트선(BL: 38)이 형성된다. 비트선(38)은 섬 형상 소자 영역(14)의 중앙부 즉 2개의 통과 워드선 사이에서 n+형 확산층(32)에 컨택트시킨다. 이 비트선 컨택트 BLC에는 컨택트홀을 통해 n+형 확산층(32)에 중첩되는 n+형 확산층(35)이 형성되고, 그 컨택트홀에 컨택트 플러그(39)가 매립된다.
본 실시예에 따르면, SOI 기판을 이용하여 매립 스트랩(23)이 p형 실리콘층(13)의 하면에만 접하도록, 홈(20)의 홈 직경 확대부(25)에 매립된다. 그리고, 종형 트랜지스터 Q의 하부 확산층(31)은 매립 스트랩(23)으로부터의 상방 확산만에 의해 형성된다. 따라서, 종형 트랜지스터 Q의 채널 길이는 매립 스트랩(23)의 에치백량의 영향으로 변동되는 일은 없다. 이에 따라, 채널 길이의 제어성은 SOI 기판(10)의 p형 실리콘층(13)의 막 두께의 변동의 범위 정도로 향상된다.
캐패시터 C의 축적 전극(22)은 캐패시터 절연막(21)에 의해 실리콘 기판(11)으로부터 절연 분리되고, 각 트랜지스터 Q의 확산층도 실리콘 산화막(12)에 의해 실리콘 기판(11)으로부터 절연 분리되어 있다. 이 때문에, 소프트 에러 내성이나 노이즈 내성이 높은 것으로 되어 있다. 또한, 만일, 실리콘 산화막(12)이 없다고 하면, 도 37의 종래예에 도시한 바와 같이, 매립 스트랩(23)에 의한 기생 트랜지스터를 억제하기 위해, 매립 스트랩(23)을 형성하는 부분의 측벽에 어느 정도의 두께를 갖는 측벽 절연막의 형성이 불가결하게 된다. 그러나 본 실시예에서는, 매립 스트랩(23)은 실리콘 산화막(12)의 내부에 매립되어 있기 때문에, 기생 트랜지스터를 억제하기 위한 각별한 조처를 필요로 하지 않는다.
다음에, 본 실시예의 셀 어레이의 제조 공정을, 도 2의 단면에 주목하여, 도 4∼도 9를 참조하여 설명한다. 도 4는 캐패시터 C가 형성된 상태를 나타내고 있다. SOI 기판(10)에 우선, 버퍼 산화막(41)과 실리콘 질화막(42)으로 이루어지는 마스크를 패턴 형성한다. 그리고, RIE에 의해 SOI 기판(10)을 에칭하여 실리콘층(13) 및 산화막(12)을 관통하여 n형 실리콘 기판(11)의 내부로까지 도달하는 깊이의 홈(20)을 형성한다. 이 후, 도면에는 도시하지 않지만, 필요에 따라 홈(20)의 바닥부로부터 플레이트 전극을 저저항화하기 위한 n+형 확산층을 형성한다.
계속해서, 홈(20)의 측벽에 ON막 등으로 이루어지는 캐패시터 절연막(21)을 형성한 후, n형 불순물이 도핑된 다결정 실리콘을 퇴적하고, RIE에 의해 에치백하여 홈(20)의 중간까지 매립한다. 이에 따라, 축적 전극(22)이 형성된다. 축적 전극(22)의 상면은 SOI 기판(10)의 실리콘 산화막(12)의 중간에 위치하도록 한다.
이 후, 도 5에 도시한 바와 같이, 축적 전극(22)의 상방에 있는 캐패시터 절연막(21)을 에칭 제거하고, 또한 홈(20)에 노출되어 있는 실리콘 산화막(12)을 HF 용액 등에 의해 에칭하여 소정 거리 후퇴시켜, p형 실리콘층(13)의 하면(43)을 노출시킨 홈 직경 확대부(25)를 형성한다.
그리고, 도 6에 도시한 바와 같이, 홈(20) 내의 홈 직경 확대부(25)에, 축적 전극(22)에 중첩되도록 스트랩(23)을 매립한다. 구체적으로 이 스트랩(23)은, n형 불순물이 도핑된 다결정 실리콘막을 퇴적하고, 이것을 RIE 등의 이방성 에칭에 의해 에치백함으로써 매립된다. 매립 스트랩(23)은, 그 상면 위치가 p형 실리콘층(13)의 하면 위치보다 낮게 되도록, 다시 말하면, 매립 스트랩(23)이 p형 실리콘층(13)에 대하여 그 하면에만 접하는 상태로 홈 직경 확대부(25)에 매립되도록 한다.
그 후, 도 7에 도시한 바와 같이, 홈(20)에, 매립 스트랩(23)을 덮는 실리콘 산화막 등의 캡 절연막(24)을 형성한다. 이 캡 절연막(24)은, 이 위에 매립 형성되는 게이트 전극과 축적 노드를 분리하기 위한 것으로, 실리콘 산화막 등의 매립에 의해서도 되고, 혹은 매립 스트랩(23)의 표면을 산화하여 얻어지는 실리콘 산화막이나 이들 복합막, 또, 매립 스트랩(23) 상에도 형성되게 되는 게이트 절연막으로 겸할 수도 있다.
계속해서, p형 실리콘층(13)의 상면에 이온 주입에 의해 n+형 확산층(32)을 형성한다. 또한 열 산화에 의해 홈(20)의 측면에 게이트 절연막(30)을 형성하고, 게이트 전극으로 되는 다결정 실리콘막(33a)을 퇴적한다. 게이트 절연막(30)의 열 산화 공정 혹은 그 이후의 열 공정에서, 매립 스트랩(23)의 n형 불순물은 p형 실리콘층(13)으로 확산되고, p형 실리콘층(13)의 하면에 n+형 확산층(31)이 형성된다.
계속해서, 도 8에 도시한 바와 같이, STI법에 의한 소자 분리 공정을 행한다. 즉, 실리콘 질화막(44)에 의한 마스크를 형성하고, 다결정 실리콘막(33a), 게이트 절연막(30), 캡 절연막(24), p형 실리콘층(13)을 RIE에 의해 에칭하여 소자 분리홈을 형성한 후, 실리콘 산화막 등의 소자 분리 절연막(40)을 매립한다. 소자 분리 절연막(40)은 바람직하게는, CMP(Chemical Mechanical Polishing) 처리에 의해 평탄화한다. 여기서는, 소자 분리홈을, 실리콘 산화막(12)에 도달하는 깊이로 형성하고 있으며, 이에 따라 2개의 DRAM셀을 형성하는 각 섬 형상 소자 영역(14)의 p형 실리콘층(13)은, 상호 다른 섬 형상 소자 영역(14)으로부터 서로 절연 분리된다.
이 후, 적어도 홈(20) 이외의 실리콘 질화막(44)을 에칭 제거한 후, 도 9에 도시한 바와 같이, 다결정 실리콘막(33b), WSi2막(34), 실리콘 질화막(36)의 적층막을 퇴적하고, 이들 적층막을 패터닝하여 워드선 WL을 형성한다.
그리고, 도 2에 도시한 바와 같이, 워드선 WL의 측벽에도 실리콘 질화막을 형성한 후, 층간 절연막(37)을 퇴적한다. 이 층간 절연막(37)에 워드선 WL에 자기 정합된 컨택트홀을 형성하고, 이온 주입에 의해 n+형 확산층(35)을 형성한다. 그리고, 컨택트홀에 컨택트 플러그(39)를 매립한 후, 비트선(38)을 형성한다.
본 실시예의 제조 공정에 따르면, 매립 스트랩(23)의 에치백의 제어는, p형 실리콘층(13)의 두께보다 깊게 하면 된다. 이에 따라 매립 스트랩(23)은 p형 실리콘층(13)의 하면에만 접하는 상태로 된다. 따라서 트랜지스터의 채널 길이 제어를 위해 엄격한 에치백량 제어를 행할 필요가 없어, 제조 수율은 향상된다.
본 실시예에서, 전극 재료나 절연 재료는 일례이며, 그 밖에 다양한 선택이 가능하다. 또한 상술한 바와 같이, 매립 스트랩(23)은 p형 실리콘층(13)의 하면 위치보다 깊게 에치백하는 것이 중요하며, 예를 들면 캐패시터 C의 축적 전극(22)의 상면에 도달할 때까지 에치백하여도 된다. 단, 이 경우, 축적 전극(22)의 표면에 사전에 에칭스톱을 위한 얇은 실리콘 산화막 등을 형성해 두는 것이 바람직하다. 이에 따라, 축적 전극(22)의 에칭을 억제할 수 있다.
또 이 경우, 매립 스트랩(23)으로서는, 홈(20)의 외측에 실리콘 산화막(12)의 측방 에칭에 의해 넓힌 홈 직경 확대부(25)에만 남게 되어, 캐패시터 C의 축적 전극(22)과의 전기적 접속이 불충분하게 될 가능성이 있다. 이것에 대해서는, 도 5의 공정에서 캐패시터 절연막(21)을 오버 에칭하여, 축적 전극(22)의 측면에 매립 스트랩(23)이 접촉하도록, 조처를 해 두는 것이 바람직하다.
[실시예 2]
도 10은, 다른 실시예에 따른 DRAM 셀 어레이의 단면도를, 앞의 실시예의 도 2에 대응시켜 나타내고 있다. 평면도는 도 1과 동일하다. 앞의 실시예와 다른 것은 매립 스트랩(23)이 2층의 스트랩인 n형 다결정 실리콘막(23a, 23b)에 의해 구성되는 점이다. 이들 2층 중, 최초의 다결정 실리콘막(23a)은 홈 직경 확대부(25)를 형성하기 전에, 캐패시터 C의 축적 전극(22)보다도 상부의 홈(20)의 측벽에 캐패시터 절연막이 없는 상태에서 적층된다. 그리고, 홈 직경 확대부(25)를 형성한 후, 제2층째의 다결정 실리콘막(23b)이 p형 실리콘층(13)의 하면에만 접하는 상태로 홈 직경 확대부(25)에 매립된다.
본 실시예의 제조 공정을, 도 11∼도 17을 참조하여 설명한다. 도 11은 앞의 실시예의 도 4와 거의 동일하며, 캐패시터 C가 형성된 상태를 나타내고 있다. SOI 기판(10)에 우선, 버퍼 산화막(41)과 실리콘 질화막(42)으로 이루어지는 마스크를 패턴 형성한다. 그리고, RIE에 의해 SOI 기판(10)을 에칭하여, 실리콘층(13) 및 산화막(12)을 관통하여 n형 실리콘 기판(11)의 내부까지 도달하는 깊이의 홈(20)을 형성한다. 이 후, 도면에는 도시하지 않지만, 필요에 따라 홈(20)의 바닥부로부터 플레이트 전극을 저저항화하기 위한 n+형 확산층을 형성한다.
계속해서, 홈(20)의 측벽에 ON막 등으로 이루어지는 캐패시터 절연막(21)을 형성한 후, n형 불순물이 도핑된 다결정 실리콘을 퇴적하고, RIE에 의해 에치백하여, 홈(20)의 중간까지 매립한다. 이에 따라, 축적 전극(22)이 형성된다. 축적 전극(22)의 상면은 SOI 기판(10)의 실리콘 산화막(12)의 중간에 위치하도록 한다.
이 후, 도 12에 도시한 바와 같이, 축적 전극(22)보다 상부에 있는 캐패시터 절연막(21)을 에칭 제거한 후에, n형 불순물을 도핑한 다결정 실리콘막(23a)을, 퇴적과 에치백에 의해 홈(20)에 매립한다. 혹은, 다결정 실리콘막(23a)을 축적 전극(22) 상에 선택 성장시키는 방법이어도 된다. 이 때, 다결정 실리콘막(23a)의 상면은 실리콘 산화막(12)의 중간에 위치하도록 한다.
이 상태에서, 도 13에 도시한 바와 같이, HF 용액 등에 의한 등방성 에칭에 의해 실리콘 산화막(12)을 에칭하여 후퇴시킨다. 이에 따라, p형 실리콘층(13)의 하면(43)이 노출되는 홈 직경 확대부(25)가 형성된다.
계속해서, 도 14에 도시한 바와 같이, 다결정 실리콘막(23b)을, 퇴적과 에치백에 의해 p형 실리콘층(13)의 하면에만 접촉하도록 매립한다. 도 14에서는, 다결정 실리콘막(23b)이 다결정 실리콘막(23a) 상에 남은 상태로 하고 있지만, 다결정 실리콘막(23a)의 상면이 노출할 때까지 에치백하여도 된다.
그 후, 도 15에 도시한 바와 같이, 홈(20)에 매립 스트랩(23)을 덮는 실리콘 산화막 등의 캡 절연막(24)을 형성한다. 이 캡 절연막(24)은, 이 위에 매립 형성되는 게이트 전극과 축적 노드를 분리하기 위한 것으로, 실리콘 산화막 등의 매립에 의해서도 되며, 혹은 매립 스트랩(23)의 표면을 산화하여 얻어지는 실리콘 산화막이나 이들 복합막, 또, 매립 스트랩(23) 상에도 형성되게 되는 게이트 절연막으로 겸하는 것도 가능하다.
계속해서, p형 실리콘층(13)의 상면에 이온 주입에 의해 n+형 확산층(32)을 형성한다. 또한 열 산화에 의해 홈(20)의 측면에 게이트 절연막(30)을 형성하고, 게이트 전극이 되는 다결정 실리콘막(33a)을 퇴적한다. 게이트 절연막(30)의 열 산화 공정 혹은 그 이후의 열 공정에서, 매립 스트랩(23)의 n형 불순물은 p형 실리콘층(13)으로 상방 확산하여, n+형 확산층(31)이 형성된다.
이어서, 도 16에 도시한 바와 같이, STI법에 의한 소자 분리 공정을 행한다. 즉, 실리콘 질화막(44)에 의한 마스크를 형성하고, 다결정 실리콘막(33a), 게이트 절연막(30), 캡 절연막(24), p형 실리콘층(13)을 RIE에 의해 에칭하여 소자 분리홈을 형성한 후, 실리콘 산화막 등의 소자 분리 절연막(40)을 매립한다. 소자 분리 절연막(40)은 바람직하게는, CMP 처리에 의해 평탄화한다. 여기서는, 소자 분리홈을, 실리콘 산화막(12)에 도달하는 깊이로 형성하고 있으며, 이에 따라 2개의 DRAM 셀을 형성하는 각 섬 형상 소자 영역(14)의 p형 실리콘층(13)은 다른 섬 형상 소자 영역(14)으로부터 서로 절연 분리된다.
이 후, 적어도 홈(20) 이외의 실리콘 질화막(44)을 에칭 제거한 후, 도 17에 도시한 바와 같이, 다결정 실리콘막(33b), WSi2막(34), 실리콘 질화막(36)의 적층막을 퇴적하고, 이들 적층막을 패터닝하여, 워드선 WL을 형성한다.
그리고, 도 10에 도시한 바와 같이, 워드선 WL의 측벽에도 실리콘 질화막을 형성한 후, 층간 절연막(37)을 퇴적한다. 이 층간 절연막(37)에 워드선 WL에 자기 정합된 컨택트홀을 형성하고, 이온 주입에 의해 n+형 확산층(35)을 형성한다. 그리고, 컨택트홀에 컨택트 플러그(39)를 매립한 후, 비트선(38)을 형성한다.
본 실시예에 따르면, 스트랩(23)을 2층의 다결정 실리콘막(23a, 23b)에 의해 형성함으로써, 캐패시터 절연막의 오버 에칭을 충분히 행하지 않더라도, 축적 전극(22)과 매립 스트랩(23)의 전기적 접속은 확실하게 된다.
[실시예 3]
도 18은, 다른 실시예에 따른 DRAM 셀 어레이의 단면도를, 앞의 실시예의 도 2에 대응시켜 나타내고 있다. 평면도는, 도 1과 동일하다. 앞의 실시예와 다른 점은, 홈 직경 확대부(25)가 실리콘 산화막(12)의 두께 범위 전체에 걸쳐 형성되어 있는 것, 캐패시터 C의 축적 전극(22)의 상면이 홈 직경 확대부(25)에 위치하여 넓은 면적을 갖고 매립되어 있는 것, 그리고 그 상부에 매립 스트랩(23)이 p형 실리콘층(13)의 하면에만 접하도록 형성되어 있는 것이다.
그 제조 공정을 설명하면, 도 19에 도시한 바와 같이, 캐패시터용의 홈(20)을 RIE에 의해 에칭한 후, 계속해서 HF 용액에 의해 산화막 에칭을 행하여, 실리콘 산화막(12)의 단부면을 후퇴시킨다. 이에 따라, p형 실리콘층(13)의 하면(43)이 노출되는 홈 직경 확대부(25)가 형성된다.
이 후, 도 20에 도시한 바와 같이, 캐패시터 절연막(21)을 형성하고, 다결정 실리콘막의 퇴적과 에치백에 의해 축적 전극(22)을 매립한다. 축적 전극(22)의 상면은 실리콘 산화막(12)의 중간에 위치하도록 하고, 그 상부에 있는 캐패시터 절연막은 에칭 제거한다.
그리고, 도 21에 도시한 바와 같이, 홈(20) 내의 홈 직경 확대부(25)에, 축적 전극(22)에 중첩되도록 스트랩(23)을 매립한다. 구체적으로 이 매립 스트랩(23)은 n형 불순물이 도핑된 다결정 실리콘막을 퇴적하고, 이것을 RIE 등의 이방성 에칭에 의해 에치백함으로써 형성된다. 매립 스트랩(23)은, 그 상면 위치가 p형 실리콘층(13)의 하면 위치보다 낮게 되도록, 다시 말하면, 매립 스트랩(23)이 p형 실리콘층(13)에 대하여 그 하면에만 접하는 상태로 홈 직경 확대부(25)에 매립한다.
그 후, 도 22에 도시한 바와 같이, 홈(20)에, 실리콘 산화막 등의 캡 절연막(24)을 매립한다. 이 캡 절연막(24)은, 이 위에 매립 형성되는 게이트 전극과 축적 노드를 분리하기 위한 것으로, 실리콘 산화막 등의 매립에 의해서도 되고, 혹은 매립 스트랩(23)의 표면을 산화하여 얻어지는 실리콘 산화막이나 이들의 복합막, 또, 매립 스트랩(23) 상에도 형성되게 되는 게이트 절연막으로 겸할 수도 있다.
계속해서, p형 실리콘층(13)의 상면에 이온 주입에 의해 n+형 확산층(32)을 형성한다. 또한 열 산화에 의해 홈(20)의 측면에 게이트 절연막(30)을 형성하고, 게이트 전극이 되는 다결정 실리콘막(33a)을 퇴적한다. 게이트 절연막(30)의 열 산화 공정 혹은 그 이후의 열 공정에서, 매립 스트랩(23)의 n형 불순물은 p형 실리콘층(13)으로 확산하여, p형 실리콘층(13)의 하면에 n+형 확산층(31)이 형성된다.
계속해서, 도 23에 도시한 바와 같이, STI법에 의한 소자 분리 공정을 행한다. 즉, 실리콘 질화막(44)에 의한 마스크를 형성하고, 다결정 실리콘막(33a), 게이트 절연막(30), 캡 절연막(24), p형 실리콘층(13)을 RIE에 의해 에칭하여 소자 분리홈을 형성한 후, 실리콘 산화막 등의 소자 분리 절연막(40)을 매립한다. 소자 분리 절연막(40)은 바람직하게는, CMP 처리에 의해 평탄화한다. 여기서는, 소자 분리홈을, 실리콘 산화막(12)에 도달하는 깊이로 형성하고 있으며, 이에 따라 2개의 DRAM 셀을 형성하는 각 섬 형상 소자 영역(14)의 p형 실리콘층(13)은, 다른 섬 형상 소자 영역(14)으로부터 서로 절연 분리된다.
이 후, 적어도 홈(20) 이외의 실리콘 질화막(44)을 에칭 제거한 후, 도 24에 도시한 바와 같이, 다결정 실리콘막(33b), WSi2막(34), 실리콘 질화막(36)의 적층막을 퇴적하고, 이들 적층막을 패터닝하여 워드선 WL을 형성한다.
그리고, 도 18에 도시한 바와 같이, 워드선 WL의 측벽에도 실리콘 질화막을 형성한 후, 층간 절연막(37)을 퇴적한다. 이 층간 절연막(37)에 워드선 WL에 자기 정합된 컨택트홀을 형성하고, 이온 주입에 의해 n+형 확산층(35)을 형성한다. 그리고, 컨택트홀에 컨택트 플러그(39)를 매립한 후, 비트선(38)을 형성한다.
이와 같이, 캐패시터용의 홈(20)의 형성 직후에, 실리콘 산화막(12)을 후퇴시키는 에칭을 행함으로써, 축적 전극(22)과 매립 스트랩(23) 사이의 전기적 접속이 캐패시터 절연막(21)에 의해 방해받는 일이 없다. 따라서 캐패시터 절연막의 에칭 조건이나, 매립 스트랩의 에치백 조건에 엄격한 제어성이 요구되지 않는다. 이에 따라, 높은 수율이 얻어진다.
[실시예 4]
도 25 및 도 26은, 다른 실시예에 따른 DRAM 셀 어레이의 평면도와 그 I-I' 단면도를, 실시예 1의 도 1 및 도 2에 대응시켜 나타내고 있다. 실시예 1과 다른 점은 비트선 컨택트 BLC의 배치만이다. 실시예 1의 경우, 하나의 섬 형상 소자 영역(14)의 양단부에 캐패시터 C와 트랜지스터 Q에 의한 DRAM 셀이 형성되고, 그 사이를 2개의 통과 워드선이 배치되는 레이아웃에서, 그 2개의 통과 워드선 사이 즉 섬 형상 소자 영역(14)의 중앙부에 2개의 셀에 공통의 비트선 컨택트 BLC를 배치하고 있다.
이것에 대하여 본 실시예에서는, 마찬가지의 셀 레이아웃에서의, 하나의 섬 형상 소자 영역(14)의 양단부 2개의 셀에 대한 비트선 컨택트 BLC를 각각 따로따로, 각 셀의 워드선의 인접하는 위치에 배치하고 있다.
따라서, 트랜지스터의 상부 n+ 확산층(32)은, 섬 형상 소자 영역(14)의 전면에는 필요가 없어, 비트선 컨택트 BLC의 위치에만 형성하고 있다.
본 실시예에 따르면, 비트선 컨택트 수가 증가됨으로써 비트선의 기생 용량이 증가할 가능성이 있지만, 비트선으로부터 캐패시터까지의 저항을 작게 할 수가 있어, 용량과 저항의 곱으로 결정되는 배선 지연 시간을 결과적으로 삭감하고, 데이터 기입, 판독의 속도 향상이 가능하게 된다.
[실시예 5]
여기까지의 실시예는, 폴드 비트선 구조의 경우이지만, 본 발명은 오픈 비트선 방식에도 적용할 수 있다. 도 27은 오픈 비트선 방식의 실시예에 따른 DRAM 셀 어레이의 평면도이며, 도 28은 그 I-I' 단면도이다. 캐패시터 C와 트랜지스터 Q의 관계, 매립 스트랩(23)에 의한 상방 확산만에 의해 트랜지스터 Q의 하부 n+ 확산층(31)이 형성되는 점 등, 기본적인 특징은 실시예 1과 마찬가지이다. 따라서, 실시예 1과 대응하는 부분에는 동일한 부호를 붙여 상세한 설명은 생략한다.
오픈 비트선 방식의 경우에는, 도 27에 도시한 바와 같이, 통과 워드선이 없는 상태에서, 하나의 셀마다 섬 형상 소자 영역(14)이 형성되고, 비트선 방향에 인접하는 셀의 간격은, 사이에 소자 분리 절연막(40)을 끼워 최소 가공 치수 정도까지 작게 하는 것이 가능하다.
[실시예 6]
도 29 및 도 30은, 오픈 비트선 방식의 다른 실시예에 따른 DRAM 셀 어레이의 평면도와 그 I-I' 단면도이다. 실시예 5와의 상위점은, 비트선 BL에 따라 셀의 방향을 전부 동일하게 한 것만이다. 이와 같이, 셀의 방향을 배치함으로써, 셀 어레이의 반복 패턴이 보다 단순하게 되어, 리소그래피 공정의 마진이 향상된다. 따라서 도면에 도시한 바와 같이, 하부 n+형 확산층(32)이 소자 분리 절연막(40)까지 도달하게 될 때까지 미세화하는 것도 가능해진다. 이에 따라, 확산층 용량도 저감하여, 접합 누설도 억제하는 것이 가능하게 된다.
[실시예 7]
여기까지의 실시예에서는, 종형 트랜지스터 Q의 기판 전위는 고려하고 있지 않다. 각 섬 형상 소자 영역(14)의 p형 실리콘층(13)은, 바닥부의 실리콘 산화막(12)과 소자 분리 절연막(40)에 의해 다른 영역으로부터 절연 분리되어 있으며, 이대로는 부유가 되기 때문에, 동작 불안정의 원인이 된다.
도 31은 기판 전위를 고정하는 것을 가능하게 한 실시예의 DRAM 셀 어레이의 평면도이고, 도 32는 그 I-I' 단면도이다.
이 DRAM 셀 어레이 구조는, 도 25 및 도 26을 기본으로 하는 것으로, 비트선 컨택트 BLC를 각 셀의 바로 가까운 위치에 배치하는 구성으로 하고 있다. 그리고, 각 섬 형상 소자 영역(14)의 중앙부, 즉 패스 워드선의 스페이스를 이용하여 p형 실리콘층(13)의 전위 고정을 위한 보디 컨택트 BDC를 배치하고 있다. 그리고, 각 보디 컨택트 BDC를 연결하는 보디 배선(BDL: 52)을, 패스 워드선 사이에 배치하고 있다.
구체적인 제조 공정으로서는, 비트선 컨택트 BLC를 형성하는 공정 전에, 통과 워드선 사이에, 보디 컨택트 BDC의 영역에 컨택트홀을 형성하고, 여기에 컨택트층(51)을 매립한다. 바람직하게는, 도 32에 도시한 바와 같이, 컨택트 바닥부를 리세스 에칭하고, p+형층(53)을 형성한 후에, p형 불순물을 포함하는 다결정 실리콘 등의 컨택트층(51)을 매립한다. 또한 이 컨택트층(51)을 워드선 방향으로 연결하는, p형 불순물이 도핑된 다결정 실리콘이나 W 등의 저저항 배선 재료에 의해 보디 배선(52)을 패스워드선 사이에 매립한다.
이와 같이, 보디 배선(52)을 매립 형성하여, p형 실리콘층(13)에 기판 전위를 제공함으로써, 트랜지스터의 안정 동작이 가능하게 된다. 도 32에서는, 컨택트홀을 리세스 에칭하여 컨택트층(51)을 매립하고 있지만, 이것은 패스워드선을 사이에 두고 인접하는 2개의 셀 사이의 누설을 저감하는 데에 있어서 유효하다.
[실시예 8]
도 33은, 도 32의 실시예를 기본으로 하여, 이것을 조금 변형한 실시예이다. 즉, 보디 컨택트 BDC의 컨택트층(51)의 주위에 소자 분리 절연막(40)보다 얕은 분리용 절연막(54)을 매립하고 있다. 이 구조는, 실시예 1의 제조 공정에서, STI법에 의한 소자 분리홈의 에칭 공정 후에, 계속하여 분리용 절연막(54)을 매립하기 위한 얕은 분리홈 에칭을 행하고, 소자 분리 절연막(40)과 동시에 분리용 절연막(54)을 매립함으로써 얻어진다. 혹은 깊은 STI와 얕은 STI를 별개로 나누어 형성하여도 된다.
이와 같은 보디 컨택트 구조로 하면, 트랜지스터의 기판 전위를 고정하는 것이 가능하여, 패스워드선의 아래에 형성되는 채널이나 공핍층에 기인하는 보디 컨택트 BDC부의 접합 누설이 효과적으로 억제된다. 또한, 패스워드선을 사이에 두고 인접하는 2개의 셀 사이의 누설을 저감하기 위해서도, 실시예 7보다 바람직하다. 또한 이 구조에서는, n+형 확산층(32)을 도 2와 마찬가지로, 섬 형상 소자 영역(14)의 전면에 형성하여도 지장은 없다.
[실시예 9]
도 34는, 보디 컨택트 배선을 배치하지 않고, 셀 어레이 영역의 주변에서 트랜지스터의 기판 전위를 고정하는 것을 가능하게 한 실시예이다. 이것은, 실시예 1의 도 2의 구조를 기본으로 하고 있다. 도 2와 다른 점은, STI에 의해 형성되는 소자 분리 절연막(40)의 깊이를, p형 실리콘층(13)의 두께 미만, 따라서 실리콘 산화막(12)에 도달하지 않는 깊이로 하고 있는 점이다. 이에 따라, 각 섬 형상 소자 영역(14)은, 완전하게는 절연 분리되지 않고, p형 실리콘층(13)의 바닥부에서 상호 연결된 상태가 된다.
단, 이 경우, 매립 스트랩(23)으로부터 p형 실리콘층(13)으로의 상방 확산에 의해 형성되는 n+형 확산층(31)이 홈(20)의 전체 둘레로 형성되면, 비트선 방향에 인접하는 셀의 사이에서 단락이 생기거나, 혹은 단락하지 않더라도 누설이 증대될 우려가 있다. 그래서, 매립 스트랩(23)의 매립 전에, 그 부분의 홈(20)에는, n+형 확산층(31)의 형성이 필요한 1변을 제외한 남은 3변에 측벽 절연막(61)을 형성하고 있다.
구체적으로는, 도 35에 도시한 바와 같이, 캐패시터 C의 축적 전극(22)을 매립한 후, 홈(20)의 상부 측벽에 캐패시터 절연막(21)보다 두꺼운 실리콘 산화막 등의 측벽 절연막(61)을 형성한다. 이 때의 평면도를 나타내면, 도 36a와 같이 된다. 이 후, 도 36b에 도시한 바와 같이, 측벽 절연막(61) 중, 후에 매립 스트랩으로부터의 불순물 확산을 행하는 1변부만을 선택적으로 에칭 제거하고, 3변에만 남긴다. 이 후, 실시예 1과 마찬가지의 공정에서 매립 스트랩(23)을 형성한다.
본 실시예에 따르면, 보디 컨택트 배선을 형성하지 않고, 셀 어레이 주변에서 기판 전위를 고정하는 것이 가능하다.
본 발명은, 상기 실시예에 한정되지 않는다. 즉 상기 실시예에서는, DRAM 셀 어레이에 적용한 경우를 설명하였지만, 그 종형 트랜지스터의 집적화 구조 및 그 제조 방법은, 채널 길이의 제어성이 우수하다고 하는 특징을 갖는 것으로, 이러한 의미에서 DRAM 셀 어레이에 한하지 않고, 다른 반도체 메모리나 논리 집적 회로 등에 적용하여도 유효하다.
이상 진술한 바와 같이 본 발명에 따르면, SOI 기판을 이용하여, 홈의 측면에 형성되는 종형 트랜지스터의 소스, 드레인은 반도체층의 하면으로의 불순물 확산과 상면으로의 불순물 확산에 의해 형성되도록 하고 있다. 따라서, 채널 길이는 반도체층의 두께와 상하면의 불순물 확산 깊이에 의해 결정되고, 특성의 변동이 없는 우수한 종형 트랜지스터가 얻어진다.
도 1은 본 발명의 실시예에 따른 DRAM 셀 어레이의 평면도.
도 2는 도 1의 I-I' 단면도.
도 3은 도 1의 II-II' 단면도.
도 4는 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 5는 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 6은 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 7은 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 8은 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 9는 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 10은 다른 실시예에 따른 DRAM 셀 어레이의 도 2에 대응하는 단면도.
도 11은 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 12는 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 13은 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 14는 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 15는 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 16은 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 17은 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 18은 다른 실시예에 따른 DRAM 셀 어레이의 도 2에 대응하는 단면도.
도 19는 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 20은 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 21은 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 22는 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 23은 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 24는 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 25는 다른 실시예에 따른 DRAM 셀 어레이의 도 1에 대응하는 평면도.
도 26은 도 25의 I-I' 단면도.
도 27은 다른 실시예에 따른 DRAM 셀 어레이의 도 1에 대응하는 평면도.
도 28은 도 27의 I-I' 단면도.
도 29는 다른 실시예에 따른 DRAM 셀 어레이의 도 1에 대응하는 평면도.
도 30은 도 29의 I-I' 단면도.
도 31은 다른 실시예에 따른 DRAM 셀 어레이의 도 1에 대응하는 평면도.
도 32는 도 31의 I-I' 단면도.
도 33은 다른 실시예에 따른 DRAM 셀 어레이의 도 32에 대응하는 단면도.
도 34는 다른 실시예에 따른 DRAM 셀 어레이의 도 32에 대응하는 단면도.
도 35는 본 발명의 실시예의 제조 공정을 설명하기 위한 단면도.
도 36a 및 도 36b는 본 발명의 실시예의 제조 공정을 설명하기 위한 평면도.
도 37은 종래의 종형 트랜지스터를 이용한 DRAM 셀 어레이의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : SOI 기판
11 : n형 실리콘 기판
12 : 실리콘 산화막
13 : p형 단결정 실리콘층
14 : 섬 형상 소자 영역
20 : 홈
21 : 캐패시터 절연막
22 : 축적 전극
23 : 매립 스트랩
24 : 캡 절연막
25 : 홈 직경 확대부
30 : 게이트 절연막
31, 32, 35 : n+형 확산층
33a, 33b : 다결정 실리콘막
36 : 실리콘 질화막
40 : 소자 분리 절연막

Claims (28)

  1. 반도체 장치에 있어서,
    반도체 기판 상에 절연막에 의해 분리되어 제1 도전형의 반도체층이 형성된 소자 기판 -상기 절연막은 상기 반도체 기판과 접하고, 상기 소자 기판은, 상기 반도체층의 상면으로부터 상기 절연막의 내부까지 도달하는 깊이를 갖고, 상기 반도체층의 하면을 노출하도록 상기 절연막 내에서 측면으로 확장되는(receded laterally) 홈을 갖고, 상기 절연막 내의 상기 홈의 폭이 상기 반도체층 내의 상기 홈의 폭보다 더 큼- 과;
    상기 반도체층의 전체 면 중에서 상기 하면에만 접하는 상태로 상기 홈의 측면으로 확장된 부분(laterally receded portion)에 매립된 불순물 확산원과;
    상기 불순물 확산원으로부터 상기 반도체층의 상기 하면으로의 불순물 확산에 의해 형성된 제2 도전형의 제1 확산층, 상기 반도체층의 상기 상면으로의 불순물 확산에 의해 형성된 제2 도전형의 제2 확산층, 및 상기 불순물 확산원의 상방의 상기 홈의 측면에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터;
    상기 홈의 중간까지 매립된 축적 전극을 갖도록 상기 절연막의 하부에 형성된, 상기 트랜지스터와 함께 DRAM 셀을 구성하는 트렌치 캐패시터를 포함하며,
    상기 홈은, 상기 절연막을 관통하여 상기 반도체 기판의 내부에 도달하는 깊이로 형성되고,
    상기 축적 전극 상부의 상기 홈의 측면으로 확장된 부분에, 상기 불순물 확산원이 되는 매립 스트랩이 상기 반도체층에 대하여 그 하면에만 접하는 상태로 매립 형성되고, 이 매립 스트랩이 캡 절연막으로 덮여지며, 이 캡 절연막 상에 상기 트랜지스터의 게이트 전극이 매립되고,
    상기 매립 스트랩은, 상기 축적 전극 상에 매립된 제1 스트랩과, 이 제1 스트랩에 중첩하여 형성되고, 상기 홈의 측면으로 확장된 부분에 상기 반도체층에 대하여 그 하면에만 접하는 상태로 매립된 제2 스트랩으로 구성되는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 장치에 있어서,
    반도체 기판 상에 절연막에 의해 분리되어 제1 도전형의 반도체층이 형성된 소자 기판 -상기 절연막은 상기 반도체 기판과 접하고, 상기 소자 기판은, 상기 반도체층의 상면으로부터 상기 절연막의 내부까지 도달하는 깊이를 갖고, 상기 반도체층의 하면을 노출하도록 상기 절연막 내에서 측면으로 확장되는 홈을 갖고, 상기 절연막 내의 상기 홈의 폭이 상기 반도체층 내의 상기 홈의 폭보다 더 큼- 과;
    상기 반도체층의 전체 면 중에서 상기 하면에만 접하는 상태로 상기 홈의 측면으로 확장된 부분에 매립된 불순물 확산원과;
    상기 불순물 확산원으로부터 상기 반도체층의 상기 하면으로의 불순물 확산에 의해 형성된 제2 도전형의 제1 확산층, 상기 반도체층의 상기 상면으로의 불순물 확산에 의해 형성된 제2 도전형의 제2 확산층, 및 상기 불순물 확산원의 상방의 상기 홈의 측면에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터;
    상기 홈의 중간까지 매립된 축적 전극을 갖도록 상기 절연막의 하부에 형성된, 상기 트랜지스터와 함께 DRAM 셀을 구성하는 트렌치 캐패시터를 포함하며,
    상기 홈은, 상기 절연막을 관통하여 상기 반도체 기판의 내부에 도달하는 깊이로 형성되고,
    상기 축적 전극 상부의 상기 홈의 측면으로 확장된 부분에, 상기 불순물 확산원이 되는 매립 스트랩이 상기 반도체층에 대하여 그 하면에만 접하는 상태로 매립 형성되고, 이 매립 스트랩이 캡 절연막으로 덮여지며, 이 캡 절연막 상에 상기 트랜지스터의 게이트 전극이 매립되고,
    상기 홈의 측면으로 확장된 부분은, 상기 절연막의 두께의 모든 범위에 걸쳐 형성되며, 상기 캐패시터의 축적 전극은 상기 홈의 상기 측면으로 확장된 부분의 중간까지 매립되고, 상기 매립 스트랩은 상기 축적 전극 상에 상기 반도체층에 대하여 그 하면에만 접하는 상태로 매립되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체층은, 2개의 DRAM 셀이 양단부에 배치되도록, 상기 절연막에 도달하는 깊이로 매립 형성된 소자 분리 절연막에 의해 복수의 섬 형상 소자 영역으로 구획되고, 상기 트랜지스터의 게이트 전극에 접속된 워드선이 한 방향으로 연속적으로 배치되며, 상기 트랜지스터의 제2 확산층에 접속된 비트선이 상기 워드선과 교차하여 배치되어 DRAM 셀 어레이가 구성되는 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치에 있어서,
    반도체 기판 상에 절연막에 의해 분리되어 제1 도전형의 반도체층이 형성된 소자 기판 -상기 절연막은 상기 반도체 기판과 접하고, 상기 소자 기판은, 상기 반도체층의 상면으로부터 상기 절연막의 내부까지 도달하는 깊이를 갖고, 상기 반도체층의 하면을 노출하도록 상기 절연막 내에서 측면으로 확장되는 홈을 갖고, 상기 절연막 내의 상기 홈의 폭이 상기 반도체층 내의 상기 홈의 폭보다 더 큼- 과;
    상기 반도체층의 전체 면 중에서 상기 하면에만 접하는 상태로 상기 홈의 측면으로 확장된 부분에 매립된 불순물 확산원과;
    상기 불순물 확산원으로부터 상기 반도체층의 상기 하면으로의 불순물 확산에 의해 형성된 제2 도전형의 제1 확산층, 상기 반도체층의 상기 상면으로의 불순물 확산에 의해 형성된 제2 도전형의 제2 확산층, 및 상기 불순물 확산원의 상방의 상기 홈의 측면에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터;
    상기 홈의 중간까지 매립된 축적 전극을 갖도록 상기 절연막의 하부에 형성된, 상기 트랜지스터와 함께 DRAM 셀을 구성하는 트렌치 캐패시터를 포함하며,
    상기 홈은, 상기 절연막을 관통하여 상기 반도체 기판의 내부에 도달하는 깊이로 형성되고,
    상기 반도체층은, 2개의 DRAM 셀이 양단부에 배치되도록, 상기 절연막에 도달하는 깊이로 매립 형성된 소자 분리 절연막에 의해 복수의 섬 형상 소자 영역으로 구획되어, 상기 트랜지스터의 게이트 전극에 접속된 워드선이 한 방향으로 연속적으로 배치되며, 상기 트랜지스터의 제2 확산층에 접속된 비트선이 상기 워드선과 교차하여 배치되어 DRAM 셀 어레이가 구성되고,
    상기 비트선은, 상기 각 섬 형상 소자 영역의 양단부의 워드선에 인접하는 위치에서 각 DRAM 셀마다 상기 제2 확산층에 접촉하고, 또한 상기 섬 형상 소자 영역의 중앙부를 가로 질러 상기 반도체층에 접촉하여 상기 반도체층에 고정 전위를 제공하기 위한 보디 배선이 형성되는 것을 특징으로 하는 반도체 장치.
  8. 반도체 장치에 있어서,
    반도체 기판 상에 절연막에 의해 분리되어 제1 도전형의 반도체층이 형성된 소자 기판 -상기 절연막은 상기 반도체 기판과 접하고, 상기 소자 기판은, 상기 반도체층의 상면으로부터 상기 절연막의 내부까지 도달하는 깊이를 갖고, 상기 반도체층의 하면을 노출하도록 상기 절연막 내에서 측면으로 확장되는 홈을 갖고, 상기 절연막 내의 상기 홈의 폭이 상기 반도체층 내의 상기 홈의 폭보다 더 큼- 과;
    상기 반도체층의 전체 면 중에서 상기 하면에만 접하는 상태로 상기 홈의 측면으로 확장된 부분에 매립된 불순물 확산원과;
    상기 불순물 확산원으로부터 상기 반도체층의 하면으로의 불순물 확산에 의해 형성된 제2 도전형의 제1 확산층, 상기 반도체층의 상면으로의 불순물 확산에 의해 형성된 제2 도전형의 제2 확산층, 및 상기 불순물 확산원의 상방의 상기 홈의 측면에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터;
    상기 홈의 중간까지 매립된 축적 전극을 갖도록 상기 절연막의 하부에 형성된, 상기 트랜지스터와 함께 DRAM 셀을 구성하는 트렌치 캐패시터를 포함하며,
    상기 홈은, 상기 절연막을 관통하여 상기 반도체 기판의 내부에 도달하는 깊이로 형성되고,
    상기 반도체층은, 2개의 DRAM 셀이 양단부에 배치되도록, 상기 절연막에 도달하지 않는 깊이로 매립 형성된 소자 분리 절연막에 의해 복수의 섬 형상 소자 영역으로 구획되고, 상기 트랜지스터의 게이트 전극에 접속된 워드선이 한 방향으로 연속적으로 배치되며, 상기 트랜지스터의 제2 확산층에 접속된 비트선이 상기 워드선과 교차하여 배치되어 DRAM 셀 어레이가 구성되는 것을 특징으로 하는 반도체 장치.
  9. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 절연막에 의해 분리되어 제1 도전형의 반도체층이 형성된 소자 기판에, 상기 반도체층을 관통하는 홈을 형성하는 공정 -상기 절연막은 상기 반도체 기판과 접함- 과;
    상기 홈에서 노출된 상기 절연막을 선택 에칭하여, 상기 절연막의 전체 범위의 두께를 커버하도록 측면으로 확장된 부분(laterally receded protion)을 형성하는 공정과;
    상기 홈의 상기 측면으로 확장된 부분에 상기 반도체층의 하면에만 접하는 상태로 불순물 확산원을 매립 형성하는 공정과;
    상기 홈에 게이트 절연막을 통해 게이트 전극을 매립 형성하는 공정과;
    상기 반도체층에, 상면으로부터의 불순물 확산 및 상기 불순물 확산원에 의한 하면으로부터의 불순물 확산에 의해 소스, 드레인 확산층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 절연막에 의해 분리되어 제1 도전형의 반도체층이 형성된 소자 기판에, 상기 반도체층 및 상기 절연막을 관통하여 상기 반도체 기판의 내부에 도달하는 깊이의 홈을 형성하는 공정 -상기 절연막은 상기 반도체 기판과 접함- 과;
    상기 홈 내에 캐패시터 절연막을 사이에 두고 축적 전극을 매립하여 캐패시터를 형성하는 공정과;
    상기 축적 전극 상방의 상기 홈의 측면에 노출한 상기 절연막을 에칭하여 상기 반도체층의 하면을 노출시키는 측면으로 확장된 부분을 형성하는 공정과;
    상기 홈의 상기 측면으로 확장된 부분에 상기 축적 전극의 상면에 중첩되며 또한, 상기 반도체층의 하면에만 접하는 상태로 불순물이 도핑된 스트랩을 매립하는 공정과;
    상기 스트랩이 매립된 상기 홈 내에 캡 절연막을 매립하는 공정과;
    상기 캡 절연막 상방의 상기 홈의 측면에 게이트 절연막을 형성한 후, 상기 홈에, 상기 캐패시터와 함께 DRAM 셀을 구성하는 트랜지스터의 게이트 전극을 매립하는 공정과;
    상기 반도체층에, 상면으로부터의 불순물 확산 및 상기 스트랩에 의한 하면으로부터의 불순물 확산에 의해 상기 트랜지스터의 소스 및 드레인 확산층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 스트랩은, 그 표면이 상기 반도체층의 하면보다 아래에 위치하도록 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 소스 및 드레인 확산층을 형성한 후, 상기 반도체층에 소자 분리 절연막을 매립하고, 각각 적어도 하나의 DRAM 셀을 포함하도록 복수의 섬 형상 소자 영역을 구획하는 공정과,
    제1 방향으로 배열되는 트랜지스터의 게이트 전극을 공통 접속하도록 워드선을 형성하는 공정과,
    상기 제1 방향과 교차하는 제2 방향으로 배열되는 트랜지스터의 드레인 확산층을 공통 접속하도록 비트선을 형성하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 소자 분리 절연막은, 상기 절연막에 도달하는 깊이로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 절연막에 의해 분리되어 제1 도전형의 반도체층이 형성된 소자 기판에, 상기 반도체층 및 상기 절연막을 관통하여 상기 반도체 기판의 내부에 달하는 깊이의 홈을 형성하는 공정 -상기 절연막은 상기 반도체 기판과 접함- 과;
    상기 홈 내에 캐패시터 절연막을 통해 축적 전극을 매립하여 캐패시터를 형성하는 공정과;
    상기 홈의 상기 축적 전극 상에 불순물이 도핑된 제1 스트랩을 매립하는 공정과;
    상기 제1 스트랩 상방의 상기 홈의 측면에 노출한 상기 절연막을 에칭하여 상기 반도체층의 하면을 노출시키는 홈의 측면으로 확장된 부분을 형성하는 공정과;
    상기 홈의 측면으로 확장된 부분에 상기 제1 스트랩에 중첩되며 또한, 상기 반도체층에 대하여 그 하면에만 접하는 상태로 불순물이 도핑된 제2 스트랩을 매립하는 공정과;
    상기 제2 스트랩이 매립된 상기 홈 내에 캡 절연막을 매립하는 공정과;
    상기 캡 절연막 상방의 상기 홈의 측면에 게이트 절연막을 형성한 후, 상기 홈에, 상기 캐패시터와 함께 DRAM 셀을 구성하는 트랜지스터의 게이트 전극을 매립하는 공정과;
    상기 반도체층에, 상면으로의 불순물 확산 및 상기 제2 스트랩에 의한 하면으로의 불순물 확산에 의해 상기 트랜지스터의 소스 및 드레인 확산층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 스트랩은, 그 표면이 상기 반도체층의 하면보다 아래에 위치하도록 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 소스 및 드레인 확산층을 형성한 후, 소자 분리 절연막을 매립함으로써, 상기 반도체층을, 각각 적어도 하나의 DRAM 셀을 포함하도록 복수의 섬 형상 소자 영역으로 구획하는 공정과,
    제1 방향으로 배열되는 트랜지스터의 게이트 전극을 공통 접속하도록 워드선을 형성하는 공정과,
    상기 제1 방향과 교차하는 제2 방향으로 배열되는 트랜지스터의 드레인 확산층을 공통 접속하도록 비트선을 형성하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 소자 분리 절연막은, 상기 절연막에 도달하는 깊이로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 절연막에 의해 분리되어 제1 도전형의 반도체층이 형성된 소자 기판에, 상기 반도체층 및 상기 절연막을 관통하여 상기 반도체 기판의 내부에 달하는 깊이의 홈을 형성하는 공정 -상기 절연막은 상기 반도체 기판과 접함- 과;
    상기 홈의 측면에 노출하는 상기 절연막을 에칭하여 상기 반도체층의 하면을 노출시키는 홈의 측면으로 확장된 부분을 형성하는 공정과;
    상기 홈 내에 상기 홈의 측면으로 확장된 부분의 중간까지의 깊이에 축적 전극을 매립하여 캐패시터를 형성하는 공정과;
    상기 축적 전극 상의 상기 홈의 측면으로 확장된 부분에 상기 축적 전극에 중첩되며 또한, 상기 반도체층에 대하여 그 하면에만 접하는 상태로 불순물이 도핑된 스트랩을 매립하는 공정과;
    상기 스트랩이 매립된 상기 홈 내에 캡 절연막을 매립하는 공정과;
    상기 캡 절연막 상방의 상기 홈의 측면에 게이트 절연막을 형성한 후, 상기 홈에, 상기 캐패시터와 함께 DRAM 셀을 구성하는 트랜지스터의 게이트 전극을 매립하는 공정과;
    상기 반도체층에, 상면으로의 불순물 확산 및 상기 스트랩에 의한 하면으로의 불순물 확산에 의해 상기 트랜지스터의 소스 및 드레인 확산층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 스트랩은, 그 표면이 상기 반도체층의 하면보다 아래에 위치하도록 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 소스 및 드레인 확산층을 형성한 후, 소자 분리 절연막을 매립하는 것에 의해, 상기 반도체층을, 각각 적어도 하나의 DRAM 셀을 포함하도록 복수의 섬 형상 소자 영역으로 구획하는 공정과,
    제1 방향으로 배열되는 트랜지스터의 게이트 전극을 공통 접속하도록 워드선을 형성하는 공정과,
    상기 제1 방향과 교차하는 제2 방향으로 배열되는 트랜지스터의 드레인 확산층을 공통 접속하도록 비트선을 형성하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 반도체 장치에 있어서,
    반도체 기판 상에 절연막에 의해 분리되어 제1 도전형의 반도체층이 형성된 소자 기판 -상기 절연막은 상기 반도체 기판과 접하고, 상기 소자 기판은, 상기 반도체층의 상면으로부터 상기 절연막을 관통하여 상기 반도체 기판의 내부까지 도달하는 깊이를 갖고, 상기 반도체층의 하면을 노출하도록 상기 절연막 내에서 측면으로 확장되는 홈을 갖고, 상기 절연막 내의 상기 홈의 폭이 상기 반도체층 내의 상기 홈의 폭보다 더 큼- 과;
    상기 홈의 중간까지 매립된 축적 전극을 갖도록 상기 절연막의 하부에 형성된 트렌치 캐패시터와;
    매립 스트랩으로서 역할을 하도록, 상기 홈의 측면으로 확장된 부분에 매립된 불순물 확산원 -상기 불순물 확산원의 하면 및 상면은 상기 축적 전극, 및 상기 반도체 층의 전체 면 중에서 상기 하면과만 접함- 과;
    상기 홈 내에 상기 불순물 확산원을 덮도록 형성된 캡 절연막과;
    상기 불순물 확산원으로부터 상기 반도체층의 하면으로의 불순물 확산에 의해 형성된 제2 도전형의 제1 확산층, 상기 반도체층의 상면으로의 불순물 확산에 의해 형성된 제2 도전형의 제2 확산층, 및 상기 불순물 확산원의 상방의 상기 홈의 측면에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터 -상기 트랜지스터는 상기 트렌치 캐패시터와 함께 DRAM 셀을 구성함-
    를 포함하며,
    상기 매립 스트랩은, 상기 축적 전극 상에 매립된 제1 스트랩과, 이 제1 스트랩에 중첩하여 형성되고 상기 홈의 측면으로 확장된 부분에 상기 반도체층에 대하여 그 하면에만 접하는 상태로 매립된 제2 스트랩으로 구성되는 것을 특징으로 하는 반도체 장치.
  22. 삭제
  23. 반도체 장치에 있어서,
    반도체 기판 상에 절연막에 의해 분리되어 제1 도전형의 반도체층이 형성된 소자 기판 -상기 절연막은 상기 반도체 기판과 접하고, 상기 소자 기판은, 상기 반도체층의 상면으로부터 상기 절연막을 관통하여 상기 반도체 기판의 내부까지 도달하는 깊이를 갖고, 상기 반도체층의 하면을 노출하도록 상기 절연막 내에서 측면으로 확장되는 홈을 갖고, 상기 절연막 내의 상기 홈의 폭이 상기 반도체층 내의 상기 홈의 폭보다 더 큼- 과;
    상기 홈의 중간까지 매립된 축적 전극을 갖도록 상기 절연막의 하부에 형성된 트렌치 캐패시터와;
    매립 스트랩으로서 역할을 하도록, 상기 홈의 측면으로 확장된 부분에 매립된 불순물 확산원 -상기 불순물 확산원의 하면 및 상면은 상기 축적 전극, 및 상기 반도체 층의 전체 면 중에서 상기 하면과만 접함- 과;
    상기 홈 내에 상기 불순물 확산원을 덮도록 형성된 캡 절연막과;
    상기 불순물 확산원으로부터 상기 반도체층의 하면으로의 불순물 확산에 의해 형성된 제2 도전형의 제1 확산층, 상기 반도체층의 상면으로의 불순물 확산에 의해 형성된 제2 도전형의 제2 확산층, 및 상기 불순물 확산원의 상방의 상기 홈의 측면에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터 -상기 트랜지스터는 상기 트렌치 캐패시터와 함께 DRAM 셀을 구성함-
    를 포함하며,
    상기 홈의 측면으로 확장된 부분은, 상기 절연막의 두께의 모든 범위에 걸쳐 형성되며, 상기 캐패시터의 축적 전극이 상기 홈의 측면으로 확장된 부분의 중간까지 매립되고, 상기 매립 스트랩은 상기 축적 전극 상에 상기 반도체층에 대하여 그 하면에만 접하는 상태로 매립되는 것을 특징으로 하는 반도체 장치.
  24. 반도체 장치에 있어서,
    반도체 기판 상에 절연막에 의해 분리되어 제1 도전형의 반도체층이 형성된 소자 기판 -상기 절연막은 상기 반도체 기판과 접하고, 상기 소자 기판은, 상기 반도체층의 상면으로부터 상기 절연막을 관통하여 상기 반도체 기판의 내부까지 도달하는 깊이를 갖고, 상기 반도체층의 하면을 노출하도록 상기 절연막 내에서 측면으로 확장되는 홈을 갖고, 상기 절연막 내의 상기 홈의 폭이 상기 반도체층 내의 상기 홈의 폭보다 더 큼- 과;
    상기 홈의 중간까지 매립된 축적 전극을 갖도록 상기 절연막의 하부에 형성된 트렌치 캐패시터와;
    매립 스트랩으로서 역할을 하도록, 상기 홈의 측면으로 확장된 부분에 매립된 불순물 확산원 -상기 불순물 확산원의 하면 및 상면은 상기 축적 전극, 및 상기 반도체 층의 전체 면 중에서 상기 하면과만 접함- 과;
    상기 홈 내에 상기 불순물 확산원을 덮도록 형성된 캡 절연막과;
    상기 불순물 확산원으로부터 상기 반도체층의 하면으로의 불순물 확산에 의해 형성된 제2 도전형의 제1 확산층, 상기 반도체층의 상면으로의 불순물 확산에 의해 형성된 제2 도전형의 제2 확산층, 및 상기 불순물 확산원의 상방의 상기 홈의 측면에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터 -상기 트랜지스터는 상기 트렌치 캐패시터와 함께 DRAM 셀을 구성함-
    를 포함하며,
    상기 반도체층은, 각 DRAM 셀이 각각의 소자 영역에 대하여 배치되도록, 상기 절연막에 도달하는 깊이로 매립 형성된 소자 분리 절연막에 의해 복수의 소자 영역으로 구획되고, 상기 트랜지스터의 게이트 전극에 접속된 워드선이 한 방향으로 연속적으로 배치되며, 상기 트랜지스터의 제2 확산층에 접속된 비트선이 상기 워드선과 교차하여 배치되어 DRAM 셀 어레이가 구성되는 것을 특징으로 하는 반도체 장치.
  25. 반도체 장치에 있어서,
    반도체 기판 상에 절연막에 의해 분리되어 제1 도전형의 반도체층이 형성된 소자 기판 -상기 절연막은 상기 반도체 기판과 접하고, 상기 소자 기판은, 상기 반도체층의 상면으로부터 상기 절연막을 관통하여 상기 반도체 기판의 내부까지 도달하는 깊이를 갖고, 상기 반도체층의 하면을 노출하도록 상기 절연막 내에서 측면으로 확장되는 홈을 갖고, 상기 절연막 내의 상기 홈의 폭이 상기 반도체층 내의 상기 홈의 폭보다 더 큼- 과;
    상기 홈의 중간까지 매립된 축적 전극을 갖도록 상기 절연막의 하부에 형성된 트렌치 캐패시터와;
    매립 스트랩으로서 역할을 하도록, 상기 홈의 측면으로 확장된 부분에 매립된 불순물 확산원 -상기 불순물 확산원의 하면 및 상면은 상기 축적 전극, 및 상기 반도체 층의 전체 면 중에서 상기 하면과만 접함- 과;
    상기 홈 내에 상기 불순물 확산원을 덮도록 형성된 캡 절연막과;
    상기 불순물 확산원으로부터 상기 반도체층의 하면으로의 불순물 확산에 의해 형성된 제2 도전형의 제1 확산층, 상기 반도체층의 상면으로의 불순물 확산에 의해 형성된 제2 도전형의 제2 확산층, 및 상기 불순물 확산원의 상방의 상기 홈의 측면에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터 -상기 트랜지스터는 상기 트렌치 캐패시터와 함께 DRAM 셀을 구성함-
    상기 반도체층은, 2개의 DRAM 셀이 각각의 소자 영역의 양단에 배치되도록, 상기 절연막에 도달하는 깊이로 매립 형성된 소자 분리 절연막에 의해 복수의 소자 영역으로 구획되고, 상기 트랜지스터의 게이트 전극에 접속된 워드선이 한 방향으로 연속적으로 배치되며, 상기 트랜지스터의 제2 확산층에 접속된 비트선이 상기 워드선과 교차하여 배치되어 DRAM 셀 어레이가 구성되며,
    상기 비트선은, 상기 각 소자 영역의 양단부의 워드선에 인접하는 위치에서 각 DRAM 셀마다 상기 제2 확산층에 접촉하고, 또한 상기 소자 영역의 중앙부를 가로 질러 상기 반도체층에 접촉하여 상기 반도체층에 고정 전위를 제공하기 위한 보디 배선이 형성되는 것을 특징으로 하는 반도체 장치.
  26. 반도체 장치에 있어서,
    반도체 기판 상에 절연막에 의해 분리되어 제1 도전형의 반도체층이 형성된 소자 기판 -상기 절연막은 상기 반도체 기판과 접하고, 상기 소자 기판은, 상기 반도체층의 상면으로부터 상기 절연막을 관통하여 상기 반도체 기판의 내부까지 도달하는 깊이를 갖고, 상기 반도체층의 하면을 노출하도록 상기 절연막 내에서 측면으로 확장되는 홈을 갖고, 상기 절연막 내의 상기 홈의 폭이 상기 반도체층 내의 상기 홈의 폭보다 더 큼- 과;
    상기 홈의 중간까지 매립된 축적 전극을 갖도록 상기 절연막의 하부에 형성된 트렌치 캐패시터와;
    매립 스트랩으로서 역할을 하도록, 상기 홈의 측면으로 확장된 부분에 매립된 불순물 확산원 -상기 불순물 확산원의 하면 및 상면은 상기 축적 전극, 및 상기 반도체 층의 전체 면 중에서 상기 하면과만 접함- 과;
    상기 홈 내에 상기 불순물 확산원을 덮도록 형성된 캡 절연막과;
    상기 불순물 확산원으로부터 상기 반도체층의 하면으로의 불순물 확산에 의해 형성된 제2 도전형의 제1 확산층, 상기 반도체층의 상면으로의 불순물 확산에 의해 형성된 제2 도전형의 제2 확산층, 및 상기 불순물 확산원의 상방의 상기 홈의 측면에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 트랜지스터 -상기 트랜지스터는 상기 트렌치 캐패시터와 함께 DRAM 셀을 구성함-를 포함하며,
    상기 반도체층은 2개의 DRAM 셀이 각각의 소자 영역의 양단에 배치되도록, 상기 절연막에 도달하지 않는 깊이로 매립 형성된 소자 분리 절연막에 의해 복수의 소자 영역으로 구획되고, 상기 트랜지스터의 게이트 전극에 접속된 워드선이 한 방향으로 연속적으로 배치되며, 상기 트랜지스터의 제2 확산층에 접속된 비트선이 상기 워드선과 교차하여 배치되어 DRAM 셀 어레이가 구성되는 것을 특징으로 하는 반도체 장치.
  27. 제1항에 있어서, 상기 소자 기판은 실리콘-온-절연체(silicon-on-insulator) 기판인 것을 특징으로 하는 반도체 장치.
  28. 제21항에 있어서, 상기 소자 기판은 실리콘-온-절연체(silicon-on-insulator) 기판인 것을 특징으로 하는 반도체 장치.
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