KR20040009383A - 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체메모리 소자 및 그 제조 방법 - Google Patents

스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20040009383A
KR20040009383A KR1020020043313A KR20020043313A KR20040009383A KR 20040009383 A KR20040009383 A KR 20040009383A KR 1020020043313 A KR1020020043313 A KR 1020020043313A KR 20020043313 A KR20020043313 A KR 20020043313A KR 20040009383 A KR20040009383 A KR 20040009383A
Authority
KR
South Korea
Prior art keywords
trench
capacitor
soi substrate
storage electrode
forming
Prior art date
Application number
KR1020020043313A
Other languages
English (en)
Inventor
김영필
진범준
이명범
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020020043313A priority Critical patent/KR20040009383A/ko
Publication of KR20040009383A publication Critical patent/KR20040009383A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate

Abstract

본 발명의 반도체 메모리 소자는, 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체 메모리 소자로서, SOI 기판과, 이 SOI 기판의 트랜치 내에 형성되며, 제1 유전체막 및 제1 스토리지 전극을 포함하는 트랜치형 커패시터, 및 SOI 기판 위에 형성되며, 제2 스토리지 전극, 제2 유전체막 및 상부 플레이트 전극을 포함하는 스택형 커패시터를 포함한다.

Description

스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device having stacked capacitor and trench capacitor, and method for fabricating the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 특히 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자의 집적도가 높아짐에 따라 스토리지 전극의 표면적에 비례하는 커패시턴스를 충분한 크기로 확보하는 것이 점점 어려워지고 있다. 일반적으로 반도체 메모리 소자, 예컨대 디램(DRAM)에서 노이즈(noise)에 대한 내성을 확보하기 위한 커패시턴스는 대략 25-30fF 이상인 것으로 알려져 있다. 그러나 현재의 소자 밀도 및 디자인 룰을 고려하여 25fF 이상의 커패시턴스를 얻기 위해서는 커패시터의 높이가 수 ㎛ 이상인 매우 큰 어스텍트 비(aspect ratio)의 수직 구조물을 형성하여야 하는 어려운 점이 있다.
최근 이와 같은 문제를 해결하기 위한 수단으로서, 커패시터를 하부 및 상부에 각각 형성하는 구조가 제안된 바 있다. 이와 같은 구조의 일 예들이 미국 특허 번호 제5,066,608호(Kim et al.)와, 제5,146,425호(Kang et al.) 및 제6,184,548호(Min-Wha Chi)에 각각 개시되어 있다.
미국 특허 번호 제5,066,608호(Kim et al.) 및 제5,146,425호(Kang et al.)에는 셀 트랜지스터의 상부 및 하부에 스토리지 커패시터가 형성된 구조의 메모리 소자가 개시되어 있다. 그리고 미국 특허 번호 제6,184,548호(Min-Wha Chi)에는 셀 트랜지스터의 하부와 상부에 각각 커패시터가 형성되어 서로 다른 스토리지로서 작용하도록 하여 셀이 차지하는 면적을 감소시킬 수 있는 구조의 메모리 소자가 개시되어 있다.
그러나 이와 같은 구조들은 셀 트랜지스터의 하부에 커패시터를 형성하기 위한 트랜치를 모두 깊게 형성하여야 한다는 어려움이 있으므로 현실적으로 적용하기 어려우며, 따라서 충분한 커패시턴스를 얻기 위해서는 여전히 큰 어스펙트 비의 수직 구조물을 형성하여야 하는 문제가 존재한다.
본 발명이 이루고자 하는 기술적 과제는 크지 않은 어스펙트 비의 수직 구조물을 형성하더라도 높은 커패시턴스를 얻을 수 있도록 스택형 커패시터와 트랜치형커패시터를 포함하는 반도체 메모리 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 메모리 소자를 제조하는 방법을 제공하는 것이다.
도 1은 본 발명에 따른 반도체 메모리 소자의 레이아웃도이다.
도 2는 도 1의 선 Ⅱ-Ⅱ'를 따라 나타내 보인 단면도이다.
도 3 내지 도 6은 본 발명에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 메모리 소자는, 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체 메모리 소자에 있어서, SOI 기판; 상기 SOI 기판의 트랜치 내에 형성되며, 제1 유전체막 및 제1 스토리지 전극을 포함하는 트랜치형 커패시터; 및 상기 SOI 기판 위에 형성되며, 제2 스토리지 전극, 제2 유전체막 및 상부 플레이트 전극을 포함하는 스택형 커패시터를 포함하는 것을 특징으로 한다.
상기 SOI 기판은 불순물이 고농도도 도핑된 실리콘 기판, 매몰 산화막 및 실리콘막이 순차적으로 적층된 구조로 이루어지며, 상기 도핑된 실리콘 기판은 상기 트랜치 커패시터의 플레이트 전극으로 사용되는 것이 바람직하다.
상기 트랜치 커패시터의 제1 스토리지 전극과 상기 스택형 커패시터의 제2 스토리지 전극은 전기적으로 상호 연결되는 것이 바람직하다. 이 경우 상기 제1 스토리지 전극과 상기 제2 스토리지 전극은 사이의 도전성 패드 및 도전성 컨택 플러그를 통해 연결될 수 있다.
상기 반도체 메모리 소자는, 상기 SOI 기판의 표면 일정 영역에 형성된 소스/드레인 영역과, 상기 SOI 기판 표면에 형성된 게이트 스택, 및 상기 게이트 스택의 측면에 형성된 게이트 스페이서를 포함하는 트랜지스터를 더 포함하는 것이바람직하다. 이 경우 상기 도전성 패드는, 상기 제1 유전체막과 연결되도록 상기 소스/드레인 영역으로 돌출된 부분을 갖는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 메모리 소자의 제조 방법은, 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체 메모리 소자의 제조 방법에 있어서, SOI 기판에 커패시터용 트랜치를 형성하는 단계; 상기 커패시터용 트랜치가 형성된 SOI 기판상에 제1 유전체막 및 제1 스토리지 전극을 형성하여 트랜치형 커패시터를 완성시키는 단계; 상기 SOI 기판의 액티브 영역을 한정하는 소자 분리용 트랜치를 형성하는 단계: 상기 소자 분리용 트랜치가 형성된 결과물 전면에 소자 분리용 절연막을 형성하는 단계; 평탄화 공정을 수행하여 상기 SOI 기판 표면의 제1 유전체막이 노출되도록 하는 단계; 상기 노출된 제1 유전체막을 제거하는 식각 공정을 수행하되, 과도 식각을 수행하여 트랜치 내에 홈이 형성되도록 하는 단계; 상기 SOI 기판 상에 게이트 스택 및 게이트 스페이서를 형성하는 단계; 상기 게이트 스페이서 사이와 상기 트랜치 내의 홈 내부를 도전성 패드로 채우는 단계; 및 상기 도전성 패드와 연결되도록 제2 스토리지 전극을 형성하고, 상기 제2 스토리지 전극 위에 제2 유전체막 및 플레이트 전극을 형성하는 스택형 커패시터를 완성시키는 단계를 포함하는 것을 특징으로 한다.
상기 평탄화 공정은 상기 제1 유전체막을 저지막으로 한 화학적 기계적 평탄화 방법을 사용하여 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며,본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1은 본 발명에 따른 반도체 메모리 소자의 레이아웃도이다. 그리고 도 2는 도 1의 선 Ⅱ-Ⅱ'를 따라 나타내 보인 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 반도체 메모리 소자는, SOI(Silicon On Insulator) 기판(100)을 사용하여 형성한다. SOI 기판(100)은 실리콘 기판(102) 위에 매몰 산화(buried oxide)막(104) 및 실리콘막(106)이 순차적으로 배치된 구조를 갖는다. SOI 기판(100)의 실리콘막(106)은 트랜치 소자 분리막(110)에 의해 한정되는 액티브 영역(120)을 갖는다. 액티브 영역(120) 내에는 소스/드레인 영역(130)이 형성된다. 소스/드레인 영역(130)은 불순물 이온들이 고농도로 도핑된 불순물 영역이다.
SOI 기판(100) 내에는 제1 커패시터가 형성되는데, 실리콘 기판(102)이 제1 커패시터의 플레이트 전극으로 사용되며, 이를 위해서 실리콘 기판(102)은 고농도로 도핑된 불순물 이온들을 포함한다. 상기 제1 커패시터는, SOI 기판(100) 내부의 트랜치(140) 상에 형성된 제1 유전체막(152)과, 제1 유전체막(152) 위에서 트랜치(140) 내부를 채우는 제1 스토리지 전극(154)도 또한 포함한다. 유전체막(152)은 실리콘 나이트라이드막이며, 제1 스토리지 전극(154)은 폴리실리콘막이다.
SOI 기판(100) 위에는 복수개의 게이트 스택(160)들이 상호 일정 간격 이격되도록 배치된다. 상기 게이트 스택(160)은 게이트 절연막(162), 게이트 도전막(164), 금속 실리사이드막(166) 및 나이트라이드막(168)이 순차적으로 적층된 구조를 갖는다. 게이트 스택(160) 양 측면에는 게이트 스페이서(170)가 형성된다. 게이트 스페이서(170)는 나이트라이드막으로 이루어진다. 게이트 스페이서(170) 사이의 SOI 기판(100) 표면 위에는 도전성 패드들(182, 184)로 채워진다. 도전성 패드(182)는 스토리지 컨택 패드이고, 도전성 패드(184)는 비트 라인 컨택 패드이다. 도면에 도시되지는 않았지만, 비트 라인 컨택 패드로서의 도전성 패드(184)는 비트 라인(미도시)과 전기적으로 연결된다. 도전성 패드(182, 184)는 SOI 기판(100)의 소스/드레인 영역(130)과도 전기적으로 연결된다.
게이트 스택(160) 및 도전성 패드(182, 184) 위에는 층간 절연막(190)이 형성되며, 층간 절연막(190) 위에는 상부 커패시터(200)가 형성된다. 상부 커패시터(200)는, 제2 스토리지 전극(202), 제2 유전체막(204) 및 상부 플레이트 전극(206)을 포함한다. 제2 스토리지 전극(202)은 층간 절연막(190)을 관통하는 도전성 컨택 플러그(210)에 의해 도전성 패드(182)와 컨택된다. 결국 본 발명에 따른 반도체 메모리 소자는, 상부 커패시터(200)의 제2 스토리지 전극(202)이, 도전성 컨택 플러그(210) 및 도전성 패드(182)를 통해 하부 커패시터의 제1 스토리지 전극(154)과 전기적으로 연결되는 구조를 갖는다.
상기 도전성 패드(182)는 소스/드레인 영역(132) 내에서 제1 유전체막(152)의 상부 홈까지 채워지도록 형성된다(도면에서 "A"로 표시된 부분). 즉 소스/드레인 영역(132)이 제1 유전체막(152)에 의해 일부가 절연될 수 있고, 이로 인하여 셀 트랜지스터의 채널 쪽으로 캐리어들이 이동하는 것이 방해될 수 있기 때문에, 제1 유전체막(152)을 오버 에치(over etch)한 후 도전성 패드(182)로 채워넣어서 소스/드레인 영역(130) 내로 돌출되는 구조가 되도록 한다.
도 3 내지 도 6은 본 발명에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 3을 참조하면, 실리콘 기판(102) 위에 매몰 산화(buried oxide)막(104) 및 실리콘막(106)이 순차적으로 배치된 구조를 갖는 SOI 기판(100)을 준비한다. 상기 실리콘 기판(102)은, 제1 커패시터의 플레이트 전극으로 사용할 수 있도록, 불순물 이온들이 고농도로 도핑되도록 한다. 다음에 소정의 마스크막 패턴(미도시)을 이용한 식각 공정을 수행하여 SOI 기판(100) 내에 트랜치(140)를 형성한다. 상기 식각 공정은 실리콘막과 실리콘 산화막을 비슷한 비율로 식각할 수 있는 건식 식각 공정을 사용하여 수행한다. 트랜치(140)를 형성한 후에는 상기 마스크막 패턴을 제거한다.
다음에 도 4를 참조하면, 트랜치(140)를 갖는 SOI 기판(100) 위에 제1 유전체막(152)을 형성한다. 다음에 제1 스토리지 전극(154)을, 예컨대 폴리실리콘막을 사용하여, 제1 유전체막(152) 위에 형성한다. 상기 제1 스토리지 전극(154)은 트랜치(140) 내부를 완전히 채운다.
다음에 도 5를 참조하면, 트랜치 아이솔레이션 공정을 수행하여 액티브 영역을 한정하는 트랜치 아이솔레이션 영역(110)을 형성한다. 즉 소자 분리 영역을 노출시키는 소정의 마스크막 패턴(미도시)을 식각 마스크로 한 식각 공정을 수행하여 SOI 기판(100)의 소자 분리 영역에 트랜치(140)를 형성한다. 트랜치(140)를 형성한 후에는 절연성 물질막(110')을 형성하여 트랜치(140) 내부가 채워지도록 하는동시에 제1 스토리지 전극(154) 표면 위에 적층되도록 한다. 다음에 예컨대 화학적 기계적 폴리싱(CMP; Chemical Mechanical Polishing)과 같은 평탄화 공정을 사용하여 절연성 물질막(110') 및 제1 스토리지 전극(154)의 일부를 제거한다. 상기 평탄화 공정은 제1 유전체막(152)이 저지막(stopping layer)로 사용되도록 진행하며, 이에 따라 "B"로 표시된 점선 상부의 절연성 물질막(110') 및 제1 스토리지 전극(154)은 제거되며, SOI 기판(100)의 실리콘막(106) 상부 표면 위의 제1 스토리지 전극(152)이 노출된다. 상기 제1 유전체막(152)을 평탄화 공정시의 저지막으로 사용하기 위해서는, 절연성 물질막(110') 및 제1 스토리지 전극(154)와의 선택비가 충분한 물질을 사용하여 제1 유전체막(152)을 형성하여야 한다는 것은 당연하다.
다음에 도 6을 참조하면, 노출된 제1 스토리지 전극(152)을 습식 식각법을 사용하여 제거한다. 이때 SOI 기판(100)의 실리콘막(106) 상부 표면 위의 제1 스토리지 전극(152)이 제거되더라도, 약간의 식각 공정을 계속 진행하여 트랜치(140) 상부에 홈(158)이 형성되도록 한다. 다음에 희생 산화 공정을 진행한 후, 게이트 절연막(162)을 형성하고, 그 위에 게이트 도전막(164) 및 금속 실리사이드막(166)을 순차적으로 적층한다. 그리고 1차 이온 주입 공정을 수행하여 LDD(Lightly Doped Drain) 영역(132)을 형성한다. 다음에 통상의 스페이서 형성 공정을 수행하여, 금속 실리사이드막(166) 위에 절연막(170)을 형성하는 동시에 게이트 스페이서(170)를 동시에 형성한다. 상기 절연막(170) 및 게이트 스페이서(170)는 나이트라이드막으로 형성된다. 절연막(170)을 형성함으로써 게이트 절연막(162), 게이트 도전막(164), 금속 실리사이드막(166) 및 절연막(170)이 순차적으로 적층된구조의 게이트 스택(160)이 완성된다.
게이트 스택(160)을 완성한 후에는, 게이트 스택(160) 및 게이트 스페이서(170)를 이온 주입 마스크로 한 2차 이온 주입 공정을 수행하여 소스/드레인 영역(130)을 형성한다. 상기 게이트 스택(160)과 게이트 스페이서(170)를 형성하는 과정에서도 이전에 형성되었던 홈(158)은 여전히 유지되도록 한다. 상기 2차 이온 주입 공정을 수행한 후에는 층간 절연막(190)을 형성하고, 통상의 SAC(Self-Aligned Contact) 공정을 수행하여 도전성 패드들(182, 184)이 게이트 스페이서(170) 사이에 채워지도록 하고, 도전성 컨택 플러그(210)가 층간 절연막(190)을 관통하여 도전성 패드(182)와 컨택되도록 한다. 상기 도전성 패드(182)는 소스/드레인 영역(130)을 관통하는 홈(158) 내부도 함께 채우며, 이에 따라 제1 유전체막(152)이 그대로 있는 경우보다 캐리어(carrier)들의 이동을 더 원활하게 할 수 있도록 한다.
다음에 도 2에 도시된 바와 같이, 도전성 컨택 플러그(210)와 전기적으로 연결되면서 상호 분리되도록 제2 스토리지 전극(202)들을 형성하고, 제2 스토리지 전극(202) 위에 제2 유전체막(204)을 형성한다. 그리고 제2 유전체막(204)과 층간 절연막(190) 표면 위에 제2 플레이트 전극(206)을 형성함으로써 제2 스토리지 전극(202), 제2 유전체막(204) 및 제2 플레이트 전극(206)으로 이루어지는 제2 커패시터(200)를 완성한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다. 예를 들면, 본 발명의 실시예에서는 SOI 기판을 사용한 경우를 예를 들어 설명하였지만, 본 발명에 따른 반도체 메모리 소자가 벌크 실리콘 기판을 사용하여 형성할 수 있음은 이 기술 분야의 사람들에게는 당연할 것이다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 메모리 소자 및 그 제조 방법에 의하면, SOI 기판 내의 트랜치형 커패시터와 SOI 기판 위의 스택형 커패시터가 수직 구조로 형성되므로, 전체 커패시터를 높일 수 있으며, 특히 트랜치형 커패시터 형성을 위한 트랜치 형성시에 비교적 낮는 어스펙트 비를 갖는 트랜치를 형성하여도 무방하다는 이점을 제공한다. 또한 소스/드레인 영역 내의 유전체막 대신에 도전성 패드가 배치되도록 함으로써 소스/드레인 전류의 흐름이 원활해진다는 이점도 또한 제공한다.

Claims (8)

  1. 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체 메모리 소자에 있어서,
    SOI 기판;
    상기 SOI 기판의 트랜치 내에 형성되며, 제1 유전체막 및 제1 스토리지 전극을 포함하는 트랜치형 커패시터; 및
    상기 SOI 기판 위에 형성되며, 제2 스토리지 전극, 제2 유전체막 및 상부 플레이트 전극을 포함하는 스택형 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 SOI 기판은 불순물이 고농도도 도핑된 실리콘 기판, 매몰 산화막 및 실리콘막이 순차적으로 적층된 구조로 이루어지며, 상기 도핑된 실리콘 기판은 상기 트랜치 커패시터의 플레이트 전극으로 사용되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 트랜치 커패시터의 제1 스토리지 전극과 상기 스택형 커패시터의 제2 스토리지 전극은 전기적으로 상호 연결되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 제1 스토리지 전극과 상기 제2 스토리지 전극은 사이의 도전성 패드 및 도전성 컨택 플러그를 통해 연결되는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 SOI 기판의 표면 일정 영역에 형성된 소스/드레인 영역;
    상기 SOI 기판 표면에 형성된 게이트 스택; 및
    상기 게이트 스택의 측면에 형성된 게이트 스페이서를 포함하는 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 도전성 패드는, 상기 제1 유전체막과 연결되도록 상기 소스/드레인 영역으로 돌출된 부분을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  7. 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체 메모리 소자의 제조 방법에 있어서,
    SOI 기판에 커패시터용 트랜치를 형성하는 단계;
    상기 커패시터용 트랜치가 형성된 SOI 기판상에 제1 유전체막 및 제1 스토리지 전극을 형성하여 트랜치형 커패시터를 완성시키는 단계;
    상기 SOI 기판의 액티브 영역을 한정하는 소자 분리용 트랜치를 형성하는 단계:
    상기 소자 분리용 트랜치가 형성된 결과물 전면에 소자 분리용 절연막을 형성하는 단계;
    평탄화 공정을 수행하여 상기 SOI 기판 표면의 제1 유전체막이 노출되도록 하는 단계;
    상기 노출된 제1 유전체막을 제거하는 식각 공정을 수행하되, 과도 식각을수행하여 트랜치 내에 홈이 형성되도록 하는 단계;
    상기 SOI 기판 상에 게이트 스택 및 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서 사이와 상기 트랜치 내의 홈 내부를 도전성 패드로 채우는 단계; 및
    상기 도전성 패드와 연결되도록 제2 스토리지 전극을 형성하고, 상기 제2 스토리지 전극 위에 제2 유전체막 및 플레이트 전극을 형성하는 스택형 커패시터를 완성시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 평탄화 공정은 상기 제1 유전체막을 저지막으로 한 화학적 기계적 평탄화 방법을 사용하여 수행하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
KR1020020043313A 2002-07-23 2002-07-23 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체메모리 소자 및 그 제조 방법 KR20040009383A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020043313A KR20040009383A (ko) 2002-07-23 2002-07-23 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체메모리 소자 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020043313A KR20040009383A (ko) 2002-07-23 2002-07-23 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체메모리 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20040009383A true KR20040009383A (ko) 2004-01-31

Family

ID=37318305

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020043313A KR20040009383A (ko) 2002-07-23 2002-07-23 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체메모리 소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20040009383A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100690074B1 (ko) * 2004-12-03 2007-03-09 안승한 천연석을 이용한 건축용 조립식 패널 및 건축물의 벽체시공방법
KR100950756B1 (ko) * 2008-01-18 2010-04-05 주식회사 하이닉스반도체 Ｓｏｉ 소자 및 그의 제조방법
KR101134819B1 (ko) * 2010-07-02 2012-04-13 이상윤 반도체 메모리 장치의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930007194B1 (ko) * 1990-08-14 1993-07-31 삼성전자 주식회사 반도체 장치 및 그 제조방법
KR940009613A (ko) * 1992-10-22 1994-05-20 윤종용 냉난방 겸용 공기조화기 및 그 제어방법
JP2002176154A (ja) * 2000-12-06 2002-06-21 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930007194B1 (ko) * 1990-08-14 1993-07-31 삼성전자 주식회사 반도체 장치 및 그 제조방법
KR940009613A (ko) * 1992-10-22 1994-05-20 윤종용 냉난방 겸용 공기조화기 및 그 제어방법
JP2002176154A (ja) * 2000-12-06 2002-06-21 Toshiba Corp 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100690074B1 (ko) * 2004-12-03 2007-03-09 안승한 천연석을 이용한 건축용 조립식 패널 및 건축물의 벽체시공방법
KR100950756B1 (ko) * 2008-01-18 2010-04-05 주식회사 하이닉스반도체 Ｓｏｉ 소자 및 그의 제조방법
US8237215B2 (en) 2008-01-18 2012-08-07 Hynix Semiconductor Inc. Silicon on insulator device and method for fabricating the same
KR101134819B1 (ko) * 2010-07-02 2012-04-13 이상윤 반도체 메모리 장치의 제조 방법

Similar Documents

Publication Publication Date Title
KR100675285B1 (ko) 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
KR940006679B1 (ko) 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법
EP0682372B1 (en) DRAM device with upper and lower capacitor and production method
US7491603B2 (en) Transistors of semiconductor device having channel region in a channel-portion hole and methods of forming the same
JP2004527920A (ja) 垂直ｍｏｓトランジスタを有するｄｒａｍセル構成、およびこの構成を製作する方法
KR100652370B1 (ko) 플로팅 바디효과를 제거한 반도체 메모리소자 및 그제조방법
KR20040054248A (ko) 고속도 및 저전력 소모 반도체 소자 및 그 제조 방법
TW200304217A (en) Capacitorless 1-transistor dram cell and fabrication method
KR100673673B1 (ko) Ｄｒａｍ 셀 장치 및 그 제조 방법
KR20060124597A (ko) 반도체 장치의 형성방법
US8039895B2 (en) Transistors having a channel region between channel-portion holes and methods of forming the same
US11056175B1 (en) Semiconductor device and manufacturing method thereof
US7633117B2 (en) Capacitorless DRAM with cylindrical auxiliary gate and fabrication method thereof
US6661049B2 (en) Microelectronic capacitor structure embedded within microelectronic isolation region
KR20200115762A (ko) 반도체 소자
CN114284270A (zh) 存储单元、存储器及其制作方法
KR20000015029A (ko) 반도체 메모리 장치의 콘택 형성 방법
JP3795366B2 (ja) 記憶素子及びその製造方法
KR20010019183A (ko) 반도체 메모리 소자 및 그의 제조 방법
US6514816B2 (en) Method of fabricating a self-aligned shallow trench isolation
KR100416607B1 (ko) 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
KR20040009383A (ko) 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체메모리 소자 및 그 제조 방법
KR970000227B1 (ko) 반도체 메모리 장치 및 그 제조방법
CN216818341U (zh) 半导体存储装置
JPH1022471A (ja) 半導体集積回路装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application