CN216818341U

CN216818341U - 半导体存储装置

Info

Publication number: CN216818341U
Application number: CN202122999733.9U
Authority: CN
Inventors: 颜逸飞
Original assignee: Fujian Jinhua Integrated Circuit Co Ltd
Current assignee: Fujian Jinhua Integrated Circuit Co Ltd
Priority date: 2021-12-01
Filing date: 2021-12-01
Publication date: 2022-06-24
Anticipated expiration: 2031-12-01

Abstract

本实用新型公开了一种半导体存储装置，包括衬底、多条位线、多个触点、介电层、多个存储节点焊盘以及电容结构。位线设置于衬底上，包括多条第一位线以及至少一条第二位线。触点设置于衬底上并与位线交替且分隔地设置。介电层覆盖于触点以及位线上方。存储节点焊盘设置于介电层内并分别接触触点。电容结构设置在存储节点焊盘上，包括多个第一电容、以及位于至少一条第二位线上方的至少一第二电容。由此，半导体存储装置可达到更为优化的元件效能。

Description

半导体存储装置

技术领域

本实用新型系关于一种半导体存储装置，特别是一种包括动态随机存取存储器的半导体存储装置。

背景技术

随着各种电子产品朝小型化发展之趋势，半导体存储装置的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic randomaccess memory，DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。

一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自于字线(word line，WL)及位线(bit line，BL)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储装置的效能及可靠度。

实用新型内容

本实用新型之一目的在于提供一种半导体存储装置及其形成方法，其是透过自对准双重图案化制作工艺或者是自对准反向图案化制作工艺于衬底上形成存储节点焊盘。如此，后续形成的电容结构即可包括至少部分的电容系位在虚置位线上，成为虚置电容。在此设置下，即可在制作工艺简化的前提下，形成半导体存储装置，并透过所述虚置电容的设置与周围的主动元件隔离，进而达到优化整体装置效能的效果。

为达上述目的，本实用新型之一实施例提供一种半导体存储装置，包括衬底、多条位线、多个触点、介电层、多个存储节点焊盘以及电容结构。所述位线设置于所述衬底上，包括多条第一位线以及至少一条第二位线，所述至少一条第二位线设置在所有的所述第一位线的外侧。所述触点设置于所述衬底上并与所述位线交替且分隔地设置。所述介电层覆盖于所述触点以及所述位线上方。所述存储节点焊盘设置于所述介电层内并分别接触所述触点。所述电容结构设置在所述存储节点焊盘上，包括多个第一电容分别对位于所述存储节点焊盘，以及至少一第二电容位于所述至少一条第二位线的上方。

为达上述目的，本实用新型之一实施例提供一种半导体存储装置的形成方法，包括以下步骤。首先，提供衬底，于所述衬底上形成多条位线，所述位线包括多条第一位线以及至少一条第二位线，所述至少一条第二位线形成在所有的所述第一位线的外侧。接着，于所述衬底上形成多个触点，所述位线以及所述触点相互交替排列，并且于所述触点以及所述位线上方形成介电层，覆盖所述触点以及所述位线。然后，于所述介电层内形成多个存储节点焊盘，所述存储节点焊盘分别对位于所述触点。之后，于所述存储节点焊盘上形成电容结构，所述电容结构包括多个第一电容分别对位于所述存储节点焊盘，以及至少一第二电容位于所述至少一条第二位线的上方。

附图说明

图1至图9为本实用新型第一实施例中半导体存储装置的形成方法的步骤示意图，其中：

图1为一半导体存储装置于形成位线后的俯视示意图；

图2为图1中沿着切线A-A’的剖面示意图；

图3为一半导体存储装置于进行自对准双重图案化制作工艺后的俯视示意图；

图4为图3中沿着切线A-A’的剖面示意图；

图5为一半导体存储装置于形成存储节点焊盘后的剖面示意图；

图6为一半导体存储装置于形成堆叠结构后的剖面示意图；

图7为一半导体存储装置于形成一底电极层后的剖面示意图；

图8为一半导体存储装置于形成顶电极层后的剖面示意图；以及

图9为一半导体存储装置于形成顶电极层后的另一剖面示意图。

图10为本实用新型第二实施例中半导体存储装置的剖面示意图。

图11为本实用新型第三实施例中半导体存储装置的剖面示意图。

图12为本实用新型第四实施例中半导体存储装置的剖面示意图。

其中，附图标记说明如下：

300、400、500、600 半导体存储装置

100 衬底

101 绝缘区

103 有源区

130 介电层

131 氧化物层

133 氮化物层

135 氧化物层

160 位线

160a 位线触点

161 半导体层

162 第一位线

163 阻障层

164 第二位线

165 导电层

167 盖层

170 间隙壁结构

171 第一间隙壁

173 第二间隙壁

175 第三间隙壁

180 触点

182 第一触点

184 第二触点

210 金属层

211 存储节点焊盘

221、223 图案化掩模

230 介电层

240 支撑层结构

241 第一支撑层

242 第一开口

243 第二支撑层

244 第三开口

245 第三支撑层

246 第二开口

247 第四支撑层

250、450、550、650 电容结构

250a、650a 第一电容

250b、450b、550b、650b 第二电容

250c、650c 第三电容

251 底电极层

253 电容介电层

255 顶电极层

D1 第一方向

D2 第二方向

D3 第三方向

W1、W2 线宽

具体实施方式

为使熟悉本实用新型所属技术领域的一般技术者能更进一步了解本实用新型，下文特列举本实用新型的数个优选实施例，并配合所附的附图，详细说明本实用新型的构成内容及所欲达成的功效。熟习本实用新型所属领域的技术人员能在不脱离本实用新型的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请参照图1至图8，所绘示者为本实用新型第一实施例中半导体存储装置300之形成方法的步骤示意图。首先，如图1所示，提供一衬底100，例如是一硅衬底、含硅衬底(如SiC，SiGe等)或硅覆绝缘(silicon-on-insulator，SOI)衬底等，衬底100内还形成有至少一绝缘区101，例如是一浅沟渠隔离(shallow trench isolation，STI)，而在衬底100上定义出多个有源区(active area，AA)103。优选地，有源区103系相互平行且相互间隔地沿着第一方向D1延伸，并且相互交替地设置，其中，第一方向D1例如是相交且不垂直于y方向或x方向，如图1所示。在一实施例中，绝缘区101的形成例如是先利用蚀刻方式而于衬底100中形成多个沟渠(未绘示)，再于所述沟渠中填入一绝缘材料(如氧化硅或氮氧化硅等)，但并不以此为限。

此外，衬底100内还可形成多个埋藏式闸极(未绘示)，所述埋藏式闸极例如是相互平行地沿着一方向(如y方向)延伸并横跨有源区103，以作为半导体存储装置300的埋藏式字线(buried word line，BWL，未绘示)。衬底100上方则可形成多个位线160以及多个触点180(图1中未绘出)，位线160例如是分别延伸于垂直所述方向的另一方向(如x方向)上，并与有源区103交错。虽然本实施例的附图中并未具体绘出所述埋藏式闸极，但本领域者应可轻易理解若由一俯视图来看，延伸于x方向上的位线160应垂直于延伸于y方向上的所述埋藏式闸极，并同时与有源区103与所述埋藏式闸极交错。

如图1所示，位线160进一步包括多条第一位线162以及至少一条第二位线164，第一位线162以及第二位线164例如是分别设置于半导体存储装置300的存储区域(memorycell region，未绘示)以及外围区域(periphery region，未绘示)，而可分别作为一般位线(BLs)以及虚置位线(dummy BLs)，其中，第二位线164可位在所有的第一位线162的一侧，但不以此为限。本领域者应可轻易理解，在实际组件需求下，所述存储区域以及所述外围区域亦可具有其他设置态样，而使所述第一位线以及所述第二位线具有其他的设置方式，或是使所述第二位线具有其他的设置数量。举例来说，在一实施例中，所述半导体存储装置优选地包括两条所述第二位线，分别设置于所有的第一位线162两相对侧(即上、下两侧)，以隔绝其他外部元件。此外，在本实施例中，各第二位线164的线宽(例如是在y方向上的宽度)W2优选地大于各第一位线162的线宽W1，但不以此为限。在另一实施例中，亦可选择性地使所述第二位线以及所述第一位线皆具有相同的线宽。

细部来说，如图2所示，各位线160是相互分隔地形成在衬底100上并包含依序堆叠的半导体层(例如包含多晶硅)161、阻障层163(例如包含钛及/或氮化钛)、导电层165(例如包含钨、铝或铜等低阻质的金属)、以及盖层167(例如包含氧化硅、氮化硅或氮氧化硅等)，但不以此为限。需注意的是，一部分的第一位线162是形成在衬底100上方的介电层130上，其中，介电层130优选地具有一复合层结构，例如是包含氧化物层131-氮化物层133-氧化物层135(oxide-nitride-oxide，ONO)结构，但不以此为限；另一部分的第一位线162则是于其下方进一步形成位线触点(bit line contact，BLC)160a，伸入衬底100内并直接接触下方的衬底100(有源区103)。并且，位线触点160a例如系与所述另一部分的第一位线162的半导体层161一体成形，如图2所示。另一方面，各触点180同样是相互分隔地形成在衬底100上，并与位线160相互交替地设置。并且，各触点180与各位线160之间系透过间隙壁结构170相互绝缘。在一实施例中，间隙壁结构170可选择性地具有单层结构或是如图2所示的复合层结构，其例如包括依序堆叠的第一间隙壁171(例如包含氮化硅)、第二间隙壁173(例如包含氧化硅)以及第三间隙壁173(例如包含氮化硅)，但不以此为限。此外，触点180进一步包括相互交替排列的多个第一触点182以及多个第二触点184，其系设置于半导体存储装置300的所述存储区域内并直接接触下方的衬底100(包括有源区103以及绝缘区101)，以作为半导体存储装置300的存储节点插塞(storage node contact，SNC)。在一实施例中，触点180例如包括铝(aluminum，Al)、钛(titanium，Ti)、铜(copper，Cu)或钨(tungsten，W)等低阻值的金属材质。

接着，于衬底100上形成多个存储节点焊盘(storage node pad，SN pad)211。其中，存储节点焊盘211的形成例如是透过一自对准双重图案化(self-aligned doublepatterning，SADP)制作工艺或自对准反向图案化(self-aligned reverse patterning，SARP)制作工艺，但不以此为限。请参照图3以及图4所示，先于触点180以及位线160的上方形成金属层210，其例如包含铝、钛、铜或钨等低阻值金属材质，优选地包含不同于触点180的金属材质，但不以此为限；然后，依序进行至少两次自对准双重图案化制作工艺，于金属层210上形成相互平行地沿着第二方向D2延伸的多个图案化掩模221，以及相互平行地沿着第二方向D3延伸的多个图案化掩模223，其中，第二方向D2以及第二方向D3例如是彼此相交且分别不垂直于y方向或x方向，举例来说，第二方向D2或第二方向D3与y方向或x方向之间的夹角例如是约为60至120度，如图3所示，但不以此为限；而后，透过图案化掩模221与图案化掩模223相互重叠的部分定义出存储节点焊盘211的相对位置，并形成掩膜作为蚀刻掩模进行一蚀刻制作工艺，图案化下方的金属层210，如此，即可形成存储节点焊盘211，如图5所示。需注意的是，在本实施例中，系透过控制图案化掩模221与图案化掩模223相互重叠的部分，将存储节点焊盘211形成于触点180以及位线160的上方，并选择性地仅对位于各第一触点182。换言之，各第二触点184的上方并未形成存储节点焊盘211。

后续，则可在存储节点焊盘211上方继续形成电容结构250，以直接接触并电连接下方的存储节点焊盘211。在一实施例中，电容结构250的制作工艺包括但不限于以下步骤。首先，如图6所示，于衬底100上方形成介电层230以及支撑层结构240，介电层230覆盖于触点180(包括第一触点182以及第二触点184)以及位线160的上方，介电层230的厚度优选地大于存储节点焊盘211的厚度，使得存储节点焊盘211可位在介电层230内。支撑层结构240例如包括交替堆叠的至少一个氧化物层与至少一个氮化物层。在本实施例中，支撑层结构240例如包括由下而上依序堆叠的第一支撑层241(例如包括氧化硅)、第二支撑层243(例如包括氮化硅或碳氮化硅)、第三支撑层245(例如包括氧化硅)以及第四支撑层247(例如包括氮化硅或碳氮化硅等)，但不以此为限。优选地，第一支撑层241以及第三支撑层245可具有相对较大的厚度，例如是约为其他支撑层(第二支撑层243或第四支撑层247)的5倍至10倍以上，但不以此为限。由此，可使得支撑层结构240整体的厚度约达到1600埃(angstroms)至2000埃左右，但不以此为限。本领域者应可理解前述氧化物层(如第一支撑层241或第三支撑层245)以及前述氮化物层(如第二支撑层243或第四支撑层247)的具体堆叠数量不以前述数量为限，而可依据实际需求而调整，例如为3层、4层或其他数量等。然后，于支撑层结构240内形成多个第一开口242、至少一个第二开口246以及多个第三开口244，皆依序贯穿第四支撑层247、第三支撑层245、第二支撑层243、第一支撑层241以及部份的介电层230。第一开口242与第三开口244相互交替地设置于所述存储区域中，其中第一开口242系分别对位于下方的存储节点焊盘211(以及第一触点182)，使得存储节点焊盘211的顶面可自第一开口242暴露出；第三开口244则分别对位于下方的第二触点184，但因第三开口244的底面虽低于介电层230的顶面但并未贯穿介电层230，而仅使得部分的介电层230自第三开口244暴露出。而第二开口246则设置于所有的第一开口242与所有的第三开口244的外侧，并对位于所述外围区域内的第二位线164，第二开口246同样未贯穿介电层230，而仅暴露出部分的介电层230，如图6所示。

接着，如图7所示，形成分别填满第一开口242、第三开口244以及第二开口246的底电极层251，其中，底电极层251例如包括铝、钛、铜或钨等低阻值金属材质，优选地包括钛，但不以此为限。需注意的是，设置于第一开口242中的底电极层251系直接接触下方的存储节点焊盘211；而设置于第三开口244及第二开口246中的底电极层251则直接接触介电层230，分别位在第二触点184与第二位线164的正上方。再如图7所示，于底电极层251形成之后，透过一掩模层(未绘示)进行一蚀刻制作工艺，完全移除支撑层结构240内的所述氧化物层(如第一支撑层241或第三支撑层245)，并部分移除支撑层结构240内的所述氮化物层(如第二支撑层243或第四支撑层247)。

后续，如图8所示，于底电极层251上依序形成电容介电层253以及顶电极层255，其中，部分的电容介电层253以及部分的顶电极层255还可进一步填充于剩余的第二支撑层243以及第四支撑层247之间，并且，填充于剩余的第二支撑层243以及介电层230之间。在一实施例中，电容介电层253例如包括一高介电常数介电材质，其系选自由氧化铪(HfO₂)、氧化铪硅(HfSiO₄)、铪氧氮化硅(HfSiON)、氧化锌(ZrO₂)、氧化钛(TiO₂)以及氧化锆-氧化铝-氧化锆(ZAZ)组成的群组，优选地包括氧化锆-氧化铝-氧化锆；顶电极层255则例如包括铝、钛、铜或钨等低阻值金属材质，优选地包括钛，但不以此为限。

如此，即完成电容结构250的制作工艺。电容结构250包括依序堆叠的底电极层251、电容介电层253以及顶电极层255，而可构成垂直延伸的多个电容250a、250b、250c。需注意的是，电容结构250包括多个第一电容250a以及多个第三电容250c，第一电容250a以及第三电容250c相互交替且分隔地设置，以分别对位于第一触点182以及第二触点184。其中，各第一电容250a可透过下方的存储节点焊盘211以及所述存储节点插塞(即第一触点182)而与半导体存储装置300的晶体管组件(未绘示)电性连接，藉此，第一电容250a可作为半导体存储装置300的存储节点(storage node，SN)，使得电容结构250与所述晶体管组件之间可维持良好的接触关系。另一方面，各第三电容250c的下方并未设置存储节点焊盘211，而无法与下方的所述存储节点插塞(即触点184)电性连接，第三电容250c的底面(即填满第二开口246的底电极层251的底面)仅接触介电层230而形成断路，成为虚置存储节点(dummystorage node，dummy SN)，隔绝相邻的所述存储节点，以维持整体元件效能。其中，第三电容250c的底面系低于介电层230的顶面，如图8所示。

另需注意的是，电容结构250还包括至少一第二电容250b，其下方同样并未设置存储节点焊盘211，且至少一个第二电容250b位在所有的第一电容250a以及所有的第三电容250c的外侧，对位于所述外围区域的第二位线164。如此，至少一个第二电容250b的底面(即填满第三开口244的底电极层251的底面)同样仅直接接触介电层230而形成断路，进而成为所述虚置存储节点隔绝相邻的所述存储节点。虽然图8所示的剖面示意图仅绘出一个第二电容250b位于第二位线164上，但本领域者应可轻易理解，在沿着其他方向的剖面示意图中应可呈现多个第二电容250b位于第二位线164上，例如是沿着第二位线164延伸方向的剖面示意图，如图9所示。藉此，本实施例的半导体存储装置300即可形成一动态随机存取存储器(dynamic random access memory，DRAM)装置，系由至少一所述晶体管组件以及至少一第一电容250a构成动态随机存取存储器阵列中的最小组成单元(memory cell)，以接收来自于位线160及所述埋藏式字线的电压信息。

由此，即完成本实用新型第一实施例中的半导体存储装置300。根据本实施例的形成方法，是透过控制图案化掩模221与图案化掩模223相互重叠的部分，形成存储节点焊盘211，使得存储节点焊盘211仅设置于第一触点182的上方，而未设置于第二触点184的上方。如此，在形成电容结构250后，即可分别构成可作为存储节点的第一电容250a以及作为虚置存储节点的第二电容250b及/或第三电容250c，其中，所述存储节点(即第一电容250a)系透过下方的存储节点焊盘211以及所述存储节点插塞(即第一触点182)而与半导体存储装置300的晶体管组件(未绘示)电性连接，而所述虚置存储节点(即第二电容250b及/或第三电容250c)的下方并未设置存储节点焊盘211，而无法与下方的所述存储节点插塞(即第二触点184)电性连接。虚置存储节点的设置可稳定并提升存储节点的效能，并且，可隔绝相邻的所述存储节点，以维持半导体存储装置300的整体元件效能。

此外，本领域者应可轻易了解，为能满足实际产品需求的前提下，本实用新型形成半导体存储装置及其形成方法亦可能有其它态样，而不限于前述。举例来说，所述虚置存储节点亦可选择具有其他设置态样。下文将进一步针对本实用新型中半导体存储装置的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本实用新型之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请参照图10所示，其绘示本实用新型第二实施例中半导体存储装置400之形成方法的步骤示意图。本实施例中半导体存储装置400前端的形成步骤大体上与前述第一实施例中的半导体存储装置300前端的形成步骤相同，于此不在赘述。本实施例与前述第一实施例主要差异在于，至少一个第二电容450b贯穿介电层230，而可直接接触第二位线164的盖层167。

细部来说，本实施例的形成方法系于支撑层结构240内形成所述开口时，进一步控制蚀刻制作工艺条件，选择性地使对位于第二位线164的第二开口(未绘示)贯穿介电层230，并停在第二位线164的盖层167的顶面上，如此，即可使第二位线164的盖层167自所述第二开口暴露出。后续，继续依序形成底电极层251、电容介电层253以及顶电极层255，即可形成如图10所示的电容结构450，其中，至少一个第二电容450b系对位于所述外围区域的第二位线164，伸入介电层230并透过底电极层251直接接触第二位线164的盖层167的顶面，如此，所述至少一个第二电容450b仅接触介电层230与盖层167而形成断路，进而成为所述虚置存储节点。在此设置下，本实施例的半导体存储装置400同样可形成一动态随机存取存储器装置，并透过第二电容450b以及第三电容250c隔绝相邻的所述存储节点，维持其整体元件效能。

请参照图11所示，其绘示本实用新型第三实施例中半导体存储装置500之形成方法的步骤示意图。本实施例中半导体存储装置500前端的形成步骤大体上与前述第一实施例中的半导体存储装置300前端的形成步骤相同，于此不在赘述。本实施例与前述第一实施例主要差异在于，至少一个第二电容550b贯穿介电层230，并进一步伸入第二位线164的部分盖层167中。

细部来说，本实施例的形成方法系于支撑层结构240内形成所述开口时，进一步控制蚀刻制作工艺条件，选择性地使对位于第二位线164的第二开口(未绘示)贯穿介电层230以及第二位线164的部份盖层167，使得所述第二开口可伸入部分的盖层167。换言之，所述第二开口的底面可低于第二位线164的顶面，而所述部分的盖层167可自所述第二开口暴露出。后续，继续依序形成底电极层251、电容介电层253以及顶电极层255，即可形成如图11所示的电容结构550，其中，至少一个第二电容550b系对位于所述外围区域的第二位线164，透过其底电极层251伸入所述部分的盖层167并直接接触，如此，至少一第二电容550b的底面(即填满所述第二开口的底电极层251的底面)可低于第二位线164的顶面，而至少一个第二电容550b仅接触盖层167而形成断路，进而可成为所述虚置存储节点。在此设置下，本实施例的半导体存储装置500同样可形成一动态随机存取存储器装置，并透过第二电容550b以及第三电容250c隔绝相邻的所述存储节点，维持其整体元件效能。

请参照图12所示，其绘示本实用新型第四实施例中半导体存储装置600之形成方法的步骤示意图。本实施例中半导体存储装置600前端的形成步骤大体上与前述第一实施例中的半导体存储装置300前端的形成步骤相同，于此不再赘述。本实施例与前述第一实施例主要差异在于，至少一个第二电容650b同时位在部分的第二位线164以及部分的触点180的上方。

细部来说，如图12所示，本实施例的形成方法系于形成存储节点焊盘211时，使各存储节点焊盘211仅部分重叠于下方的第一触点182，以争取较大的制程空间。后续，继续依序形成底电极层251、电容介电层253以及顶电极层255，即可形成如图12所示的电容结构650。如此，各存储节点焊盘211可同时位在部分的第一触点182、间隙壁结构170以及部分的第一位线162的上方，而后续形成的第一电容650a亦可同时位在部分的第一触点182、间隙壁结构170以及第一位线162的上方，第三电容650c则可同时位在部分的第二触点184、间隙壁结构170以及第一位线162的上方。此外，位在所述外围区域的第二电容650b则可同时位在部分的第二触点184、间隙壁结构170以及第二位线164的上方。需注意的是，在本实施例中可进一步控制所述蚀刻制作工艺条件，选择性地使位在所述外围区域的开口(未绘示)仅贯穿部分的介电层230，而使得第二电容650b的底面(即填满所述开口的底电极层251的底面)仅接触介电层230，如图12所示，但不以此为限。在此设置下，本实施例的半导体存储装置600同样可形成一动态随机存取存储器装置，并透过第二电容650b以及第三电容650c隔绝相邻的所述存储节点，维持其整体元件效能。

整体来说，本实用新型是透过自对准双重图案化制作工艺或者是自对准反向图案化制作工艺于衬底上形成存储节点焊盘，藉由控制图案化掩模相互重叠的部分，形成仅对位于部分触点的所述存储节点焊盘。如此，在形成电容结构后，即可分别构成可作为存储节点的第一电容以及作为虚置存储节点的第二电容，其中，所述存储节点(即所述第一电容)系透过下方的所述存储节点焊盘以及存储节点插塞(即所述触点)而与半导体存储装置的晶体管组件(未绘示)电性连接，而所述虚置存储节点(即第二电容)的下方并未设置存储节点焊盘，而是直接接触虚置位线的盖层，故无法与所述存储节点插塞(即所述触点)电性连接，进而可隔绝相邻的所述存储节点，以维持所述半导体存储装置的整体元件效能。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims

1.一种半导体存储装置，其特征在于，包括：

衬底；

多条位线，设置于所述衬底上，所述位线包括多条第一位线以及至少一条第二位线，所述至少一条第二位线设置在所有的所述第一位线的外侧；

多个触点，设置于所述衬底上并与所述位线交替且分隔地设置；

介电层，覆盖于所述触点以及所述位线上方；

多个存储节点焊盘，设置于所述介电层内并分别接触所述触点；以及

电容结构，设置在所述存储节点焊盘上，所述电容结构包括多个第一电容分别对位于所述存储节点焊盘，以及至少一第二电容位于所述至少一条第二位线的上方。

2.根据权利要求第1项所述的半导体存储装置，其特征在于，所述至少一第二电容的底面直接接触所述介电层。

3.根据权利要求第1项所述的半导体存储装置，其特征在于，所述至少一第二电容同时位于部分所述触点以及部分所述第二位线的上方。

4.根据权利要求第1项所述的半导体存储装置，其特征在于，所述位线分别包括由下而上依序堆栈的半导体层、阻障层、导电层以及盖层，所述至少一第二电容直接接触所述至少一条第二位线的盖层。

5.根据权利要求第4项所述的半导体存储装置，其特征在于，所述至少一第二电容直接接触所述至少一条第二位线的所述盖层。

6.根据权利要求第1项所述的半导体存储装置，其特征在于，所述至少一第二电容的底面低于所述至少一条第二位线的顶面。

7.根据权利要求第1项所述的半导体存储装置，其特征在于，所述至少一条第二位线的线宽大于所述第一位线的线宽。

8.根据权利要求第1项所述的半导体存储装置，其特征在于，所述电容结构还包括多个第三电容分别对位于所述触点，所述第三电容直接接触所述介电层。

9.根据权利要求第8项所述的半导体存储装置，其特征在于，所述第三电容以及所述第一电容相互交替且分隔地设置。

10.根据权利要求第8项所述的半导体存储装置，其特征在于，所述第三电容的底面低于所述介电层的顶面。