CN218941671U - 半导体器件 - Google Patents

Abstract

本实用新型公开了半导体器件，包括衬底、电容结构、支撑结构、以及辅助层。电容结构设置在衬底上，并包括多个柱状底电极、电容电介质层、以及顶电极层。支撑结构设置在相邻的柱状底电极之间，并包括由下而上依序设置的第一支撑层与第二支撑层。辅助层仅夹设在各柱状底电极与支撑结构之间，并直接接触第一支撑层、第二支撑层与柱状底电极的侧壁。如此，通过辅助层的设置强化柱状底电极与支撑结构之间的黏着性，并提供应力缓冲，进而获得更为稳定而可靠的结构，并达到相对优化的器件效能。

Description

半导体器件

技术领域

本实用新型涉及一种半导体器件，尤其是涉及一种半导体存储器件。

背景技术

随着各种电子产品朝小型化发展之趋势，半导体器件的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic randomaccess memory,DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自字线(word line,WL)及位线(bit line,BL)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术或结构还待进一步改良以有效提升相关存储器件的效能及可靠度。

实用新型内容

本实用新型之一目的在于提供一种半导体器件的制作方法，系在柱状底电极形成前预先在开口侧壁形成牺牲层，保护所述柱状底电极层的侧壁，并在后续制作工艺中部分移除所述牺牲层，形成仅位在所述柱状底电极与支撑结构之间的辅助层。如此，通过辅助层的形成，不仅能强化金属(所述柱状底电极)与电介质(所述支撑结构)材质之间的黏着与应力缓冲，还能进一步拉开各所述柱状底电极之间的距离、进而扩大后续形成的电容电介质层与顶电极层的沉积空间，使得所述电容电介质层与所述顶电极层的沉积制作工艺得以更为顺利地进行，达到制作工艺简化的效果。

本实用新型之一目的在于提供一种半导体器件，系在柱状底电极与支撑结构之间设置辅助层，以强化所述柱状底电极与所述支撑结构之间的黏着性，并提供应力缓冲，进而共同支撑所述柱状底电极。如此，所述半导体器件得以具有更为稳定而可靠的结构，并达到相对优化的器件效能。

为达上述目的，本实用新型之一实施例提供一种半导体器件包括衬底、电容结构、支撑结构、以及辅助层。所述电容结构设置在所述衬底上，并包括多个柱状底电极、电容电介质层、以及顶电极层。所述支撑结构设置相邻的所述柱状底电极之间，并包括由下而上依序设置的第一支撑层与第二支撑层。辅助层仅夹设在各所述柱状底电极与所述支撑结构之间，并直接接触所述第一支撑层、所述第二支撑层与所述柱状底电极的侧壁。

为达上述目的，本实用新型之一实施例提供一种半导体器件的制作方法，包括以下步骤。首先，提供衬底，在所述衬底上形成电容结构，所述电容结构包括多个柱状底电极、电容电介质层、以及顶电极层。接着，在相邻的所述柱状底电极之间形成支撑结构，所述支撑结构包括由下而上依序设置的第一支撑层与第二支撑层。然后，在各所述柱状底电极与所述支撑结构之间形成辅助层，所述辅助层仅直接接触所述第一支撑层、所述第二支撑层与所述柱状底电极的侧壁。

附图说明

所附图示提供对于本实用新型实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图7绘示本实用新型第一实施例中半导体器件的制作方法的步骤示意图，其中：

图1为本实用新型的半导体器件在形成存储节点焊盘后的剖面示意图；

图2为本实用新型的半导体器件在形成支撑层结构后的剖面示意图；

图3为本实用新型的半导体器件在形成底电极层后的剖面示意图；

图4为本实用新型的半导体器件在形成掩模层后的剖面示意图；

图5为本实用新型的半导体器件在移除第三支撑材料层后的剖面示意图；

图6为本实用新型的半导体器件在移除支撑材料层后的剖面示意图；以及

图7为本实用新型的半导体器件在形成电容结构后的剖面示意图。

图8绘示本实用新型第二实施例中半导体器件的制作方法的步骤示意图。

图9绘示本实用新型第三实施例中半导体器件的制作方法的步骤示意图。

其中，附图标记说明如下：

100                            衬底

101                            浅沟渠隔离

103                            有源区

110                            电介质层

111                            氧化物层

113                            氮化物层

115                            氧化物层

120                            位线

120a                           位线触点

121                            半导体层

123                            阻障层

125                            导电层

127                            盖层

130                            插塞

140                            间隙壁结构

141                            第一间隙壁

143                            第二间隙壁

145                            第三间隙壁

150                            电介质层

151、551                        存储节点焊盘

160                            绝缘层

170                            支撑层结构

171                            第一支撑材料层

172                            开口

173                            第二支撑材料层

175                            第三支撑材料层

177                            第四支撑材料层

179                            第五支撑材料层

180                            牺牲层

181                            辅助层

191                            底电极层

200                            掩模图案

270                            支撑结构

273                            第一支撑层

277                            第二支撑层

290、390、590                    电容结构

291、591                        柱状底电极

293、393、593                    电容电介质层

295                            顶电极层

300、400、500                    半导体器件

G1                             空隙

R1、R2、R3                       凹槽

具体实施方式

为使熟习本实用新型所属技术领域之一般技艺者能更进一步了解本实用新型，下文特列举本实用新型之较佳实施例，并配合所附图示，详细说明本实用新型的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本实用新型的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请参照图1至图7，所绘示者为本实用新型第一实施例中半导体器件300的制作方法的步骤示意图。首先，如图1所示，提供一衬底100，例如是硅衬底、含硅衬底(如SiC,SiGe等)或绝缘上覆硅(silicon-on-insulator,SOI)衬底等，衬底100内还形成有至少一绝缘区，例如是浅沟渠隔离(shallow trench isolation,STI)101，而在衬底100上定义出多个有源区(active area,AA)103，由此，自一俯视图(未绘示)来看，浅沟槽隔离101围绕在所有的有源区103外侧。在一实施例中，浅沟槽隔离101的形成例如是先利用蚀刻方式在衬底100中形成多个沟渠(未绘示)，之后在所述沟渠中填入一绝缘材料(如氧化硅或氮氧化硅等)，形成表面与衬底100顶面齐平的浅沟槽隔离101，但并不以此为限。

接着，在衬底100上形成电介质层110，电介质层110优选地具有一复合层结构，例如是包含由下而上依序堆叠的氧化物层111-氮化物层113-氧化物层115(oxide-nitride-oxide,ONO)结构，但不以此为限。需说明的是，在形成电介质层110之前，衬底100内还形成多个埋藏式闸极(未绘示)，使得电介质层110覆盖在所述埋藏式闸极的顶面上。所述埋藏式闸极例如是相互平行地沿着一方向(如x方向，未绘示)延伸，以作为半导体器件300的埋藏式字线(buried word line,BWL，未绘示)。另一方面，衬底100上方则进一步形成多条位线120与多个插塞130，其中，各位线120相互平行地延伸在垂直所述方向的另一方向(如y方向，未绘示)上。虽然本实施例的附图中并未具体绘出有源区103、所述埋藏式闸极与位线120的具体延伸方向，但本领域者应可轻易理解若由一俯视图(未绘示)来看，位线120应垂直于所述埋藏式闸极，并同时与有源区103与所述埋藏式闸极交错。

细部来说，各位线120在特定方向上与插塞130相互交替地排列，并包括依序堆迭的半导体层(例如包含多晶硅)121、阻障层123(例如包含钛及/或氮化钛)、导电层125(例如包含钨、铝或铜等低阻质的金属)、以及盖层127(例如包含氧化硅、氮化硅或氮氧化硅等)，但不以此为限。需注意的是，原则上所有的位线120皆是相互分隔地形成在电介质层110上，并与多个有源区103交错，其中，落在各有源区103上的位线120系藉由其下方相对应形成的位线插塞(bit line contact,BLC)120a而进一步伸入各有源区103内，如图1所示。也就是说，在本实施例，各位线插塞120a例如系与位线120的半导体层121一体成形，并直接接触相应的有源区103，但不以此为限。

插塞130同样是相互分隔地形成在衬底100上，并直接接触下方的衬底100(包括有源区103以及浅沟渠隔离101)，如此，各插塞130可做为半导体器件300的存储节点插塞(storage node contact,SNC)，以接收或传递来自各存储单元的电压信号。在一实施例中，插塞130例如包括铝(aluminum,Al)、钛(titanium,Ti)、铜(copper,Cu)或钨(tungsten,W)等低阻值的金属材质，并且，各插塞130与各位线120之间系透过间隙壁结构140相互绝缘。在一实施例中，间隙壁结构140可选择性地具有单层结构或是如图1所示的复合层结构，例如包括依序堆迭在各位线120侧壁上的第一间隙壁141(例如包含氮化硅)、第二间隙壁143(例如包含氧化硅)以及第三间隙壁145(例如包含氮化硅)，但不以此为限。

请再参照图1所示，上方还形成电介质层150与多个存储节点焊盘(storage nodepad,SN pad)151，其中，电介质层150是整体性地覆盖在插塞130与位线120上，而各存储节点焊盘151是相互分隔地形成在电介质层150内，并具有与电介质层150的顶面齐高的顶面。各存储节点焊盘151分别接触下方的插塞130，并与各插塞130电性连接。在一实施例中，存储节点焊盘151同样包含铝、钛、铜或钨等低阻值金属材质，例如是不同于插塞130的金属材质，而电介质层150例如包括氮化硅等电介质材质，但不以此为限。在另一实施例中，所述存储节点焊盘还可选择与所述插塞一体成形而可包含相同的材质。

如图2所示，在电介质层150上依序形成绝缘层160与支撑层结构170，绝缘层160例如包括氧化硅或氮氧化硅等绝缘材料，而支撑层结构170则包括交替堆迭的至少一个氧化物层与至少一个氮化物层。在本实施例中，支撑层结构170例如包括由下而上依序堆迭的第一支撑材料层171(例如包括氧化硅)、第二支撑材料层173(例如包括氮化硅或碳氮化硅)、第三支撑材料层175(例如包括氧化硅)、第四支撑材料层177(例如包括氮化硅或碳氮化硅)与第五支撑材料层179(例如包括氧化硅)等，但不以此为限。然后，在支撑层结构170内形成多个开口172，依序贯穿第五支撑材料层179、第四支撑材料层177、第三支撑材料层175、第二支撑材料层173、第一支撑材料层171与绝缘层160，并对准下方的各存储节点焊盘151，使得各个存储节点焊盘151的顶面可分别自各开口172暴露。

优选地，所述氧化物层(例如包括第一支撑材料层171与第三支撑材料层175)可具有相对较大的厚度，例如是约为所述氮化物层(例如包括第二支撑材料层173或第四支撑材料层177)的厚度的5倍至10倍以上，并且，设置位置远离衬底100的所述氮化物层(例如系第四支撑材料层177)的厚度优选地大于设置位置邻近衬底100的所述氮化物层(例如系第二支撑材料层173)的厚度，如图2所示，但不以此为限。在本实施例中，支撑层结构170整体的厚度约达到1600埃(angstroms)至2000埃左右，但不以此为限。本领域者应可理解前述氧化物层(如第一支撑材料层171、或第三支撑材料层175或第五支撑材料层179)与前述氮化物层(如第二支撑材料层173或第四支撑材料层177)的具体堆迭数量不以前述数量为限，而可依据实际需求而调整，例如为4层、5层或其他数量等。

接着，如图3所示，在各开口172内分别形成牺牲层180与底电极层191。细部来说，牺牲层180例如包括氧化硅、氮化硅或氮氧化硅等一般电介质材质，系覆盖在各开口172侧壁的表面上，而多个底电极层191则分别填满各开口172。在本实施例中，牺牲层180与底电极层191的形成例如包括但不限于以下步骤。首先，进行一沉积制作工艺，在衬底100上形成牺牲材料层(未绘示)，覆盖支撑层结构170与各开口172的暴露表面，再通过一回蚀刻制作工艺，形成仅位在各开口172侧壁上的牺牲层180。然后，进行另一沉积制作工艺与另一回蚀刻制作工艺，形成填满各开口172的底电极层191，其中，各底电极层191可具有左右对称的垂直柱状结构，并且，底电极层191的顶面与第五支撑材料层179的顶面齐高，如图3所示。在一实施例中，底电极层191例如包括铝、钛、铜或钨等低阻值的金属材质，优选地包括钛，但不以此为限。

接着，如图4所示，在衬底100上形成多个掩模图案200，盖住部分的第五支撑材料层179与部分的底电极层191，并透过掩模图案200部分移除支撑层结构170。细部来说，各掩模图案200系以同时盖住两相邻底电极层191之间的第五支撑材料层179、与两相邻底电极层191约三分之一顶面的方式覆盖在支撑层结构170上。如此，透过掩模图案200依序进行第一蚀刻制作工艺例如系干式蚀刻制作工艺、与第二蚀刻制作工艺例如系等向湿式蚀刻制作工艺，即可完全移除支撑层结构170的第五支撑材料层179与第三支撑材料层175，同时移除一部份的第四支撑材料层177，也就是掩模图案200未覆盖到的部分，而暴露出牺牲层180的部分侧壁。需特别说明的是，在一实施例中，在进行所述第一蚀刻制作工艺时，还进一步蚀刻掩模图案200未覆盖到的底电极层191与牺牲层180，如此，各底电极层191与牺牲层180的顶部则被蚀刻出一凹槽R1，其凹口朝向远离第四支撑材料层177或第五支撑材料层179的方向设置，凹槽R1的最低底面高于第四支撑材料层177的顶面，并低于底电极层191的顶面，如图4所示。

如图5所示，透过掩模图案200依序进行第三蚀刻制作工艺例如系干式蚀刻制作工艺、与第四蚀刻制作工艺例如系等向湿式蚀刻制作工艺，即可完全移除支撑层结构170的第一支撑材料层171，同时移除一部份的第二支撑材料层173，也就是掩模图案200未覆盖到的部分，而进一步暴露出牺牲层180的部分侧壁。在一实施例中，所述第四蚀刻制作工艺与所述第二蚀刻制作工艺例如系通入氢氧化四甲铵(tetramethylammonium hydroxide,TMAH)等蚀刻剂，但不以此为限。此外，需特别说明的是，由于牺牲层180覆盖并保护各底电极层191的侧壁，得以有效地避免各底电极层191的侧壁受到所述第一蚀刻制作工艺与所述第二蚀刻制作工艺、所述第三蚀刻制作工艺与所述第四蚀刻制作工艺进行时对各底电极层191造成影响。

如图6所示，在完全移除掩模图案200后，进行第五蚀刻制作工艺例如系等向湿式蚀刻制作工艺，同样通入氢氧化四甲铵等蚀刻剂以移除牺牲层180。需特别说明的是，在进行所述第五蚀刻制作工艺时，还一并移除第四支撑材料层177的顶部以减少第四支撑材料层177的厚度，使得剩余第四支撑材料层177与剩余的第二支撑材料层173分别形成由上而下依序设置的第二支撑层277与第一支撑层273。其中，第二支撑层277与第一支撑层273优选地具有大体相同的厚度，但不以此为限。

同时，在进行所述第五蚀刻制作工艺时，也一并移除底电极层191的顶部，降低了底电极层191的高度而形成多个柱状底电极291。在此操作下，形成在各柱状底电极291与第二支撑层277、各柱状底电极291与第一支撑层273之间的牺牲层180将同时受到金属(柱状底电极291)与电介质(第二支撑层277、第一支撑层273)材质的应力影响而不会被移除，形成仅夹设在各柱状底电极291与第一支撑层273、各柱状底电极291与第二支撑层277之间的多个辅助层181，如图6所示。

如此，再如图6所示，第一支撑层273与第二支撑层277仅设置在各柱状底电极291的一侧，并通过辅助层181的设置强化金属(柱状底电极291)与电介质(第二支撑层277、第一支撑层273)材质之间的黏着与应力缓冲，使得第一支撑层273与第二支撑层277共同成为支撑柱状底电极291的支撑结构270。其中，各柱状底电极291的顶部与第二支撑层277的顶面齐高，并具有凹槽R2，其凹口朝向远离支撑结构270的方向设置，使得相邻的两个柱状底电极291上的凹槽R2彼此相对设置，或者，使得直接接触支撑结构270的两个柱状底电极291上的凹槽R2彼此反向设置，且凹槽R2的最低表面高于第二支撑层277的底面。此外，因原先设置在各柱状底电极291与绝缘层160之间的牺牲层180已在进行所述第五蚀刻制作工艺时一并被移除，各柱状底电极291的底部不直接接触绝缘层160，而与绝缘层160相互分隔而具有一空隙G1。在此设置下，相邻的两个柱状底电极291彼此镜像对称，并有利于扩大后续形成的电容电介质层与顶电极层的沉积空间。

而后，如图7所示，在衬底100上进行沉积制作工艺，依序形成电容电介质层293与顶电极层295，如此，柱状底电极291、电容电介质层293与顶电极层295可共同形成电容结构290。细部来说，电容电介质层293系共型地覆盖在柱状底电极291与绝缘层160的暴露表面上，覆盖凹槽R2的表面并填满空隙G1，使得电容电介质层293在柱状底电极291上也可形成相应的凹槽R3，并且，填满空隙G1的电容电介质层293系夹设在绝缘层160与各柱状底电极291之间。顶电极层295则填满柱状底电极291之间的剩余空间。其中，部分的电容电介质层293与部分的顶电极层295还可进一步填充在第二支撑层277与第一支撑层273之间，同时，还进一步填充在第一支撑层273与绝缘层160之间，使得电容电介质层293可直接接触辅助层181的顶面与底面。在一实施例中，电容电介质层293例如包括一高电介质常数电介质材质，其系选自由氧化铪(HfO₂)、氧化铪硅(HfSiO₄)、铪氧氮化硅(HfSiON)、氧化锌(ZrO₂)、氧化钛(TiO₂)与氧化锆-氧化铝-氧化锆(ZAZ)组成的群组，优选地包括氧化锆-氧化铝-氧化锆；顶电极层295则例如包括铝、钛、铜或钨等低阻值金属材质，优选地包括钛，但不以此为限。

如此，即完成电容结构290的制作工艺。电容结构290包括垂直延伸的多个电容，以作为半导体器件300的存储节点(storage node,SN)，所述存储节点可透过存储节点焊盘151与存储节点插塞(即插塞130)而与半导体器件300的晶体管组件(未绘示)电性连接，使得电容结构290与衬底100上设置的所述存储节点插塞之间可具有良好的接触关系。在此设置下，本实施例的半导体器件300即可形成一动态随机存取存储器(dynamic randomaccess memory,DRAM)器件，系由至少一所述晶体管组件与至少一所述电容构成动态随机存取存储器阵列中的最小组成单元(memory cell)，以接收来自于位线120及所述埋藏式字线的电压信息。

根据本实用新型第一实施例中的制作方法，系先在开口192内形成牺牲层180与底电极层191，藉由牺牲层180保护底电极层191的侧壁，再通过后续的蚀刻制作工艺部分移除牺牲层180，形成仅夹设在各柱状底电极291与支撑结构270之间的辅助层181。由此，通过辅助层181的形成，不仅能强化金属(柱状底电极291)与电介质(第二支撑层277、第一支撑层273)材质之间的黏着与应力缓冲，还能进一步拉开各柱状底电极291之间的距离，进而扩大后续形成的电容电介质层293与顶电极层295的沉积空间。因此，在本实施的制作方法中，电容电介质层293与顶电极层295的沉积制作工艺得以更为顺利地进行，达到制作工艺简化的效果。

此外，在进行所述第一蚀刻制作工艺时，还可选择性地蚀刻掩模图案200未覆盖到的底电极层191与牺牲层180，在柱状底电极291的顶部形成凹槽R2，其凹口朝向远离支撑结构270的方向设置。在此设置下，相邻的两个柱状底电极291彼此镜像对称，更能进一步地扩大后续形成的电容电介质层293与顶电极层295的沉积空间。也就是说，本实施例的制作方法系藉由辅助层181的设置强化柱状底电极291与第二支撑层277、第一支撑层273之间的黏着性，并提供应力缓冲，借助辅助层181与支撑结构270共同支撑柱状底电极291，如此，所制作的半导体器件300得以具有更为稳定而可靠的结构，并达到相对优化的器件效能。

此外，本领域者应可轻易了解，为能满足实际产品需求的前提下，本实用新型形成半导体器件亦可能有其它态样，而不限于前述。举例来说，在另一实施例中，牺牲层180的移除还可整合在移除材质相近的膜层的制作工艺中，例如当牺牲层180包括氧化硅时，在移除第五支撑材料层179与第三支撑材料层175(即所述第二蚀刻制作工艺)时，一并移除部分的牺牲层180，并且在移除第一支撑材料层171(即所述第四蚀刻制作工艺)时，一并移除另一部分的牺牲层180，如此，可省略所述第五蚀刻制作工艺的进行。下文将进一步针对本实用新型中半导体器件的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本实用新型之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请参照图8所示，其绘示本实用新型第二实施例中半导体器件400之制作方法的步骤示意图。本实施例中半导体器件400的形成步骤大体上与前述第一实施例中的半导体器件300的形成步骤相同，如图1至图6所示，在此不再赘述。本实施例与前述第一实施例的主要差异在于，在本实施例中，电容电介质层393填满凹槽R2，使得电容电介质层393整体具有平整的表面。

细部来说，本实施例的电容电介质层393同样选自氧化铪、氧化铪硅、铪氧氮化硅、氧化锌、氧化钛与氧化锆-氧化铝-氧化锆组成的群组，优选地包括填洞能力较佳的电介质材质，以填满各柱状底电极291顶部的凹槽R2，如图8所示。如此，柱状底电极291、电容电介质层393与顶电极层295同样可共同形成电容结构390，并且，填入凹槽R2的电容电介质层393得以更为稳定地形成在各柱状底电极291上，避免剥落。

根据本实用新型第二实施例中的制作方法，同样通过辅助层181的形成强化金属(柱状底电极291)与电介质(支撑结构270)材质之间的黏着与应力缓冲，并进一步拉开各柱状底电极291之间的距离，进而扩大后续形成的电容电介质层393与顶电极层295的沉积空间，使得电容电介质层393与顶电极层295的沉积制作工艺得以更为顺利地进行。同时，辅助层181的设置能强化柱状底电极291与支撑结构270之间的黏着性、并提供应力缓冲，借助辅助层181与支撑结构270共同支撑柱状底电极291，使得半导体器件400得以具有更为稳定而可靠的结构，并达到相对优化的器件效能。

请参照图9所示，其绘示本实用新型第三实施例中半导体器件500之制作方法的步骤示意图。本实施例中半导体器件500的形成步骤大体上与前述第一实施例中的半导体器件300的形成步骤相同，如图1至图6所示，在此不再赘述。本实施例与前述第一实施例的主要差异在于，各柱状底电极591的顶部不具有任何凹槽，且各柱状底电极591的底部部分伸入下方的各存储节点焊盘551内。

细部来说，本实施例的开口(未绘示)，是依序贯穿如图2所示的第五支撑材料层179、第四支撑材料层177、第三支撑材料层175、第二支撑材料层173、第一支撑材料层171、绝缘层160与部分的存储节点焊盘151，使得所形成的各存储节点焊盘551具有自各所述开口向下凹陷的凹槽(未绘示)。如此，后续形成在各所述开口内的牺牲层(未绘示)与底电极层(未绘示)皆可相应地形成在存储节点焊盘551的所述凹槽内，形成部分伸入存储节点焊盘551的柱状底电极591。

而后，在进行本实施例的第一蚀刻制作工艺时，系刻意调整蚀刻选择比，避免未被如图4所示的掩模图案200覆盖到的所述牺牲层与所述底电极层遭到蚀刻，而不会在所述牺牲层与所述底电极层的顶部蚀刻出凹槽。在此操作下，各柱状底电极591的顶面平坦，使得后续形成的电容电介质层593同样具有整体平整的表面。并且，各柱状底电极591部分伸入存储节点焊盘551，而部分的电容电介质层593还进一步夹设在绝缘层160、各存储节点焊盘551、与各柱状底电极591之间，如图9所示。如此，柱状底电极591、电容电介质层593与顶电极层295同样可共同形成本实施例的电容结构590。

根据本实用新型第三实施例中的制作方法，同样通过辅助层181的形成强化金属(柱状底电极591)与电介质(支撑结构270)材质之间的黏着与应力缓冲，并进一步拉开各柱状底电极591之间的距离，进而扩大后续形成的电容电介质层593与顶电极层595的沉积空间，使得电容电介质层593与顶电极层595的沉积制作工艺得以更为顺利地进行。同时，在本实施例中，各柱状底电极591还进一步伸入各存储节点焊盘551，以增加两者的接触面积并提升效能。如此，在本实施例的半导体器件500中，辅助层181的设置同样能强化柱状底电极591与支撑结构270之间的黏着性、并提供应力缓冲，使得半导体器件500得以具有更为稳定而可靠的结构，并达到相对优化的器件效能。

整体来说，本实用新型系在柱状底电极形成前预先在开口侧壁形成牺牲层，保护所述柱状底电极层的侧壁，并在后续制作工艺中部分移除所述牺牲层，形成仅为在所述柱状底电极与支撑结构之间的辅助层。如此，通过所述辅助层的形成，不仅能强化金属(所述柱状底电极)与电介质(所述支撑结构)材质之间的黏着与应力缓冲，还能进一步拉开各所述柱状底电极之间的距离、进而扩大后续形成的电容电介质层与顶电极层的沉积空间，使得所述电容电介质层与所述顶电极层的沉积制作工艺得以更为顺利地进行，达到制作工艺简化的效果。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (9)

1.一种半导体器件，其特征在于包括：

衬底；

电容结构，设置在所述衬底上，所述电容结构包括多个柱状底电极、电容电介质层、以及顶电极层；

支撑结构，设置在相邻的所述柱状底电极之间，所述支撑结构包括由下而上依序设置的第一支撑层与第二支撑层；以及

辅助层，仅夹设在各所述柱状底电极与所述支撑结构之间，并直接接触所述第一支撑层、所述第二支撑层与所述柱状底电极的侧壁。

2.根据权利要求1所述的半导体器件，其特征在于，还包括：

多个存储节点焊盘，设置在所述衬底上并分别接触各所述柱状底电极；以及

绝缘层，设置在所述存储节点焊盘上并覆盖所述衬底的表面。

3.根据权利要求2所述的半导体器件，其特征在于，各所述柱状底电极的一部分伸入各所述存储节点焊盘内。

4.根据权利要求2所述的半导体器件，其特征在于，部分的所述电容电介质层夹设在所述绝缘层与各所述柱状底电极之间。

5.根据权利要求1所述的半导体器件，其特征在于，各所述柱状底电极的顶部具有一凹槽，所述凹槽的凹口朝向远离所述支撑结构的方向。

6.根据权利要求5所述的半导体器件，其特征在于，所述电容电介质层覆盖所述凹槽表面。

7.根据权利要求5所述的半导体器件，其特征在于，所述电容电介质层填满所述凹槽。

8.根据权利要求5所述的半导体器件，其特征在于，各所述凹槽的最低表面高于所述第二支撑层的底面。

9.根据权利要求1所述的半导体器件，其特征在于，相邻的两个所述柱状底电极彼此镜像对称。

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