CN113793850B - 半导体存储装置及其形成方法 - Google Patents
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Abstract
本发明公开了半导体存储装置及其形成方法，半导体存储装置包含衬底、至少一字线、多个位线以及多个绝缘结构。字线设置在衬底内且沿着第一方向延伸，字线包含栅极盖层。多个位线设置在衬底上且分别沿着第二方向延伸，其中各位线和字线交叉，且各位线包含导电层。多个绝缘结构设置在字线之上且各自设置于多个位线之间，其中各绝缘结构的底面位于栅极盖层中，且各绝缘结构的顶面的截面积大于各绝缘结构的底面的截面积。
Description
技术领域
本发明涉及一种半导体存储装置技术领域，尤其是涉及一种包含将电容器的存储接触(storage contact)隔离的绝缘结构的半导体存储装置及其形成方法。
背景技术
随着各种电子产品朝小型化发展的趋势，半导体存储装置例如动态随机存储器(dynamic random access memory,DRAM)单元的设计也必须符合高集成度和尺寸微缩的要求。目前发展出具有埋藏式栅极(buried gate)结构的动态随机存储器，其可以在相同的半导体基底内获得更长的载流子通道长度，因此已逐渐取代具有平面栅极结构的动态随机存储器。
具有埋藏式栅极结构的动态随机存储器单元通常包含晶体管组件和电荷存储装置例如电容器，以接收来自于位线和字线的电压信号。然而，由于动态随机存储器单元的尺寸微缩且集成密度提高，受限于现有工艺技术，具有埋藏式栅极结构的动态随机存储器仍存在许多缺陷，需要进一步改良动态随机存储器组件的结构设计及制造方法，以提升其效能和可靠度。
发明内容
本发明提供一种半导体存储装置及其形成方法，藉由设置在位线之间的绝缘结构的底部延伸至字线的栅极盖层中，可以更加提升用来将电容器的存储接触互相隔离的绝缘结构的电性隔离效果，避免相邻的电容器的存储接触之间发生漏电流，因此对于存储器单元的尺寸微缩且集成密度提高的半导体存储装置，可以达到提升效能和可靠度的效果。
根据本发明的一实施例，提供一种半导体存储装置，包含衬底、至少一字线、多个位线以及多个绝缘结构。字线设置在衬底内且沿着第一方向延伸，字线包含栅极盖层。多个位线设置在衬底上且分别沿着第二方向延伸，其中各位线和字线交叉，且各位线包含导电层。多个绝缘结构设置在字线之上且各自设置于多个位线之间，其中各绝缘结构的底面位于栅极盖层中，且各绝缘结构的最顶面的截面积或横截面宽度大于各绝缘结构的最底面的截面积或横截面宽度，或者大于各绝缘结构与栅极盖层接触面的宽度。
根据本发明的一实施例，提供一种半导体存储装置的形成方法，包含提供衬底；在衬底内形成多个字线，多个字线沿着第一方向延伸，各字线包含栅极盖层；在衬底上形成多个位线，多个位线沿着第二方向延伸，其中各位线和字线交叉，且各位线包含导电层；在多个位线上形成多个盖层遮罩，多个盖层遮罩沿着第一方向延伸，其中相邻的多个盖层遮罩之间包含间隙；施行蚀刻工艺，以于多个盖层遮罩和多个位线之间形成多个绝缘沟渠，其中各绝缘沟渠的底部会暴露出各栅极盖层；以及在各绝缘沟渠中形成绝缘结构，所述绝缘结构包含下层和上层，所述下层是顺向性的层。
本发明所提供的实施例可以在简化工艺的前提下，形成各电容器的存储接触之间的绝缘结构，绝缘结构的底面位于栅极盖层中，对于存储器单元的尺寸微缩且集成密度高的半导体存储装置而言，可以提升绝缘结构的电性隔离效果，藉此提高半导体存储装置的可靠度。
附图说明
图1为根据本发明一实施例，形成半导体存储装置的一中间阶段的平面示意图。
图2为根据本发明一实施例，沿着图1的剖面线A-A’，形成半导体存储装置的一中间阶段的剖面示意图。
图3为根据本发明一实施例，沿着图1的剖面线B-B’，形成半导体存储装置的一中间阶段的剖面示意图。
图4为根据本发明一实施例，沿着图1的剖面线C-C’，形成半导体存储装置的一中间阶段的剖面示意图。
图5为根据本发明一实施例，沿着图1的剖面线A-A’，形成半导体存储装置的一中间阶段的剖面示意图，其中形成多个盖层遮罩。
图6为根据本发明一实施例，沿着图1的剖面线B-B’，形成半导体存储装置的一中间阶段的剖面示意图，其中形成位线侧壁上的间隙壁层。
图7为根据本发明一实施例，沿着图1的剖面线C-C’，形成半导体存储装置的一中间阶段的剖面示意图，其中形成多个盖层遮罩。
图8为根据本发明一实施例，沿着图1的剖面线A-A’，形成半导体存储装置的一中间阶段的剖面示意图，其中形成绝缘沟渠。
图9为根据本发明一实施例，沿着图1的剖面线B-B’，形成半导体存储装置的一中间阶段的剖面示意图，其中形成绝缘沟渠。
图10为根据本发明一实施例，沿着图1的剖面线C-C’，形成半导体存储装置的一中间阶段的剖面示意图，其中形成位线硬掩膜上的凹陷。
图11为根据本发明一实施例，沿着图1的剖面线A-A’，形成半导体存储装置的一中间阶段的剖面示意图，其中形成绝缘结构。
图12为根据本发明一实施例，沿着图1的剖面线B-B’，形成半导体存储装置的一中间阶段的剖面示意图，其中形成绝缘结构。
图13为根据本发明一实施例，沿着图1的剖面线C-C’，形成半导体存储装置的一中间阶段的剖面示意图，其中绝缘结构的材料填充位线硬掩膜上的凹陷。
图14为根据本发明一实施例，沿着图1的剖面线A-A’，形成半导体存储装置的一中间阶段的剖面示意图，其中移除多个盖层遮罩和填充绝缘材料。
图15为根据本发明一实施例，沿着图1的剖面线C-C’，形成半导体存储装置的一中间阶段的剖面示意图，其中移除多个盖层遮罩。
图16为根据本发明一实施例，半导体存储装置的平面示意图。
图17为根据本发明一实施例，沿着图16的剖面线A-A’的半导体存储装置的剖面示意图。
图18为根据本发明一实施例，沿着图16的剖面线B-B’的半导体存储装置的剖面示意图。
图19为根据本发明一实施例，沿着图16的剖面线C-C’的半导体存储装置的剖面示意图。
其中，附图标记说明如下：
100 半导体存储装置
101 衬底
102 有源区
103 字线
104 浅沟渠隔离结构
105 位线
110 绝缘衬层
112 栅极介电层
114 栅极
116 栅极盖层
120 位线接触
122 绝缘层
124 半导体层
126 阻障层
128 金属层
129 导电层
130 位线硬掩膜
132 绝缘衬层
133 间隙壁层
134 绝缘填充材料
135 间隙壁
136 盖层遮罩
136a 间隙
140 绝缘沟渠
141 凹陷
150 绝缘结构
150S 条状绝缘结构
152 下层
154 上层
156 沟渠
160 电容器的存储接触
W1 第一宽度
W2 第二宽度
W3 第三宽度
H1 高度
H2 高度
具体实施方式
为了更好地理解本发明，将于下文中详细描述优选实施例。本发明的优选实施例在附图中用标记将元件示出。此外，在不脱离本发明的精神的情况下，于下文中描述的不同实施例中的技术特征可以彼此替换、重新组合或混合以构成另一实施例。
请参阅图1，所绘示为根据本发明一实施例，形成半导体存储装置的一中间阶段的平面示意图。首先，如图1所示，提供衬底101，衬底101例如是硅衬底、含硅基底(如SiC、SiGe)、绝缘体上覆硅(silicon-on-insulator,SOI)衬底或其他半导体衬底。衬底101中可包含多个有源区102，且各有源区102可被衬底101中的隔离区，例如浅沟渠隔离结构104围绕，使得相邻的有源区102会被浅沟渠隔离结构104隔开。有源区102例如是相互平行且相互间隔地设置，而呈现如图1所示的阵列排列(array arrangement)等，但不限于此。在衬底101内形成多个字线(word line)103，这些字线103互相平行且各自沿着第一方向(例如图1所示的x方向)延伸，各字线103可以是埋藏式字线(buried word line,BWL)，可藉由在衬底101内蚀刻出字线沟渠，并且在字线沟渠内填充栅极介电层、栅极和栅极盖层的材料而形成字线103。在衬底101上还形成有多个位线(bit line)105，这些位线105互相平行且各自沿着第二方向(例如图1所示的y方向)延伸，各位线105与多个字线103交叉，且位线105包含导电层和设置在导电层上方的位线硬掩膜(hard mask)。此外，在位线105下方与有源区102的重叠处还设置有位线接触(bit line contact)120，位线接触120将位线105电连接至有源区102。
图2为根据本发明一实施例，沿着图1的剖面线A-A’，形成半导体存储装置的一中间阶段的剖面示意图。如图2所示，沿着图1的剖面线A-A’，字线103埋藏在衬底101内，并且在浅沟渠隔离结构104中，字线103包含栅极介电层112、栅极114和栅极盖层116埋设于衬底101内的字线沟渠中，并且在字线沟渠的内壁和底面上还可以顺向地形成绝缘衬层110，绝缘层122可以覆盖住有源区102、字线103和浅沟渠隔离结构104。栅极介电层112顺向地形成于绝缘衬层110上，且设置在字线沟渠的下部，栅极114填充字线沟渠的下部，栅极盖层116则设置于栅极介电层112和栅极114上方，填充字线沟渠的上部，且栅极盖层116的顶面大致上与有源区102的顶面在同一平面上。绝缘衬层110的材料可以是氧化硅、氮化硅、氮氧化硅或前述的组合，栅极介电层112的材料可以是氧化硅或其他介电常数高于氧化硅的介电材料，例如氧化铝，栅极114的材料可以是掺杂的多晶硅、金属或其他导电材料，栅极盖层116的材料可以是氮化硅、氮氧化硅或其他合适的绝缘材料。其中，栅极盖层116可以被用来保护下方的栅极114，以避免栅极114和后续制作的部件，例如电容器的存储接触，产生不必要的电连接。绝缘层122的材料例如包含氧化硅-氮化硅-氧化硅(oxide-nitride-oxide,ONO)结构，但不限定于此，其可以用来保护有源区102，避免有源区102的结构受到工艺的损害。
图3为根据本发明一实施例，沿着图1的剖面线B-B’，形成半导体存储装置的一中间阶段的剖面示意图。如图3所示，沿着图1的剖面线B-B’，多个位线105与字线103交叉，且位线105设置于字线103上，在位线105与字线103之间设置有绝缘层122。绝缘层122例如包含氧化硅-氮化硅-氧化硅(oxide-nitride-oxide,ONO)结构，但不限定于此。各位线105包含导电层129和设置在导电层129上方的位线硬掩膜(bit line hard mask)130，导电层129包含半导体层124、阻障层126和金属层128，由下到上依序堆叠在绝缘层122上。半导体层124的材料例如是多晶硅(polysilicon)，阻障层126的材料例如是氮化钛(TiN)、氮化钽(TaN)或其他合适的阻障材料，用以隔离半导体材料和金属材料，金属层128的材料例如是铝(Al)、钨(W)或其他合适的金属、金属合金，位线硬掩膜130的材料例如是氮化硅、氮氧化硅、前述的组合或其他合适的绝缘材料。根据本发明的一实施例，各个绝缘层122的宽度会宽于其上方位线105的宽度，所以部分的绝缘层122不会被位线105覆盖。
图4为根据本发明一实施例，沿着图1的剖面线C-C’，形成半导体存储装置的一中间阶段的剖面示意图。如图4所示，沿着图1的剖面线C-C’，位线105与设置在一个有源区102的两个字线103交叉，且位线105设置在字线103上，此外，位线接触120设置在位线105和有源区102之间，穿过绝缘层122，与两个字线103之间的有源区102接触，位线接触120可将位线105电耦接至有源区102，例如两个字线103之间的源极/漏极区。位线接触120的材料例如是多晶硅，位线接触120的材料可以与位线105的半导体层124的材料相同，并且位线接触120和位线105的半导体层124可以由同一道工艺形成。在一实施例中，可藉由蚀刻工艺在两个字线103之间的有源区102形成凹陷，并且在形成半导体层124的沉积工艺时，于前述凹陷内形成位线接触120。
图5为根据本发明一实施例，沿着图1的剖面线A-A’，形成半导体存储装置的一中间阶段的剖面示意图，其中多个盖层遮罩会被形成。如图5所示，沿着图1的剖面线A-A’，在形成位线105之后，在字线103上方且在位线105之间形成绝缘填充材料134，然后在绝缘填充材料134上形成多个盖层遮罩136，这些盖层遮罩136各自沿着第一方向(例如图1所示的x方向)延伸，相邻的盖层遮罩136之间具有间隙136a，且各间隙136a也沿着第一方向(例如图1所示的x方向)延伸，在俯视方向上，间隙136a的位置大致上对应字线103的位置。绝缘填充材料134可以是有机绝缘材料或无机绝缘材料，例如是氧化硅，盖层遮罩136的材料可以是氮化硅。其中，绝缘填充材料134和盖层遮罩136之间会有蚀刻选择比(绝缘填充材料134的蚀刻速率会大于盖层遮罩136的蚀刻速率)，所以在后续的蚀刻工艺中，可以去除暴露出于盖层遮罩136的绝缘填充材料134。
图6为根据本发明一实施例，沿着图1的剖面线B-B’，形成半导体存储装置的一中间阶段的剖面示意图，其中位线侧壁上的间隙壁层会被形成。如图6所示，沿着图1的剖面线B-B’，在形成位线105之后，在位线105的侧壁上依序形成绝缘衬层132和间隙壁层133，绝缘衬层132的材料可以是氮化硅或氮氧化硅，间隙壁层133可以是氧化硅，绝缘衬层132和间隙壁层133也可以一起称作位线105侧壁上的间隙壁。可以藉由在位线105的顶面和侧壁上，以及位线105之间的空隙的底面上，沉积绝缘衬层132和间隙壁层133，然后经由蚀刻工艺移除位线105的顶面上和位线105之间的空隙的底面上的绝缘衬层132和间隙壁层133，留下位线105侧壁上的间隙壁。根据本发明一实施例，可以藉由施行和适合的工艺，使得各个绝缘层122暴露出于绝缘衬层132和间隙壁层133，所以部分的绝缘层122不会被绝缘衬层132和间隙壁层133覆盖。之后，绝缘填充材料134则填充在位线105之间的空隙中，且覆盖位线105侧壁上的间隙壁，绝缘填充材料134的顶面可大致上与位线硬掩膜130的顶面在同一平面上。根据本发明的实施例，在形成多个盖层遮罩136之前，已经在各位线105的侧壁上形成间隙壁。
图7为根据本发明一实施例，沿着图1的剖面线C-C’，形成半导体存储装置的一中间阶段的剖面示意图，其中多个盖层遮罩会被形成。如图7所示，沿着图1的剖面线C-C’，在形成位线105之后，多个盖层遮罩136会被形成在位线硬掩膜130上，这些盖层遮罩136各自沿着第一方向(例如图1所示的x方向)延伸，与位线105交叉，且相邻的盖层遮罩136之间的间隙136a也沿着第一方向(例如图1所示的x方向)延伸，在俯视方向上，各间隙136a设置于各字线103的正上方。根据本发明的实施例，在形成多个盖层遮罩136之前，已经形成多个位线接触120在位线105下方。
图8为根据本发明一实施例，沿着图1的剖面线A-A’，形成半导体存储装置的一中间阶段的剖面示意图，其中绝缘沟渠会被形成。如图8所示，利用多个盖层遮罩136作为蚀刻遮罩以进行蚀刻工艺，以蚀刻暴露出于相邻的盖层遮罩136之间的间隙136a的绝缘填充材料134，根据本发明的实施例，蚀刻工艺会进一步蚀刻到字线103的栅极盖层116中，形成多个绝缘沟渠140，其中各绝缘沟渠140在栅极盖层116中的底部的剖面形状为上宽下窄的梯形，且各绝缘沟渠140的底部会暴露出各栅极盖层116。上述蚀刻工艺可以是湿法蚀刻或干法蚀刻工艺。沿着图1的剖面线A-A’，所形成的多个绝缘沟渠140位于多个盖层遮罩136之间，且在俯视方向上，绝缘沟渠140大致上在字线103的正上方。根据本发明的实施例，在剖面线A-A’上，各绝缘沟渠140在栅极盖层116中的底部的剖面形状不限定是上宽下窄的梯形，也可以是任何上宽下窄的几何形状。
图9为根据本发明一实施例，沿着图1的剖面线B-B’，形成半导体存储装置的一中间阶段的剖面示意图，其中绝缘沟渠会被形成。图9的工艺阶段相同于图8的工艺阶段，根据本发明的实施例，形成绝缘沟渠140的蚀刻工艺会完全去除位线105侧壁上的间隙壁层133的上部，或是可选的进一步去除位线105侧壁上的绝缘衬层132的上部，剩余的间隙壁层133的下部和绝缘衬层132一起构成间隙壁135，如图9所示，间隙壁135的厚度由上往下渐增，或是间隙壁135的上部厚度小于其下部厚度。此外，形成绝缘沟渠140的蚀刻工艺还移除位线105之间的绝缘填充材料134，并且利用间隙壁135和暴露出的绝缘层122作为蚀刻掩模，进一步移除部分的栅极盖层116，而在栅极盖层116中形成具有上宽下窄的梯形剖面的绝缘沟渠140的底部。如图9所示，沿着图1的剖面线B-B’，所形成的各绝缘沟渠140位于相邻的位线105之间，根据本发明的实施例，在多个盖层遮罩136和多个位线105之间形成多个绝缘沟渠140。此外，各绝缘沟渠140的上部具有第一宽度W1，各绝缘沟渠140的中间部分具有第二宽度W2，各绝缘沟渠140的底部具有第三宽度W3，根据本发明的一实施例，第一宽度W1大于第二宽度W2，第二宽度W2大于第三宽度W3，使得各绝缘沟渠140的最顶面的截面积或横截面宽度大于各绝缘沟渠140的最底面的截面积或横截面宽度，或者大于各绝缘沟渠140与栅极盖层116接触面的宽度。根据本发明的实施例，在剖面线B-B’上，各绝缘沟渠140在栅极盖层116中的底部的剖面形状不限定是上宽下窄的梯形，也可以是任何上宽下窄的几何形状。
图10为根据本发明一实施例，沿着图1的剖面线C-C’，形成半导体存储装置的一中间阶段的剖面示意图，其中位线硬掩膜上的凹陷会被形成。图10的工艺阶段相同于图8、图9的工艺阶段，如图10所示，形成绝缘沟渠140的蚀刻工艺会移除暴露出的位线硬掩膜130，使得位线105的位线硬掩膜130的部分顶面凹陷，形成位线硬掩膜130上的凹陷141。
图11为根据本发明一实施例，沿着图1的剖面线A-A’，形成半导体存储装置的一中间阶段的剖面示意图，其中绝缘结构会被形成。如图11所示，根据本发明的实施例，在形成绝缘沟渠140之后，会在各绝缘沟渠140中形成绝缘结构150，绝缘结构150可以是堆叠结构，包含沿着绝缘沟渠140的侧壁和底面形成的顺向性的下层152和填充绝缘沟渠140的上层154。下层152的材料例如是氮化硅、氧化硅、氮氧化硅或前述的组合，可以利用原子层沉积(atomic layer deposition,ALD)、化学气相沉积或物理气相沉积方式形成下层152。上层154的材料可以是有机绝缘材料或无机绝缘材料，有机绝缘材料例如是聚碳酸酯(polycarbonate,PC)、聚对苯二甲酸乙二酯(polyethylene terephthalate,PET)、或其他合适的有机绝缘材料，无机绝缘材料例如是氧化硅，可以利用可流动化学气相沉积(flowable chemical vapor deposition,FCVD)、物理气相沉积或涂布方式形成上层154。根据本发明的实施例，各绝缘结构150的底部埋设于字线103的栅极盖层116中，并且各绝缘结构150直接接触栅极盖层116，使得各绝缘结构150的底面位于栅极盖层116中，且各绝缘结构150的底面高于栅极盖层116的底面，所以各绝缘结构150不会接触栅极114。此外，各绝缘结构150的底部的截面积或横截面宽度从上往下渐减，例如可具有上宽下窄的梯形剖面或其他几何形状的剖面，并且各绝缘结构150的最顶面的截面积或横截面宽度大于各绝缘结构150的最底面的截面积或横截面宽度，或者大于各绝缘结构150与栅极盖层116接触面的宽度。其中，横截面宽度以阶梯状方式从上往下渐减。
图12为根据本发明一实施例，沿着图1的剖面线B-B’，形成半导体存储装置的一中间阶段的剖面示意图，其中绝缘结构会被形成。图12的工艺阶段相同于图11的工艺阶段，如图12所示，绝缘结构150的下层152顺向地沿着位线硬掩膜130的顶面、间隙壁135的侧壁、暴露出的绝缘层122的表面和绝缘沟渠140的底面形成，绝缘结构150的上层154覆盖在下层152上。埋设在栅极盖层116中的绝缘结构150的底部包含顺向性的下层152和填充绝缘沟渠的上层154，且沿着图1的剖面线B-B’，绝缘结构150的底部具有上宽下窄的梯形剖面或其他几何形状的剖面。可选的，当位于位线105侧壁上的绝缘衬层132的上部被去除时，各绝缘结构150(例如下层152)可以直接接触位线105(例如位线硬掩膜130)的侧壁。
图13为根据本发明一实施例，沿着图1的剖面线C-C’，形成半导体存储装置的一中间阶段的剖面示意图，其中绝缘结构的材料填充位线硬掩膜上的凹陷。图13的工艺阶段相同于图11、图12的工艺阶段，如图13所示，绝缘结构150的材料填充在位线硬掩膜130的部分顶面的凹陷，所填充的绝缘结构150的材料的顶面可稍微低于盖层遮罩136的顶面，或者与盖层遮罩136的顶面在同一平面上。
图14为根据本发明一实施例，沿着图1的剖面线A-A’，形成半导体存储装置的一中间阶段的剖面示意图，其中移除多个盖层遮罩和绝缘填充材料。如图14所示，在形成绝缘结构150后，移除多个盖层遮罩136和绝缘填充材料134，在相邻的绝缘结构150之间形成沟渠156，暴露出有源区102。可以利用湿法蚀刻或干法蚀刻方式移除多个盖层遮罩136和绝缘填充材料134。在俯视方向上，这些沟渠156的位置介于相邻的字线103之间。
图15为根据本发明一实施例，沿着图1的剖面线C-C’，形成半导体存储装置的一中间阶段的剖面示意图，其中移除多个盖层遮罩。图15的工艺阶段相同于图14的工艺阶段，如图15所示，移除多个盖层遮罩136后，填充在位线硬掩膜130的部分顶面的凹陷的绝缘结构150材料的顶面大致上与位线硬掩膜130的顶面在同一平面上。
图16为根据本发明一实施例，半导体存储装置100的平面示意图，其中在绝缘结构150之间以及位线105之间形成电容器的存储接触(storage contact,SC)160。如图16所示，根据本发明的实施例，多个绝缘结构150设置在字线103之上，且各自设置在多个位线105之间，多个位线105和多个绝缘结构150沿着第一方向(例如图1所示的x方向)交替设置。此外，根据本发明的实施例，多个绝缘结构150的一些部分构成条状绝缘结构150S，且各条状绝缘结构150S沿着第一方向(例如图1所示的x方向)延伸，在俯视方向上，条状绝缘结构150S的位置大致上与字线103的位置重叠。此外，设置在位线105下方的位线接触120在俯视方向上分离于各绝缘结构150。电容器的存储接触160可以是堆叠结构，例如是由双层多晶硅构成的堆叠结构，但不限定于此。
图17为根据本发明一实施例，沿着图16的剖面线A-A’的半导体存储装置100的剖面示意图。如图17所示，在绝缘结构150之间形成电容器的存储接触160，存储接触160可接触下方的有源区102，使得有源区102经由存储接触160电性耦接至位于存储接触160上方的电容器(未绘示)。沿着图16的剖面线A-A’，电容器的存储接触160设置于相邻的绝缘结构150之间，根据本发明的实施例，由于绝缘结构150的底部向下延伸至栅极盖层116中，使得绝缘结构150的底面低于存储接触160的底面，藉此可以对相邻的存储接触160提供更好的电性隔离效果，进而提升半导体存储装置100的可靠度。
图18为根据本发明一实施例，沿着图16的剖面线B-B’的半导体存储装置100的剖面示意图。图18的工艺阶段相同于图17的工艺阶段，如图18所示，各绝缘结构150的最顶面的截面积或横截面宽度大于各绝缘结构150的最底面的截面积或横截面宽度，或者大于各绝缘结构150与栅极盖层116接触面的宽度，位线105的导电层129的两侧分别被相邻的两个绝缘结构150覆盖，并且间隙壁135设置在各绝缘结构150和各位线105之间。此外，绝缘结构150的底部向下延伸至栅极盖层116中，如图18所示，绝缘结构150的底部在栅极盖层116中的部分具有高度H2，使得绝缘结构150的底面低于位线105的底面，或是绝缘结构150的最底面会低于位线接触120的最底面，因此除了在位线105侧壁上的间隙壁135之外，本发明实施例的绝缘结构150可以对相邻的位线105提供更好的电性隔离效果，藉此可提升半导体存储装置100的可靠度。
图19为根据本发明一实施例，沿着图16的剖面线C-C’的半导体存储装置100的剖面示意图。图19的工艺阶段相同于图17、图18的工艺阶段，如图19所示，填充在位线硬掩膜130的部分顶面的凹陷的绝缘结构150材料和一部分的位线硬掩膜130可以被移除，形成平坦的位线硬掩膜130的顶面。此外，如图19所示，设置在位线105下方的位线接触120的底部有一部分延伸至栅极盖层116中，位线接触120的底部在栅极盖层116中的部分具有高度H1。同时参照图18和图19，根据本发明一实施例，绝缘结构150的底部在栅极盖层116中的高度H2大于位线接触120的底部在栅极盖层116中的高度H1。
根据本发明的实施例，可以在简化工艺的前提下，形成位于电容器的存储接触之间和位线之间的绝缘结构，且绝缘结构的底部延伸至栅极盖层中，对于存储器单元的尺寸微缩且集成密度高的半导体存储装置而言，可以在存储接触之间和位线之间提供更好的电性隔离效果，进而提高半导体存储装置的可靠度。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (18)
1.一种半导体存储装置，其特征在于，包含：一衬底；
至少一字线，设置在所述衬底内且沿着第一方向延伸，所述字线包含栅极盖层；
多个位线，设置在所述衬底上且分别沿着第二方向延伸，其中各所述位线和所述字线交叉，且各所述位线包含导电层；
多个间隙壁，设置在所述位线的两侧上，并暴露所述位线的上部侧壁；以及
多个绝缘结构，设置在所述字线之上且各自设置于所述多个位线之间，其中各所述绝缘结构的底面位于所述栅极盖层中，且各所述绝缘结构的最顶面的横截面宽度大于各所述绝缘结构的最底面的横截面宽度；
其中，所述绝缘结构具有阶梯结构，所述阶梯结构覆盖所述间隙壁的顶部和所述位线的上部侧壁。
2.依据权利要求第1项所述之半导体存储装置，其特征在于，所述多个绝缘结构的一些部分构成条状绝缘结构，所述条状绝缘结构沿着第一方向延伸。
3.依据权利要求第1项所述之半导体存储装置，其特征在于，各所述绝缘结构直接接触所述字线的栅极盖层。
4.依据权利要求第1项所述之半导体存储装置，其特征在于，各所述位线包含位线硬掩模(130)，而且各所述绝缘结构直接接触各所述位线硬掩模的侧壁。
5.依据权利要求第1项所述之半导体存储装置，其特征在于，各所述绝缘结构的底面高于所述栅极盖层的底面。
6.依据权利要求第1项所述之半导体存储装置，其特征在于，各所述绝缘结构的底部埋设于所述栅极盖层中，且各所述绝缘结构的底部的横截面宽度从上往下渐减，其中，所述横截面宽度以阶梯状方式从上往下渐减。
7.依据权利要求第1项所述之半导体存储装置，其特征在于，各所述绝缘结构包含堆叠结构，所述堆叠结构包含下层和上层，所述下层是顺向性的层。
8.依据权利要求第1项所述之半导体存储装置，其特征在于，各所述导电层的两侧分别被所述绝缘结构覆盖。
9.依据权利要求第1项所述之半导体存储装置，其特征在于，所述间隙壁设置在各所述绝缘结构和各所述位线之间，其中所述间隙壁的厚度由上往下渐增。
10.依据权利要求第1项所述之半导体存储装置，其特征在于，还包含多个位线接触，各所述位线接触在俯视方向上分离于所述绝缘结构。
11.依据权利要求第1项所述之半导体存储装置，其特征在于，所述多个位线和所述多个绝缘结构沿着所述第一方向交替设置。
12.一种半导体存储装置的形成方法，其特征在于，包含：
提供一衬底；
在所述衬底内形成多个字线，所述多个字线沿着第一方向延伸，各所述字线包含栅极盖层；
在所述衬底上形成多个位线，所述多个位线沿着第二方向延伸，其中各所述位线和所述字线交叉，且各所述位线包含导电层；
在所述多个位线上形成多个盖层遮罩，所述多个盖层遮罩沿着第一方向延伸，其中相邻的所述多个盖层遮罩之间包含间隙；
施行蚀刻工艺，以于所述多个盖层遮罩和所述多个位线之间形成多个绝缘沟渠，其中
各所述绝缘沟渠的底部会暴露出各所述栅极盖层；以及
在各所述绝缘沟渠中形成绝缘结构，所述绝缘结构包含下层和上层，所述下层是顺向性的层，其中，所述下层与所述上层的最底部皆位在所述栅极盖层中；
在形成所述多个盖层遮罩之前，还包含在所述多个位线的侧壁形成间隙壁，而且在形成所述多个绝缘沟渠时，所述间隙壁的上部会被完全去除，其中，所述间隙壁设置在所述位线的两侧上，并暴露所述位线的上部侧壁；所述绝缘结构具有阶梯结构，所述阶梯结构覆盖所述间隙壁的顶部和所述位线的上部侧壁。
13.依据权利要求第12项所述之半导体存储装置的形成方法，其特征在于，所述间隙沿着第一方向延伸且设置于各所述字线的正上方。
14.依据权利要求第12项所述之半导体存储装置的形成方法，其特征在于，各所述绝缘沟渠的最顶面的横截面宽度大于各所述绝缘沟渠的最底面的横截面宽度。
15.依据权利要求第12项所述之半导体存储装置的形成方法，其特征在于，所述多个绝缘结构的一些部分构成条状绝缘结构，所述条状绝缘结构沿着第一方向延伸。
16.依据权利要求第12项所述之半导体存储装置的形成方法，其特征在于，各所述绝缘结构的底面高于所述栅极盖层的底面。
17.依据权利要求第12项所述之半导体存储装置的形成方法，其特征在于，且各所述绝缘结构的底部的横截面宽度从上往下渐减。
18.依据权利要求第12项所述之半导体存储装置的形成方法，其特征在于，在形成所述多个盖层遮罩之前，还包含形成多个位线接触，各所述位线接触在俯视方向上分离于各所述绝缘结构。
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