CN218039204U - 半导体装置 - Google Patents

Abstract

本实用新型公开了半导体装置，包括衬底、存储节点焊盘、支撑结构以及电容结构。存储节点焊盘、支撑结构设置在衬底上，支撑结构包括第一支撑层以及第二支撑层。电容结构设置在衬底上，并包括多个电容。各电容依序包括底电极层、电容介电层、以及顶电极层，其中，各底电极层具有向上延伸的两部分，两部分之一分别包括延伸于各存储节点焊盘与第一支撑层之间的第一厚度、以及延伸于第一支撑层与第二支撑层之间的第二厚度，第一厚度大于第二厚度。由此，可改善存储节点的结构可靠性，进而优化半导体装置的功能与效能。

Description

半导体装置

技术领域

本实用新型涉及一种半导体装置，尤其是涉及一种半导体存储装置。

背景技术

随着各种电子产品朝小型化发展的趋势，半导体存储装置的设计也必须符合高积集度及高密度的要求。对于具备凹入式栅极结构的动态随机存取存储器(dynamic randomaccess memory,DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的动态随机存取记忆体。

一般来说，具备凹入式栅极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自于字线(word line,WL)及位线(bit line,BL)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术或结构还待进一步改良以有效提升相关存储装置的效能及可靠度。

发明内容

本实用新型之一目的在于提供一种半导体装置，其内存储节点的底电极层整体的厚度均一，且具有上薄下厚的结构特征，因此，可有效避免底电极层及/或电容介电层产生封口而影响所述存储节点的结构与功能；并且，底电极层均一的厚度可额外避免尖端效应，过度放电而衍生不稳定的表现。由此，所述半导体装置可改善存储节点的结构可靠性，进而优化其功能与效能。

为达上述目的，本实用新型之一实施例提供一种半导体装置，通过薄化上半部的底电极层达到使存储节点开口扩增的效果，以避免于沉积底电极层及/或电容介电层时产生封口而影响所述存储节点的结构与功能。由此，即使在存储单元密度持续提升的前提下，也可形成兼具结构可靠性与装置效能的存储节点。

根据本实用新型一实施例提供的半导体装置，包括衬底、存储节点焊盘、支撑结构、以及电容结构。所述存储节点焊盘、所述支撑结构设置在所述衬底上，所述支撑结构包括由下而上依序设置的第一支撑层以及第二支撑层。所述电容结构设置在所述衬底上，所述电容结构包括多个电容分别接触各所述存储节点焊盘，各所述电容包括由下而上依序堆叠的底电极层、电容介电层、以及顶电极层。其中，各所述底电极层具有两部分，所述两部分之一分别包括延伸于各所述存储节点焊盘与所述第一支撑层之间的第一厚度、以及延伸于所述第一支撑层与所述第二支撑层之间的第二厚度，所述第一厚度大于所述第二厚度。

附图说明

所附图示提供对于本实用新型实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图8绘示本实用新型第一实施例中半导体装置的制作方法的步骤示意图，其中：

图1为本实用新型的半导体装置于形成支撑层结构后的剖面示意图；

图2为本实用新型的半导体装置于形成电极材料层后的剖面示意图；

图3为本实用新型的半导体装置于进行第一蚀刻制作工艺后的剖面示意图；

图4为本实用新型的半导体装置于进行第二蚀刻制作工艺后的剖面示意图；

图5为本实用新型的半导体装置于进行第三蚀刻制作工艺后的剖面示意图；

图6为本实用新型的半导体装置于进行薄化制作工艺后的剖面示意图；

图7为本实用新型的半导体装置于完全移除第一支撑层后的剖面示意图；以及

图8为本实用新型的半导体装置于形成电容结构后的剖面示意图。

图9至图10绘示本实用新型第二实施例中半导体装置的制作方法的步骤示意图，其中：

图9为本实用新型的半导体装置于进行薄化制作工艺后的剖面示意图；以及

图10为本实用新型的半导体装置于形成电容结构后的剖面示意图。

图11绘示本实用新型第三实施例中半导体装置的剖面示意图。

其中，附图标记说明如下：

100、300、500 半导体装置

101 绝缘区

110 衬底

130 介电层

131 氧化物层

133 氮化物层

135 氧化物层

140 间隙壁结构

141 第一间隙壁

143 第二间隙壁

145 第三间隙壁

150 触点

160 位线

160a 位线触点

161 半导体层

163 阻障层

165 导电层

167 盖层

170 介电层

180 存储节点焊盘

190 支撑层结构

191 第一支撑材料层

192 开口

193 第二支撑材料层

195 第三支撑材料层

197 第四支撑材料层

200 电极材料层

210、210a 初始底电极层

211、213 部分

220 掩模图案

230、230a 底电极层

231、233 部分

231a、233a 第一片段

231b、233b 第二片段

231c 第三片段

232 凹部

240 电容介电层

250 顶电极层

260 电容结构

260a 电容

290 支撑结构

291 第一支撑层

293 第二支撑层

330、330a 底电极层

331、333 部分

331a、333a 第一片段

331b、333b 第二片段

340 电容介电层

350 顶电极层

360 电容结构

360a 电容

390 支撑结构

391 第一支撑层

393 第二支撑层

490 支撑结构

491 第一支撑层

T1 厚度

T2 第一厚度

T3 第二厚度

T4 第三厚度

P1 第一蚀刻制作工艺

P2 第二蚀刻制作工艺

P3 第三蚀刻制作工艺

P4 薄化制作工艺

具体实施方式

为使熟习本实用新型所属技术领域的一般技艺者能更进一步了解本实用新型，下文特列举本实用新型的较佳实施例，并配合所附图示，详细说明本实用新型的构成内容及所欲达成的功效。须知悉的是，以下所举实施例可以在不脱离本实用新型的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请参照图1至图9，所绘示者为本实用新型第一实施例中半导体装置100的制作方法的步骤示意图。首先，如图1所示，提供一衬底110，例如是硅衬底、含硅衬底(如SiC,SiGe等)或硅覆绝缘(silicon-on-insulator,SOI)衬底等，衬底110内还形成有至少一绝缘区101，例如是一浅沟渠隔离(shallow trench isolation,STI)，而在衬底100上定义出多个有源区(active area,AA,未绘示)。在一实施例中，绝缘区101的形成例如是先利用蚀刻方式而于衬底100中形成多个沟渠(未绘示)，再于所述沟渠中填入一绝缘材料(如氧化硅或氮氧化硅等)，但并不以此为限。

此外，衬底110内还可形成多个埋藏式栅极(未绘示)，所述埋藏式栅极例如是相互平行地沿着一方向(如x方向，未绘示)延伸并横跨所述有源区，以作为半导体装置100的埋藏式字线(buried word line,BWL,未绘示)。衬底110上方则可形成多个位线160以及多个触点150，其是分别延伸于垂直所述方向的另一方向(如y方向，未绘示)上，并且相互交替地排列。虽然本实施例的附图中并未具体绘出所述有源区、所述埋藏式栅极以及位线160的整体延伸方向，但本领域者应可轻易理解若由一俯视图来看，位线160应垂直于所述埋藏式栅极，并同时横跨所述有源区与所述埋藏式栅极。

细部来说，各位线160是相互分隔地形成在衬底110上并包含依序堆叠的半导体层(例如包含多晶硅)161、阻障层163(例如包含钛及/或氮化钛)、导电层165(例如包含钨、铝或铜等低阻质的金属)、以及盖层167(例如包含氧化硅、氮化硅或氮氧化硅等)，但不以此为限。需注意的是，原则上所有的位线160皆是彼此平行地形成在衬底110上方的介电层130上，其中，介电层130优选地具有一复合层结构，例如是包含氧化物层131-氮化物层133-氧化物层135(oxide-nitride-oxide,ONO)结构，但不以此为限。此外，每一条位线160均延伸并横跨过多个有源区101，其中，跨过各有源区101的位线160则是借由其下方相对应形成的位线触点(bit line contact,BLC)160a，而可进一步伸入各有源区101内。另需注意的是，位线触点160a系与位线160的半导体层161一体成形，并直接接触下方的衬底110(各有源区101)。另一方面，各触点150同样是相互分隔地形成在衬底110上，并且进一步伸入各有源区101内，如此，各触点150可做为半导体装置300的存储节点插塞(storage node contact,SNC)，而直接接触下方的衬底110(包括所述有源区以及绝缘区101)。在一实施例中，触点150例如包括铝(aluminum,Al)、钛(titanium,Ti)、铜(copper,Cu)或钨(tungsten,W)等低阻值的金属材质，并且，各触点150与各位线160之间系通过间隙壁结构140相互绝缘。在一实施例中，间隙壁结构140可选择性地具有单层结构或是如图1所示的复合层结构，其例如包括依序堆叠于各位线160侧壁上的第一间隙壁141(例如包含氮化硅)、第二间隙壁143(例如包含氧化硅)以及第三间隙壁145(例如包含氮化硅)，但不以此为限。

请再参照图1所示，衬底110上的介电层170内还形成多个存储节点焊盘(storagenode pad,SN pad)180，位于触点150以及位线160的上方并分别对位于各触点150。在一实施例中，存储节点焊盘180同样包含铝、钛、铜或钨等低阻值金属材质，例如是不同于触点150的金属材质，但不以此为限。在另一实施例中，所述存储节点焊盘还可选择与触点150一体成形而可包含相同的材质。后续，则可在存储节点焊盘180上方继续形成电容结构260，以直接接触并电连接下方的存储节点焊盘180。在一实施例中，电容结构260的制作工艺包括但不限于以下步骤。首先，于衬底110上方的介电层170上形成支撑层结构190，其例如包括交替堆叠的至少一个氧化物层与至少一个氮化物层。在本实施例中，支撑层结构190例如包括由下而上依序堆叠的第一支撑材料层191(例如包括氧化硅)、第二支撑材料层193(例如包括氮化硅或碳氮化硅)、第三支撑材料层195(例如包括氧化硅)以及第四支撑材料层197(例如包括氮化硅或碳氮化硅等，但不以此为限。优选地，所述氧化物层(例如包括第一支撑材料层191以及第三支撑材料层195)可具有相对较大的厚度，例如是约为所述氮化物层(第二支撑材料层193或第四支撑材料层197)的厚度的5倍至10倍以上，并且，设置位置远离衬底110的所述氮化物层的厚度优选地大于设置位置邻近衬底的所述氮化物层的厚度，如图1所示，但不以此为限。由此，可使得支撑层结构190整体的厚度约达到1600埃(angstroms)至2000埃左右，但不以此为限。本领域者应可理解前述氧化物层(如第一支撑材料层191或第三支撑材料层195)以及前述氮化物层的具体堆叠数量(如第二支撑材料层193或第四支撑材料层197)不以前述数量为限，而可依据实际需求而调整，例如为3层、4层或其他数量等。然后，于支撑层结构190内形成多个开口192，依序贯穿第四支撑材料层197、第三支撑材料层195、第二支撑材料层193以及第一支撑材料层191，并对位于下方的各存储节点焊盘180。如此，各个存储节点焊盘180的顶面可分别自各所述开口192暴露，如图1所示。

接着，如图2所示，于衬底110上进行沉积制作工艺，形成电极材料层200。细部来说，电极材料层200例如是共型地形成在支撑层结构190上，依序覆盖于第四支撑材料层197的顶面、各开口192的表面以及各存储节点焊盘180的顶面，其中，电极材料层200例如包括铝、钛、铜或钨等低阻值的金属材质，但不以此为限。

然后，如图3所示，进行第一蚀刻制作工艺P1，例如系干式蚀刻制作工艺，移除覆盖于第四支撑材料层197顶面的电极材料层200，形成多个初始底电极层210。其中，各初始底电极层210分别形成于各开口192内，均匀地覆盖于各存储节点焊盘180的顶面以及各开口192的表面，而可具有整体均一的厚度T1。此外，各初始底电极层210系同时覆盖于各开口192的两相对侧壁上，因而可在垂直衬底110的方向上具有高度相同的两部分211。如此，各初始底电极层210可具有左右对称的结构，例如是如图3所示的U型结构，但不以此为限。

如图4所示，于支撑层结构190上形成多个掩模图案220，覆盖部分的第四支撑材料层197以及部分的开口192，并通过掩模图案220进行第二蚀刻制作工艺P2，例如系另一干式蚀刻制作工艺。细部来说，各掩模图案220系以同时盖住任一开口192及其两侧的支撑层结构190，并暴露出所述任一开口192左、右两侧邻近的两个开口192的方式依序形成于支撑层结构190上，以覆盖所述部分的第四支撑材料层197以及部分的开口192，并暴露出另一部分的第四支撑材料层197以及另一部分的开口192。如此，通过掩模图案220进行第二蚀刻制作工艺P2，可移除自掩模图案220暴露出的所述另一部分的第四支撑材料层197、其两侧的部分211、及其下方的第三支撑材料层195，使得位在未被掩模图案220覆盖的各所述另一部分的开口192中的初始底电极层210a可具有高度相对较短的部分213(其高度例如是低于第四支撑材料层197的顶面)以及高度相对较长的部分211，而整体呈现不对称的U型结构，而被掩模图案220覆盖的各所述部分的开口192中的初始底电极层210则具有两高度相对较长且彼此等高的部分211，故仍具有左右对称的U型结构，如图4所示。然后，完全移除掩模图案220。

如图5所示，进行第三蚀刻制作工艺P3，例如系等向湿式蚀刻制作工艺，以完全移除支撑层结构190的第三支撑材料层195。细部来说，所述等向湿式蚀刻制作工艺系通入氢氧化四甲铵(tetramethylammonium hydroxide,TMAH)等蚀刻剂，由移除所述另一部分的第四支撑材料层197及其下方的第三支撑材料层195后所产生的空间继续往两侧移除剩余的第三支撑材料层195，但不以前述蚀刻剂为限。如此，部分的初始底电极层210a的部分213于上半部的两相对侧壁可被完全暴露，部分的初始底电极层210a的部分211于上半部的单边侧壁则因部分连接于第四支撑材料层197而仅能被部分暴露，如图5所示。另一方面，另一部分的初始底电极层210的部分211于上半部的两相对侧壁同样因部分连接于第四支撑材料层197而皆仅能被部分暴露。须说明的是，在本实施例中系将部分的初始底电极层210a以及另一部分的初始底电极层210的两部分211、213中高于第二支撑材料层193顶面的部分、或是介于第四支撑材料层197与第二支撑材料层193之间的部分定义为所述上半部；而部分的初始底电极层210a以及另一部分的初始底电极层210的两部分211、213中低于第二支撑材料层193顶面的部分、或是介于第二支撑材料层193以及衬底110之间的部分则定义为所述下半部，但不以此为限。此外，部分的初始底电极层210a以及另一部分的初始底电极层210的部分211于所述下半部的两相对侧壁中，皆仅暴露单边侧壁，另一侧侧壁则被第二支撑材料层193、第一支撑材料层191覆盖，如图5所示。

在移除剩余的第三支撑材料层195之后，接着，如图6所示，进行薄化制作工艺P4，例如系另一等向湿式蚀刻制作工艺，以自部分的初始底电极层210a以及另一部分的初始底电极层210的部分211、213所暴露出的所述侧壁进行部分移除。也就是说，所述另一等向湿式蚀刻制作工艺的蚀刻剂系部分蚀刻部分的初始底电极层210a、另一部分的初始底电极层210的部分211、213于所述上半部的两相对侧壁以及于所述下半部的单边侧壁，以及初始底电极层210a、另一部分的初始底电极层210覆盖于各存储节点焊盘180的水平部分，以形成薄化的底电极层230、230a，如图6所示。换言之，部分231、233会因两侧的侧壁有无接触支撑层结构190的堆叠层而导致有无暴露于所述蚀刻剂而有不同厚度。

细部来说，薄化后部分的底电极层230a仍具有高度不同的两部分231、233，其中，部分231与部分233的所述下半部皆因仅单边接触到所述蚀刻剂，而自原先的厚度T1薄化为第一厚度T2，分别形成整体厚度均一的第一片段231a、233a；而部分231与部分233的所述上半部则因双边皆接触到所述蚀刻剂，而可被进一步薄化为第二厚度T3，分别形成整体厚度均一的第二片段231b、233b，第二片段231b、233b的第二厚度T3系小于第一片段231a、233a的第一厚度T2。另一方面，薄化后另一部分的底电极层230仍具有高度相同的两部分231，其中，部分231的所述下半部同样因仅单边接触到所述蚀刻剂，而被薄化为第一厚度T2，形成整体厚度均一的第一片段231a；而部分231的所述上半部则同样系双边接触所述蚀刻剂，而被进一步薄化为第二厚度T3，形成整体厚度均一的第二片段231b。需注意的是，由于部分231与部分233的所述上半部与所述下半部被薄化程度的差异，部分231与部分233的所述上半部上还形成有凹部232，其在平行于衬底110表面的水平方向上具有整体均一的厚度，如图6所示。其中，凹部233的底面以及顶面分别切齐第二支撑材料层193的顶面以及第四支撑材料层197的底面。此外，另需注意的是，因部分231的所述上半部部分连接于第四支撑材料层197而受到第四支撑材料层197的遮蔽，如此，所述上半部连接于第四支撑材料层197的部分同样仅单边接触到所述蚀刻剂，而可具有第三厚度T4，因而形成整体厚度均一的第三片段231c。其中，第三厚度T4相同于第一厚度T2，但不以此为限，在其他实施利中，也可选择使第三厚度T4大于第一厚度T2。换言之，部分231系由依序堆叠的第一片段231a(第一厚度T2，自各存储节点焊盘180的顶面延伸到第二支撑材料层193的顶面)、第二片段231b(第二厚度T3，自各第二支撑材料层193的顶面延伸到第四支撑材料层197的底面)以及第三片段231c(第三厚度T4，自各第四支撑材料层197的底面延伸到顶面)组成，而部分233则系由依序堆叠的第一片段233a(第一厚度T2，自各存储节点焊盘180的顶面延伸到第二支撑材料层193的顶面)、以及第二片段233b(第二厚度T3，自各第二支撑材料层193的顶面延伸到超过第四支撑材料层197的底面)组成，使得部分231可整体具有相对较大的高度，其凹部232位在第三部231c以及第一片段231a之间，而部分233则整体具有相对较小的高度，其凹部232则位在第二片段231b上，如图6所示。如此，底电极层230a因具有高度不同、厚度不同的两部分231、233，而整体呈现不对称的U型结构；而底电极层230则因具有高度相同的两部分231，而整体呈现对称的U型结构。

而后，如图7所示，依序进行至少两次蚀刻制作工艺，例如包括干式蚀刻制作工艺以及等向湿式蚀刻制作工艺，先移除所述另一部分的第四支撑材料层197下方的第二支撑材料层193以及第一支撑材料层191，再通入氢氧化四甲铵等蚀刻剂，由移除第二支撑材料层193以及第一支撑材料层191后所产生的空间继续往两侧移除剩余的第一支撑材料层191，但不以前述蚀刻剂为限。如此，剩余的第二支撑材料层193以及剩余第四支撑材料层197即分别形成由下而上依序设置的第一支撑层291以及第二支撑层293，第一支撑层291以及第二支撑层293至少设置于各底电极层230、230a的一侧，以共同成为电容结构260的支撑结构290。优选地，位置远离衬底110的第二支撑层293的厚度可大于设置位置邻近衬底110的第一支撑层291的厚度，如图7所示，但不以此为限。

后续，如图8所示，于各底电极层230、230a上依序形成电容介电层240以及顶电极层250，电容介电层240系共型地覆盖于底电极层230、230a以及第一支撑层291上，而顶电极层250则填满各开口192的剩余空间并进一步覆盖于第二支撑层293上。其中，部分的电容介电层240以及部分的顶电极层250还可进一步填充于第二支撑层293与第一支撑层291之间，并且填充于第一支撑层291以及介电层170之间。在一实施例中，电容介电层240例如包括一高介电常数介电材质，其系选自由氧化铪(HfO₂)、氧化铪硅(HfSiO₄)、铪氧氮化硅(HfSiON)、氧化锌(ZrO₂)、氧化钛(TiO₂)以及氧化锆-氧化铝-氧化锆(ZAZ)组成的群组，优选地包括氧化锆-氧化铝-氧化锆；顶电极层250则例如包括铝、钛、铜或钨等低阻值金属材质，优选地包括钛，但不以此为限。

如此，即完成电容结构260的制作工艺。电容结构260包括依序堆叠的底电极层230、230a、电容介电层240以及顶电极层250，而可构成垂直延伸的多个电容260a，以作为半导体装置100的存储节点(storage node,SN)，所述存储节点可通过存储节点焊盘180以及存储节点插塞(即触点150)而与半导体装置100的晶体管组件(未绘示)电性连接，使得电容结构260与衬底110上设置的所述存储节点插塞之间可具有良好的接触关系。借此，本实施例的半导体装置100即可形成一动态随机存取存储器(dynamic random access memory,DRAM)装置，系由至少一所述晶体管组件以及至少一电容260a构成动态随机存取存储器阵列中的最小组成单元(memory cell)，以接收来自于位线160及所述埋藏式字线的电压信息。

根据本实施例的制作方法，本实用新型第一实施例中的半导体装置100系先利用蚀刻制作工艺P2(如图4所示)移除特定位置的第四支撑材料层197、位于其两侧的初始底电极层210及位于其下方的第三支撑材料层195，再于完全移除第三支撑材料层195后，额外地进行薄化制作工艺P4(如图6所示)，如此，所有的底电极层230、230a皆可被薄化。需特别说明的是，所有的底电极层230、230a的下半部仅受到单边薄化，而形成具有第一厚度的第一片段231a、233a，而底电极层230、230a的上半部则至少部分受到双边薄化，而形成具有第二厚度T3的第二片段231b、233b，因此，各底电极层230、230a可分别呈现上薄下厚的结构，进而达到扩增各开口192顶部的口径的效果。此外，在本实施例中，部分的底电极层230a的部分231系由位于第一支撑层291以及衬底110之间的第一片段231a(第一厚度T2，延伸于各存储节点焊盘180与第一支撑层291之间)、位于第二支撑层293以及第一支撑层291之间的第二片段231b(第二厚度T3，延伸于第一支撑层291与第二支撑层293之间)以及位于第二支撑层293侧壁的第三片段231c(第三厚度T4，延伸于第二支撑层293的底面与顶面之间)依序堆叠组成，而部分233则系由位于第一支撑层291以及衬底110之间的第一片段233a(第一厚度T2)、以及位于第一支撑层291及第二支撑层293之间的第二片段233b(第二厚度T3)依序堆叠组成。如此，部分的底电极层230a因具有高度不同、厚度不同的两部分231、233，而整体呈现不对称的U型结构；而另一部分的底电极层230则因具有高度相同的两部分231，而整体呈现对称的U型结构，但不以此为限。在此操作下，即使半导体装置100中存储单元的密度持续提升，也可避免在沉积底电极层230、230a时因各开口192顶部的所述口径过于狭窄而衍生两部分231、233合并甚至封闭开口192等问题，也可一并避免后续在沉积电容介电层时发生类似问题。此外，薄化后的底电极层230、230a的各个部位均具有均一的厚度，还可避免尖端效应，防止过度放电而衍生不稳定的表现。由此，本实用新型第一实施例中的半导体装置100的制作方法可有效地改善存储节点的结构可靠性，进而优化其功能与效能。

此外，本领域者应可轻易了解，为能满足实际产品需求的前提下，本实用新型形成半导体装置也可能有其它态样，而不限于前述。举例来说，在另一实施例中，也可选择省略第一蚀刻制作工艺P1，而在后续进行的蚀刻制作工艺(如图4所示的第二蚀刻制作工艺P2或图5所示的第三蚀刻制作工艺P3)中一并移除覆盖于第四支撑材料层197顶面的电极材料层200。下文将进一步针对本实用新型中半导体装置的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本实用新型的各实施例中相同的组件系以相同的标号进行标示，以利于各实施例间互相对照。

请参照图9至图10所示，其绘示本实用新型第二实施例中半导体装置300的制作方法的步骤示意图。本实施例中半导体装置300前端的形成步骤大体上与前述第一实施例中的半导体装置100前端的形成步骤相同，如图1至图4所示，于此不再赘述。本实施例与前述第一实施例的主要差异在于，于形成图4所示的半导体结构后，即移除所述另一部分的第四支撑材料层197、其两侧的部分211、及其下方的第三支撑材料层195之后，但在移除剩余的第三支撑材料层195之前，进行薄化制作工艺P4。

细部来说，如图9所示，本实施例系于第二蚀刻制作工艺P2进行并完全移除掩模图案220后，即对部分的初始底电极层210a以及另一部分的初始底电极层210的部分211、213所暴露出的所述侧壁进行薄化制作工艺P4。需注意的是，于第二蚀刻制作工艺P2进行后，部分的初始底电极层210a以及另一部分的初始底电极层210的两部分211、213于所述下半部的两相对侧壁中，仅单边侧壁被完全暴露，另一侧侧壁则被第一支撑材料层191、第二支撑材料层193覆盖，换言之，部分的初始底电极层210a的部分213于所述上半部的两相对侧壁可被完全暴露，而部分的初始底电极层210a的部分211于所述上半部的两相对侧壁中，仅单边侧壁被完全暴露，另一侧侧壁则被第三支撑材料层195覆盖(可参考前述第一实施例的图4所示)。如此，本实施例的薄化制作工艺P4，例如是等向湿式蚀刻制作工艺，系部分蚀刻部分的初始底电极层210a的部分213于所述上半部的两相对侧壁、另一部分的初始底电极层210的部分211于所述上半部的单边侧壁、部分的初始底电极层210a、另一部分的初始底电极层210的部分211、213于所述下半部的单边侧壁，以及初始底电极层210a、另一部分的初始底电极层210覆盖于各存储节点焊盘180的水平部分，以形成薄化的底电极层330、330a，如图9所示。

如图9所示，薄化后部分的底电极层330a仍具有高度不同、厚度不同的两部分331、333，而整体呈现不对称的U型结构。其中，部分331与部分333的第一片段331a、333a皆仅单边接触到所述蚀刻剂，使其自原先的厚度T1薄化为第一厚度T2，而部分331的第二片段331b同样仅单边接触到所述蚀刻剂，而具有相同于第一片段331a、333a的第一厚度T2。另一方面，部分333的第二片段333b则因双边皆接触到所述蚀刻剂，而可被进一步薄化为第二厚度T3，第二厚度T3系小于第一厚度T2。此外，薄化后另一部分的底电极层330仍具有高度相同的两部分331，而整体呈现对称的U型结构，其中，部分331的第一部331a与第二片段331b同样仅单边接触到所述蚀刻剂，而被薄化为第一厚度T2。由此，部分331上即不会形成前述第一实施例中的凹部232，使其厚度可具一致性；而部分333上仍形成凹部332，位在第二片段333b上，如图9所示。而后，依序进行至少两次蚀刻制作工艺，例如包括干式蚀刻制作工艺以及等向湿式蚀刻制作工艺，先移除所述另一部分的第四支撑材料层197下方的第二支撑材料层193以及第一支撑材料层191，再通入氢氧化四甲铵等蚀刻剂，由移除第二支撑材料层193以及第一支撑材料层191后所产生的空间继续往两侧移除剩余的第三支撑材料层195以及剩余的第一支撑材料层191，但不以前述蚀刻剂为限。

如此，剩余的第二支撑材料层193以及剩余第四支撑材料层197即分别形成由下而上依序设置的第一支撑层391以及第二支撑层393，第一支撑层391以及第二支撑层393仅设置于各底电极层330、330a的一侧，以共同成为电容结构360的支撑结构390。优选地，位置远离衬底110的第二支撑层393的厚度可大于设置位置邻近衬底的第一支撑层391的厚度，如图10所示，但不以此为限。

后续，再如图10所示，于各底电极层330、330a上依序形成电容介电层340以及顶电极层350，电容介电层340系共型地覆盖于底电极层330、330a以及第一支撑层391上，而顶电极层350则填满各开口192的剩余空间并进一步覆盖于剩余的第二支撑层393上。其中，部分的电容介电层340以及部分的顶电极层350还可进一步填充于第二支撑层393与第一支撑层391之间，并且填充于第一支撑层391以及介电层170之间。在一实施例中，电容介电层340及/或顶电极层350的材质选择例如与前述第一实施例的电容介电层240及/或顶电极层250的材质选择相同，于此不再赘述。

如此，即完成电容结构360的制作工艺。电容结构360包括依序堆叠的底电极层330、330a、电容介电层340以及顶电极层350，而可构成垂直延伸的多个电容360a，以作为半导体装置300的存储节点，其可通过存储节点焊盘180以及存储节点插塞(即触点150)而与半导体装置300的晶体管组件(未绘示)电性连接，使得电容结构360与衬底110上设置的所述存储节点插塞之间可具有良好的接触关系。借此，本实施例的半导体装置300同样可形成一动态随机存取存储器装置。

根据本实施例的制作方法，本实用新型第二实施例中的半导体装置300系于蚀刻制作工艺P2后随即进行薄化制作工艺P4(如图9所示)，薄化所有的底电极层330、330a。在本实施例中，所有的底电极层330、330a的下半部仅受到单边薄化，而形成第一厚度T2相对较大的第一片段331a、333a，而在部分的底电极层330a中，部分331的上半部同样仅受到单边薄化而形成第一厚度T2相对较大的第二片段331b，部分333的上半部则受到双边薄化，而形成第二厚度T3相对较小的第二片段333b，因此，部分的底电极层330a的其中一个部分333可呈现上薄下厚的结构，进而达到扩增各开口192顶部的口径以利后续沉积制作工艺进行的效果，对于提高集成度可产生重大效益。此外，当部分的底电极层330a具有不对称的U型结构能更有效地扩增各开口192顶部的口径。需特别说明的是，本实施例的薄化制作工艺P4进行时，仍有剩余的第三支撑材料层195覆盖于部分331的第二片段331b，于此，部分331的第一片段331a与第二片段331b将同样仅单边接触到所述蚀刻剂，具有整体一致的第一厚度T2而不会形成前述第一实施例中的凹部232。在此操作下，本实施例的半导体装置300同样可在存储单元的密度持续提升的前提下，避免在沉积底电极层330、330a时因各开口192顶部的所述口径过于狭窄而衍生两部分331、333合并甚至封闭开口192等问题，同时，仅部分的底电极层330a具有不对称的U型结构可进一步避免影响整体的电容值与结构稳定性。由此，本实用新型第二实施例中的半导体装置300的制作方法同样可有效地改善存储节点的结构可靠性，进而优化其功能与效能。

请参照11所示，其绘示本实用新型第三实施例中半导体装置500的剖面示意图。本实施例中半导体装置500的结构大体上与前述第一实施例中的半导体装置100的结构相同，如图8所示，于此不再赘述。本实施例与前述第一实施例的主要差异在于，设置位置邻近衬底110的第一支撑层491的厚度也可不小于位置远离衬底110的第二支撑层293的厚度。

细部来说，本实施例的支撑结构490包括由下而上依序设置的第一支撑层491以及第二支撑层293系设置于各底电极层230、230a的至少一侧，以共同支撑电容结构260。其中，第一支撑层491的厚度例如是等同于第二支撑层293的厚度，如此，部分231的第一片段231a(具第一厚度T2)则可进一步自各存储节点焊盘180的顶面而延伸至超过第一支撑层491的底面，如图11所示，但不以此为限。

整体来说，本实用新型系于至少部分移除支撑层结构于上半部的氧化物层的阶段进行底电极层的薄化制作工艺，以将部分的底电极层中至少一侧的部分的上半部薄化为相对较小的厚度。如此，所述部分的底电极层即可呈现上薄下厚的结构，进而达到扩增电容开口的效果。在此操作下，本实用新型可在存储单元的密度持续提升、制作工艺复杂度逐步提升的前提下，有效地改善存储节点的结构可靠性，并优化半导体装置的功能与效能。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (11)

1.一种半导体存储装置，其特征在于包括：

衬底；

多个存储节点焊盘，设置在所述衬底上；

支撑结构，设置在所述衬底上，所述支撑结构包括由下而上依序设置的第一支撑层以及第二支撑层；以及

电容结构，设置在所述衬底上，所述电容结构包括多个电容分别接触各所述存储节点焊盘，各所述电容包括由下而上依序堆叠的底电极层、电容介电层、以及顶电极层，其中，各所述底电极层具有向上延伸的两部分，所述两部分之一分别包括延伸于各所述存储节点焊盘与所述第一支撑层之间的第一厚度、以及延伸于所述第一支撑层与所述第二支撑层之间的第二厚度，所述第一厚度大于所述第二厚度。

2.根据权利要求1所述的半导体存储装置，其特征在于，所述第二厚度延伸至切齐所述第二支撑层的底面。

3.根据权利要求2所述的半导体存储装置，其特征在于，所述两部分之所述一还包括延伸于所述第二支撑层的所述底面与顶面之间的第三厚度。

4.根据权利要求3所述的半导体存储装置，其特征在于，所述第三厚度相同于所述第一厚度。

5.根据权利要求3所述的半导体存储装置，其特征在于，所述第三厚度大于所述第一厚度。

6.根据权利要求3所述的半导体存储装置，其特征在于，所述两部分在垂直于所述衬底的方向上具有不同的高度。

7.根据权利要求1所述的半导体存储装置，其特征在于，所述第二厚度延伸至超过所述第二支撑层的底面。

8.根据权利要求1所述的半导体存储装置，其特征在于，所述第一厚度延伸至所述第一支撑层的顶面。

9.根据权利要求1所述的半导体存储装置，其特征在于，所述第一厚度延伸至超过所述第一支撑层的底面。

10.根据权利要求1所述的半导体存储装置，其特征在于，所述两部分互不对称。

11.根据权利要求1所述的半导体存储装置，其特征在于，所述两部分互相对称。

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