CN216435901U - 半导体存储装置 - Google Patents

Abstract

本实用新型公开了半导体存储装置，其包括衬底、多条位线、多个插塞以及间隙壁结构。位线相互分隔地设置于衬底上。插塞设置于衬底上并与位线相互交替地设置。间隙壁结构设置于衬底上并位于位线以及插塞之间，其中，间隙壁结构包括第一空隙层、第一间隙壁以及第二空隙层，第一空隙层、第一间隙壁以及第二空隙层依序堆叠于位线的侧壁与插塞之间。藉此，可在位线以及存储节点插塞之间形成两层空隙层，以有效地改善电阻与电容间延迟的状况。

Description

半导体存储装置

技术领域

本实用新型系关于一种半导体存储装置，特别是一种具备空隙层的半导体存储装置。

背景技术

随着各种电子产品朝小型化发展之趋势，半导体存储装置的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic randomaccess memory，DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。

一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自于字线(word line，WL)及位线(bit line，BL)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储装置的效能及可靠度。

实用新型内容

本实用新型之一目的在于提供一种半导体存储装置，系于位线以及存储节点插塞之间形成两层空隙层，进而有效地改善电阻与电容间延迟的状况。

本实用新型之一目的在于提供一种半导体存储装置的形成方法，系利用存储节点焊盘作为掩模移除形成在位线与存储节点插塞之间的材料层，以在位线与存储节点插塞之间形成两层空隙层。由此，本实用新型可在制作工艺简化的前提下，有效地在各位线与各存储节点插塞之间形成双层的空隙层，改善电阻与电容间延迟的状况。

为达上述目的，本实用新型之一实施例提供一种半导体存储装置，包括衬底、多条位线、多个插塞以及间隙壁结构。所述位线相互分隔地设置于所述衬底上。所述插塞设置于所述衬底上并与所述位线相互交替地设置。所述间隙壁结构设置于所述衬底上并位于所述位线以及所述插塞之间，其中，所述间隙壁结构包括第一空隙层、第一间隙壁以及第二空隙层，所述第一空隙层、所述第一间隙壁以及所述第二空隙层依序堆叠于所述位线的侧壁与插塞之间。

为达上述目的，本实用新型之一实施例提供一种半导体装置的形成方法，其包含以下步骤。提供衬底；并于所述衬底上形成多条位线，所述位线相互分隔地设置。于所述衬底上形成多个插塞，所述位线与所述插塞相互交替地设置。于所述衬底上形成间隙壁结构，位于所述位线以及所述插塞之间，其中，所述间隙壁结构包括第一空隙层、第一间隙壁以及第二空隙层，所述第一空隙层、所述第一间隙壁以及所述第二空隙层依序堆叠于所述位线的侧壁上。

附图说明

图1至图7为本实用新型第一实施例中半导体装置的形成方法的步骤示意图，其中：

图1为一半导体存储装置于形成位线以及插塞后的上视示意图；

图2为图1沿着切线A-A’的剖面示意图；

图3为一半导体存储装置于形成存储节点焊盘后的剖面示意图；

图4为一半导体存储装置于进行蚀刻制作工艺后的剖面示意图；

图5为一半导体存储装置于形成绝缘层后的剖面示意图；

图6为一半导体存储装置于形成绝缘层后的另一剖面示意图；

图7为一半导体存储装置于形成堆叠结构后的剖面示意图；

图8为一半导体存储装置于形成底电极层后的剖面示意图；以及

图9为一半导体存储装置于形成顶电极层后的剖面示意图。

图10为本实用新型另一实施例中半导体存储装置的剖面示意图。

图11至图12为本实用新型第二实施例中半导体存储装置的形成方法的步骤示意图，其中：

图11为一半导体存储装置于形成位线以及插塞后的剖面示意图；以及

图12为一半导体存储装置于形成绝缘层后的剖面示意图。

图13至图14为本实用新型第三实施例中半导体存储装置的形成方法的步骤示意图，其中：

图13为一半导体存储装置于形成位线以及插塞后的剖面示意图；以及

图14为一半导体存储装置于形成绝缘层后的剖面示意图。

图15为本实用新型第四实施例中半导体存储装置的剖面示意图。

其中，附图标记说明如下：

100、200、300、400、500 半导体存储装置

101 绝缘区

103 有源区

110 衬底

110a 顶面

130 介电层

131 氧化物层

133 氮化物层

135 氧化物层

140 字线

160、260、460、560 位线

160a 位线触点

161 半导体层

163 阻障层

165 金属层

167 盖层

170、270、370 间隙壁结构

171 第一材料层

171a 空腔

171b 第一空隙层

173 第一间隙壁

175 第二材料层

175a 空腔

175b 第二空隙层

180 插塞

181 存储节点焊盘

183 图案化掩模

185 绝缘层

185a 空腔

185b 空腔

190 支撑层结构

191 第一支撑层

192 开口

193 第二支撑层

195 第三支撑层

197 第四支撑层

210 电容结构

210a 电容

211 底电极层

213 电容介电层

213a 空腔

215 顶电极层

271a 第二间隙壁

271b 第二空隙层

371 第二间隙壁

373 第一材料层

373a 第一空隙层

375 第一间隙壁

377 第二材料层

377a 第二空隙层

469 保护层

b1、b2 最底面

D1 方向

h1、h2 高度

t1、t2、t3 宽度

P1 蚀刻制作工艺

w1、w2 宽度

具体实施方式

为使熟悉本实用新型所属技术领域的一般技术者能更进一步了解本实用新型，下文特列举本实用新型的数个优选实施例，并配合所附的附图，详细说明本实用新型的构成内容及所欲达成的功效。熟习本实用新型所属领域的技术人员能在不脱离本实用新型的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请参照图1至图9，所绘示者为本实用新型第一实施例中半导体存储装置100之形成方法的步骤示意图，其中图1为形成阶段中半导体存储装置100的上视示意图，图2至图9则为形成阶段中半导体存储装置100的剖面示意图。本实施例的半导体存储装置100例如是一动态随机存取存储器(dynamic random access memory，DRAM)装置，其包含有至少一晶体管组件(未绘示)以及至少一电容器组件(未绘示)，以作为动态随机存取存储器阵列中的最小组成单元(memory cell)并接收来自于位线160及字线140的电压信息。

半导体存储装置100包含一衬底110，例如是一硅衬底、含硅衬底(如SiC、SiGe等)或硅覆绝缘(silicon-on-insulator，SOI)衬底等，衬底110内还形成有至少一绝缘区101，例如是一浅沟渠隔离(shallow trench isolation，STI)，而在衬底110上定义出多个有源区(active area，AA)103。在本实施例中，有源区103例如是相互平行地沿着同一方向D1延伸，其中，方向D1例如是相交且不垂直于y方向或x方向，如图1所示，但不以此为限。绝缘区101的形成例如是先利用蚀刻方式而于衬底110中形成多个沟渠(未绘示)，再于所述沟渠中填入一绝缘材料(如氧化硅或氮氧化硅等)，但并不以此为限。

衬底110内还可形成有多个埋藏式闸极(未绘示)，所述埋藏式闸极例如是相互平行地沿着y方向延伸并横跨主动区103，进而形成半导体存储装置100的埋藏式字线(buriedword line，BWL)140。而衬底110上则形成有多条位线160，例如是相互平行地沿着垂直于埋藏式字线140的x方向延伸，以同时与有源区103以及位在衬底110内的埋藏式字线140交错。位线160是分别形成在衬底110的介电层130上，且各位线160例如包含依序堆叠的半导体层161、阻障层163、金属层165以及盖层167。部分位线160的下方则进一步深入衬底110内，形成位线触点(bit line contact，BLC)160a。在本实施例中，位线触点160a例如是与各位线160的半导体层161一体成形，并直接接触衬底110，如图2所示。另一方面，在一实施例中，介电层130优选地具有复合层结构，例如包含氧化物层131-氮化物层133-氧化物层135(oxide-nitride-oxide，ONO)结构，但不以此为限。

再如图2所示，各位线160的侧壁上还依序形成有第一材料层171、第一间隙壁173以及第二材料层175。在一实施例中，第一材料层171、第一间隙壁173以及第二材料层175分别是透过不同的沉积与蚀刻制作工艺而形成，使得第一材料层171、第一间隙壁173以及第二材料层175皆可呈现长条状并分别包括不同的绝缘材料。举例来说，可先进行第一材料层171的制作工艺，在位线160与衬底110上整体性地沉积氮化硅材料层、碳氮化硅材料层(silicon carbonitride，未绘示)或其他低介电常数的介电材质层(如包含SiBCN或SiOCN等)，覆盖各位线160的顶面、侧壁以及介电层130的顶面，再进行一回蚀刻制作工艺，部分移除所述氮化硅材料层或所述碳氮化硅材料层而形成第一材料层171(包含氮化硅或碳氮化硅材质)；然后，再进行第一间隙壁173的制作工艺，整体性地沉积氧化硅材料层(siliconoxide，未绘示)覆盖各位线160的顶面、间隙壁171、以及衬底110的顶面110a，并进行另一回蚀刻制作工艺，部分移除所述氧化硅材料层而形成第一间隙壁173(包含氧化硅材质)；然后，再进行第二材料层175的制作工艺，在位线160与衬底110上整体性地沉积氮化硅材料层(silicon nitride，未绘示)，覆盖各位线160的顶面、侧壁以及介电层130的顶面，并进行再一回蚀刻制作工艺，部分移除所述氮化硅材料层而形成第二材料层175(包含氮化硅材质)，但不以此为限。如此，第一材料层171、第一间隙壁173以及第二材料层175可具有相互齐平的顶面，如图2所示。此外，在进行第一材料层171的制作工艺前，还可选择先进行介电层130的图案化制作工艺，使得后续形成的第一材料层171、第一间隙壁173以及第二材料层175可直接形成于衬底110的顶面上。而后，可继续在衬底110上形成多个插塞180，使得在y方向上各插塞180可与各位线160相互交替地设置，如此，插塞180可形成半导体存储装置100的存储节点插塞(storage node contact，SNC)，并直接接触下方的衬底110(即有源区103)及/或绝缘区101，如图2所示。在一实施例中，插塞180例如包括铝(aluminum，Al)、钛(titanium，Ti)、铜(copper，Cu)或钨(tungsten，W)等低阻值的金属材质，但不以此为限。在此设置下，第一材料层171、第一间隙壁173以及第二材料层175则可依序堆叠于插塞180与位线160之间，电性隔绝插塞180与各位线160。

接着，如图3所示，于插塞180以及位线160上形成多个存储节点焊盘(storagenode pad，SN pad)181，分别接触下方的所述存储节点插塞(即插塞180)。存储节点焊盘181同样包含铝、钛、铜或钨等低阻值金属材质，例如是不同于插塞180的材质，但不以此为限。在一实施例中，存储节点焊盘181的形成例如是先于插塞180以及位线160上形成一导电材料层(包括铝、钛、铜或钨等低阻值金属材质)，并于所述导电材料层的上方形成多个图案化掩模183，然后，透过图案化掩模183进行一蚀刻制作工艺，图案化所述导电材料层以形成存储节点焊盘181。需注意的是，在本实施例中，各存储节点焊盘181仅部分重叠于下方的各插塞180，而不完全对位于各插塞180，如图3所示，如此，可在维持存储节点焊盘181与插塞180之间良好的电性连接的前提下，尽量提高存储节点焊盘181的制作工艺的空间。优选地，在另一实施例中，所述存储节点焊盘还可选择与插塞180一体成形而可包含相同的材质，如此，即可同时形成所述存储节点焊盘以及插塞180，但不以此为限。

然后，如图4所示，先完全移除图案化掩模183，再利用存储节点焊盘181作为阻挡掩模通入一蚀刻剂进行蚀刻制作工艺P1，以完全移除材质相近的盖层167(包含氮化硅材质)、第一材料层171(包含氮化硅或碳氮化硅材质)以及第二材料层175(包含氮化硅材质)。其中，所述蚀刻剂优选地包括热磷酸，但不以此为限。如此，在蚀刻制作工艺P1进行后，各位线260仅保留剩余的金属层165、阻障层163以及半导体层161，而插塞180以及位线260之间仅保留第一间隙壁173，使得第一间隙壁173与位线260、插塞180之间分别形成空腔171a、175a。

如图5所示，于插塞180以及位线260的上方形成绝缘层185，封闭第一间隙壁173两侧的空腔171a、175a，形成第一空隙层171b以及第二空隙层175b。需注意的是，第一空隙层171b位于第一间隙壁173与位线260之间，而在衬底110上方具有相对较小的高度h1，而第二空隙层175b则位于第一间隙壁173与插塞180之间，在衬底110上方具有相对较大的高度h2，换言之，第一空隙层171b以及第二空隙层175b的最顶面并不等高，如此，第二空隙层175b可直接接触存储节点焊盘181，而第一空隙层171b则不直接接触存储节点焊盘181，如图5所示。另一方面，部分的第一空隙层171b还向下延伸于位线触点160a的两侧，其伸入衬底110内并位在第一间隙壁173的下方，因而具有低于衬底110顶面的最底面b1，使得所述部分的第一空隙层171b的最底面b1系低于第二空隙层175b的最底面b2，两者并不等高，如图5所示。并且，因第一空隙层171b以及第二空隙层175b系由第一材料层171以及第二材料层175移除后的空腔171a、175a分别形成，第一空隙层171b以及第二空隙层175b在y方向上可具有大体上相同的宽度t1，而所述部分(即位于衬底110内的部分)的第一空隙层171b则具有较大的宽度t3(t3＞t1)，并可直接接触衬底110以及第一间隙壁173的最底面。由此，插塞180以及位线260之间依序堆叠的第一空隙层171b、第一间隙壁173以及第二空隙层175b即可构成间隙壁结构170。此外，另需注意的是，绝缘层185系共型地形成在位线260、间隙壁结构170、插塞180以及存储节点焊盘181上方，如此，可部分填入盖层167移除后的剩余空间内，直接接触金属层165的顶面、第一间隙壁173的侧壁以及第二空隙层175b的顶面，并在位线260(金属层165)上方环绕出一半开放式空腔185a，其中，半开放式空腔185a的底面的宽度w1系大于位线260的宽度w2，如图5所示，但不以此为限。在另一实施例中，亦可选择依序实际制作工艺的需求，而使所述绝缘层完全填满盖层167移除后的所述剩余空间(未绘示)，或者，还可使绝缘层185在位线260上方环绕出一封闭式空腔185b，如图6所示。

后续，如图7所示，还可在衬底110上方继续形成电容结构210，以直接接触并电连接下方的存储节点焊盘181。在一实施例中，电容结构210的制作工艺包括但不限于以下步骤。首先，于衬底110上方形成支撑层结构190，其例如包括交替堆叠的至少一个氧化物层与至少一个氮化物层。在本实施例中，支撑层结构190例如包括由下而上依序堆叠的第一支撑层191(例如包括氧化硅)、第二支撑层193(例如包括氮化硅或碳氮化硅)、第三支撑层195(例如包括氧化硅)以及第四支撑层197(例如包括氮化硅或碳氮化硅等，但不以此为限。其中，第一支撑层191还进一步填满绝缘层185所环绕出的开放式空腔185a，如图7所示。优选地，第一支撑层191以及第三支撑层195可具有相对较大的厚度，例如是约为其他支撑层(第二支撑层193或第四支撑层197)的5倍至10倍以上，但不以此为限。由此，可使得支撑层结构190整体的厚度约达到1600埃(angstroms)至2000埃左右，但不以此为限。本领域者应可理解前述氧化物层(如第一支撑层191或第三支撑层195)以及氮化物层的具体堆叠数量(如第二支撑层193或第四支撑层197)不以前述为限，而可依据实际需求而调整，例如为3层、4层或其他数量等。然后，于支撑层结构190内形成多个开口192，依序贯穿第四支撑层197、第三支撑层195、第二支撑层193以及第一支撑层191，并对位于下方的存储节点焊盘181。如此，覆盖在各存储节点焊盘181上方的绝缘层185即可分别自各开口192暴露，如图7所示。

如图8所示，先自开口192移除暴露的绝缘层185，再形成底电极层211，整体性地覆盖于支撑层结构190的顶面以及开口192的表面。底电极层211例如包括铝、钛、铜或钨等低阻值金属材质，优选地包括钛，但不以此为限。然后，如图9所示，于底电极层211形成之后，透过一掩模层(未绘示)进行一蚀刻制作工艺，完全移除支撑层结构190内的氧化物层(如第一支撑层191或第三支撑层195)，再进一步于底电极层211上依序形成电容介电层213以及顶电极层215，其中，电容介电层213以及顶电极层215还可进一步填充于剩余的第二支撑层193以及第四支撑层197之间，并且，填充于剩余的第二支撑层193以及绝缘层185之间。需注意的是，电容介电层213还可进一步填入半开放式空腔185a内，而在位线260上方环绕出一封闭式空腔213a，如图9所示，而填入半开放式空腔185a内的电容介电层213则可具有低于存储节点焊盘181底面的最底面。如此，即完成电容结构210的制作工艺，其包括依序堆叠的底电极层211、电容介电层213以及顶电极层215，而可形成垂直延伸的多个电容210a，分别对位于下方的存储节点焊盘181，以作为半导体存储装置100的存储节点(storage node，SN)。在一实施例中，电容介电层213例如包括高介电常数介电材质，其系选自由氧化铪(HfO₂)、氧化铪硅(HfSiO₄)、铪氧氮化硅(HfSiON)、氧化锌(ZrO₂)、氧化钛(TiO₂)以及氧化锆-氧化铝-氧化锆(ZAZ)组成的群组，优选地包括氧化锆-氧化铝-氧化锆；顶电极层215则例如包括铝、钛、铜或钨等低阻值金属材质，优选地包括钛，但不以此为限。

根据本实用新型第一实施例中的半导体存储装置100的形成方法，系利用存储节点焊盘181作为掩模移除形成在位线160以及所述存储节点插塞(即插塞180)之间的第一材料层171以及第二材料层175，形成包含双层空隙层171b、175b的间隙壁结构170。藉此，所述存储节点即可透过存储节点焊盘181以及所述存储节点插塞(即插塞180)而与衬底110内的所述晶体管组件电性连接，而间隙壁结构170的双层空隙层171b、175b则可有效地改善电阻与所述电容间延迟的状况，进而提升半导体存储装置100的整体效能。在本实施例中，第一空隙层171b以及第二空隙层175b的最顶面并不等高，且具有大体上相同的宽度t1，以分别设置于第一间隙壁173的两侧并可进一步电性隔绝位线160以及所述存储节点插塞(即插塞180)。

此外，本领域者应可轻易了解，为能满足实际产品需求的前提下，本实用新型形成半导体存储装置及其形成方法亦可能有其它态样，而不限于前述。举例来说，在另一实施例中，亦可按照实际产品需求进一步调整前述蚀刻制作工艺P1的蚀刻条件，以完全移除材质相同的盖层167(包含氮化硅材质)以及第二材料层175(包含氮化硅材质)，并部分移除材质相近的第一材料层171(包含碳氮化硅材质)。如此，在蚀刻制作工艺P1进行后，第二材料层175移除后的空腔175a仍可形成第二空隙层175b，而第一材料层171被部分移除后的空腔(未绘示)可形成第一空隙层271b，而剩余的第一材料层171则可形成第二间隙壁271a(包含碳氮化硅材质)，介于第一空隙层271b以及位线260之间，如图10所示。或者，亦可选择使所述第一材料层包括复合层结构(未绘示，例如包含依序堆叠的一低介电常数介电材质，如SICN、SiBCN或SiOCN等，以及一氧化硅材质)，然后，在蚀刻制作工艺P1进行时至少部分地或完全地移除所述低介电常数介电材质，形成所述第一空隙层，而剩余的氧化硅材质则可形成所述第二间隙壁。其中，第一空隙层271b(具有高度h1)以及第二空隙层175b(具有高度h2)的最顶面同样不等高，并且，第一空隙层271b明显具有相对较小的厚度t2，第二空隙层175b则具有相对较大的厚度t1。在此设置下，本实施例的半导体存储装置200同样可包含双层空隙层271b、175b的间隙壁结构270，其中，插塞180以及位线260之间系依序堆叠第二间隙壁271a(包含碳氮化硅材质)、第一空隙层271b、第一间隙壁173以及第二空隙层175b，藉此，仍可有效地改善电阻与所述电容间延迟的状况，进而提升半导体存储装置200的整体效能。

下文将进一步针对本实用新型中半导体存储装置及其形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本实用新型之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请参照图11至图12所示，其绘示本实用新型第二实施例中半导体存储装置300之形成方法的步骤示意图。本实施例中半导体存储装置300的形成步骤大体上与前述第一实施例中的半导体存储装置100的形成步骤相同，相同之处于此不再赘述。本实施例与前述第一实施例主要差异在于，半导体存储装置300的间隙壁结构370包含依序堆叠的第二间隙壁371、第一空隙层373a、第一间隙壁375以及第二空隙层377a。

细部来说，请参照图11所示，于位线160(包含依序堆叠的半导体层161、阻障层163、金属层165以及盖层167)的侧壁上依序形成第二间隙壁371、第一材料层373、第一间隙壁375以及第二材料层377，其中，第二间隙壁371、第一材料层373、第一间隙壁375以及第二材料层377例如分别是透过不同的沉积与蚀刻制作工艺形成，而可皆呈现长条状并分别包括不同的绝缘材料。在本实施例中，第二间隙壁371、第一材料层373、第一间隙壁375以及第二材料层377的制作工艺大体上与前述实施例中第一材料层171、第一间隙壁173以及第二材料层175的制作工艺相同，优选地，第二间隙壁371可包含碳氮化硅材质，第一材料层373以及第二材料层377皆包含氮化硅材质，而第一间隙壁375则可包含氧化硅材质，但不以此为限。

而后，即可如前述实施例中图3至图5所示依序进行各项步骤，形成包含双层空隙层373a、377a的间隙壁结构370。如图12所示，第一空隙层373a以及第二空隙层377a系分别设置于第一间隙壁375的两侧。需注意的是，第一空隙层373a位于第一间隙壁375与第二间隙壁371之间，且第一空隙层373a与第二间隙壁371在衬底110上方具有相对较小的高度h1，第二空隙层377a则位于第一间隙壁375与插塞180之间，在衬底110上方具有相对较大的高度h2，换言之，第一空隙层373a以及第二空隙层377a的最顶面同样不等高，如图12所示。另一方面，因第一空隙层373a以及第二空隙层377a系分别由第一材料层373以及第二材料层377移除后的空腔(未绘示)形成，第一空隙层373a以及第二空隙层377a在y方向上可具有大体上相同的宽度t1。

由此，本实用新型第二实施例中的半导体存储装置300的形成方法，同样可形成包含双层空隙层373a、377a的间隙壁结构370。藉此，所述存储节点即可透过存储节点焊盘181以及所述存储节点插塞(即插塞180)而与衬底110内的所述晶体管组件电性连接，而间隙壁结构370的双层空隙层373a、377a则可有效地改善电阻与所述电容间延迟的状况，进而提升半导体存储装置300的整体效能。此外，在本实施例中，间隙壁结构370系由双层空隙层373a、377a以及双层间隙壁371、375交替堆叠而成，其可在改善电阻与所述电容间延迟问题之余，进一步提升间隙壁结构370的结构支撑，同时，可保护金属层165的侧壁，免于受到蚀刻制作工艺P1影响。如此，半导体存储装置300可兼顾装置效能以及结构完整性等优点。

请参照图13至图14所示，其绘示本实用新型第三实施例中半导体存储装置400之形成方法的步骤示意图。本实施例中半导体存储装置400的形成步骤大体上与前述第一实施例中的半导体存储装置100的形成步骤相同，相同之处于此不再赘述。本实施例与前述第一实施例主要差异在于，蚀刻制作工艺P1进行后，各位线560例如包含依序堆叠的半导体层161、阻障层163、金属层165以及保护层469。

细部来说，请参照图13所示，位线460额外包含保护层469，设置于金属层165以及盖层167之间，以保护金属层165。在一实施例中，金属层165例如包括与第一材料层171相同的材质，如碳氮化硅材质，但不以此为限。而后，即可如前述实施例中图3至图5所示依序进行各项步骤，形成包含双层空隙层171b、175b的间隙壁结构170。另一方面，如图14所示，在蚀刻制作工艺P1进行后，位线460顶端的盖层167(包含氮化硅材质)已被完全移除，仅保留由上而下依序堆叠的保护层469(包含碳氮化硅材质)、金属层165、阻障层163以及半导体层161，形成位线560。

由此，本实用新型第三实施例中的半导体存储装置400的形成方法，同样可形成包含双层空隙层171b、175b的间隙壁结构170。同时，在本实施例中，因额外设置保护层469，可保护金属层165的顶面，免于受到蚀刻制作工艺P1影响。如此，半导体存储装置400亦可兼顾装置效能以及结构完整性等优点。

请参照图15所示，其绘示本实用新型第四实施例中半导体存储装置500的示意图。本实施例中半导体存储装置500大体上与前述第二实施例中的半导体存储装置300相同，相同之处于此不再赘述。本实施例与前述第二实施例主要差异在于，蚀刻制作工艺P1进行后，各位线560包含依序堆叠的半导体层161、阻障层163、金属层165以及保护层469。其中，保护层469的材质优选地相同于第二间隙壁371的材质，例如包括碳氮化硅材质，但不以此为限。换言之，本实施例的金属层165的顶面以及侧壁分别受到保护层469以及第二间隙壁371的保护，以免于受到蚀刻制作工艺P1的影响。

由此，本实用新型第四实施例中的半导体存储装置500同样具有由双层空隙层373a、377a以及双层间隙壁371、375交替堆叠而成的间隙壁结构370，其可在改善电阻与所述电容间延迟问题之余，进一步提升间隙壁结构370的结构支撑。同时，第二间隙壁371以及保护层469可分别保护金属层165的侧壁与顶面，免于受到蚀刻制作工艺P1影响。如此，半导体存储装置500更能兼顾装置效能以及结构完整性等优点。

整体来说，本实用新型系利用存储节点焊盘作为掩模移除形成在位线以及存储节点插塞之间的材料层，形成包含双层空隙层的间隙壁结构。藉此，所述存储节点即可透过存储节点焊盘以及所述存储节点插塞而与衬底内的晶体管组件电性连接，并透过所述间隙壁结构的双层空隙层有效地改善电阻与所述电容间延迟的状况，进而提升半导体存储装置的整体效能。此外，本实用新型亦可选择在位线以及存储节点插塞之间形成由双层空隙层以及双层间隙壁交替堆叠而成的间隙壁结构，进而达到兼顾半导体存储装置的装置效能以及结构完整性等优点。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (9)

1.一种半导体存储装置，其特征在于，包括：

衬底；

多条位线，相互分隔地设置于所述衬底上；

多个插塞，设置于所述衬底上并与所述位线相互交替地设置；以及

间隙壁结构，设置于所述衬底上并位于所述位线以及所述插塞之间，其中，所述间隙壁结构包括第一空隙层、第一间隙壁以及第二空隙层，所述第一空隙层、所述第一间隙壁以及所述第二空隙层依序堆叠于所述位线的侧壁与插塞之间。

2.依据权利要求第1项所述之半导体存储装置，其特征在于，还包括：

多个存储节点焊盘，设置于所述插塞以及所述位线上，并分别接触于所述插塞。

3.依据权利要求第2项所述之半导体存储装置，其特征在于，所述第一空隙层不直接接触所述存储节点焊盘。

4.依据权利要求第2项所述之半导体存储装置，其特征在于，所述第二空隙层与所述存储节点焊盘直接接触。

5.依据权利要求第2项所述之半导体存储装置，其特征在于，还包括：

多个电容，设置于所述存储节点焊盘上并分别对位于所述存储节点焊盘，各所述电容包括依序堆叠的底电极层、电容介电层以及顶电极层，其中，所述电容介电层的最底面系低于所述存储节点焊盘的底面。

6.依据权利要求第5项所述之半导体存储装置，其特征在于，所述电容介电层于所述位线上的部分环绕出一空腔。

7.依据权利要求第1项所述之半导体存储装置，其特征在于，还包括：

绝缘层，设置于所述位线、所述插塞以及所述间隙壁结构上，所述绝缘层于所述位线上的部分环绕出一空腔。

8.依据权利要求第7项所述之半导体存储装置，其特征在于，各所述位线包括依序堆叠的半导体层、阻障层以及金属层，所述绝缘层直接接触所述金属层。

9.依据权利要求第7项所述之半导体存储装置，其特征在于，所述空腔的底面的宽度大于所述位线的宽度。

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