CN218039161U - 半导体器件 - Google Patents

Abstract

本实用新型公开了一种半导体器件，其包括衬底、绝缘层、多条位线、以及位线触点。绝缘层设置在衬底上，位线设置在绝缘层上，位线触点则设置在衬底与位线之间并电连接位线，其中，位线触点还包括第一导电层与第一氧化界面层，第一氧化界面层的最底表面低于绝缘层的底面。由此，本实用新型的半导体器件可具有复合半导体层的位线触点，进而可改善位线及位线触点的结构可靠度，使半导体器件能达到更为优化的组件效能。

Description

半导体器件

技术领域

本实用新型是关于一种半导体器件，特别是一种半导体存储器件。

背景技术

随着各种电子产品朝小型化发展之趋势，半导体存储装置的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic randomaccess memory,DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。

一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自于字线(word line,WL)及位线(bit line,BL)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储装置的效能及可靠度。

实用新型内容

本实用新型之一目的在于提供一种半导体器件，其是形成具有复合导体层的位线触点，进而可改善位线及位线触点的结构可靠度，使所述半导体器件能达到更为优化的组件效能。

为达上述目的，本实用新型之一实施例提供一种半导体器件，其包括衬底、绝缘层、多条位线、以及位线触点。所述绝缘层设置在所述衬底上，所述述线设置在所述绝缘层上。所述位线触点设置在所述衬底与所述位线之间并电连接所述位线，其中，所述位线触点还包括第一导电层与第一氧化界面层，所述第一氧化界面层的最底表面低于所述绝缘层的底面。

为达上述目的，本实用新型之一实施例提供一种半导体器件的制作方法，其包括以下步骤。提供衬底，在所述衬底上形成绝缘层。接着，在所述绝缘层上形成多条位线，并在所述衬底与所述位线之间形成位线触点，电连接所述位线。其中，所述位线触点还包括第一导电层与第一氧化界面层，所述第一氧化界面层的最底表面低于所述绝缘层的底面。

附图说明

所附图示提供对于本实用新型实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图9为本实用新型第一实施例中半导体器件的制作方法的步骤示意图，其中：

图1为一半导体器件在形成掩模层后的俯视示意图；

图2为图1沿着切线A-A’的剖面示意图；

图3为一半导体器件在形成位线触点开口后的俯视示意图；

图4为图3沿着切线A-A’的剖面示意图；

图5为一半导体器件在形成氧化界面层后的剖面示意图；

图6为一半导体器件在形成另一氧化界面层后的剖面示意图；

图7为一半导体器件在形成位线堆叠层后的剖面示意图；

图8为一半导体器件在形成位线后的俯视示意图；以及

图9为图8沿着切线A-A’的剖面示意图。

图10至图11为本实用新型第二实施例中半导体器件的制作方法的步骤示意图，其中：

图10为一半导体器件在形成氧化界面层后的剖面示意图；以及

图11为一半导体器件在形成位线后的剖面示意图。

其中，附图标记说明如下：

100、300 半导体器件

110 衬底

112 浅沟渠隔离

114 有源区

120 埋藏式字线

130 绝缘层

132 氧化物层

134 氮化物层

136 氧化物层

140 掩模层

142、142a 半导体层

144 保护层

146 触点开口

152、252 第一半导体材料层

152a、252a 半导体层

153、153a、253、253a 第一氧化界面层

154、254 第二半导体材料层

154a、254a 第一导电层

155、155a、255、255a 第二氧化界面层

156、256 第三半导体材料层

156a、256a 第二导电层

160、260 位线触点

162、162a 阻障材料层

164、164a 金属材料层

166、166a 覆盖材料层

168、268 位线

B1 最底底面

D1 方向

T1、T2 膜厚

具体实施方式

为使熟习本实用新型所属技术领域之一般技艺者能更进一步了解本实用新型，下文特列举本实用新型之较佳实施例，并配合所附图式示，详细说明本实用新型的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本实用新型的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请参照图1至图9，所绘示者为本实用新型第一实施例中半导体器件100的制作方法的步骤示意图，其中，图1、图3与图8为半导体器件100在不同制作形成阶段的俯视示意图，图2、图4至图7与图9则为半导体器件100在不同制作阶段的剖面示意图。首先，如图1及图2所示，提供一衬底110，例如是硅衬底、含硅衬底(如SiC,SiGe等)或绝缘体上硅(silicon-on-insulator,SOI)衬底等，衬底110内形成有至少一浅沟渠隔离(shallowtrench isolation,STI)112，以在衬底110上定义出多个有源区(active area,AA)114，使得所有的有源区114均可被浅沟渠隔离112环绕，如图1所示。细部来说，各有源区114例如是相互平行地沿着同一方向D1延伸，并具有彼此相同的长度以及设置间距(pitch)，其中，方向D1例如是相交且不垂直于y方向或x方向，如图1所示，但不以此为限。在一实施例中，浅沟渠隔离112的形成例如是先利用蚀刻方式而于衬底110中形成多个沟渠(未绘示)，再于所述沟渠中填入一绝缘材料(如氧化硅或氮氧化硅等)，但并不以此为限。

衬底110上例如定义有至少两区域，例如是组件积集度相对较高的存储区域(cellregion,未绘示)以及组件积集度相对较低的周边区域(periphery region,未绘示)，而衬底110的所述存储区域内还可形成有多个埋藏式字线120，其例如是相互平行地沿着y方向延伸并与各有源区114交错。在一实施例中，埋藏式字线120的形成方式包括但不限于以下步骤。首先，在衬底110内形成多个相互平行、间隔地沿着y方向延伸的沟渠(未绘示)。然后，依序形成覆盖各所述沟渠整体表面的电介质层(未绘示)、覆盖各所述沟渠下半部表面的闸极介电层(未绘示)、与填满各所述沟渠下半部的闸极(未绘示)。借助蚀刻制作工艺移除填满各所述沟渠上半部的所述闸极与所述闸极介电层，而后，形成填满各所述沟渠上半部的盖层(未绘示)。如此，所述盖层的表面可切齐衬底110的顶表面，使得位在衬底110内的所述闸极、所述闸极介电层、与所述电介质层可共同形成半导体器件100的埋藏式字线120，以接收或传递来自各存储单元(memory cell,未绘示)的电压信号。

接着，再如图1及图2所示，在衬底110上形成依序堆叠的层绝缘层130、以及掩模层140，整体性地覆盖在衬底110的表面上。其中，绝缘层130优选地具有复合层结构，例如包含氧化物层132-氮化物层134-氧化物层136(oxide-nitride-oxide,ONO)结构，但不以此为限。掩模层140例如包含依序堆叠在绝缘层130上方的半导体层142、与保护层144，其中，半导体层142例如包括掺杂硅、掺杂磷或硅磷(SiP)等半导体材质，优选地包括掺杂硅，而保护层144则例如包括氧化硅、氮氧化硅等材质，但不以此为限。

然后，如图3及图4所示，在掩模层140内形成多个触点开口146，贯穿保护层144、半导体层142与绝缘层130并进一步深入衬底110内，以暴露出部分的有源区114，其中，触点开口146的形成方式包括但不限定为以下步骤。首先，在衬底110上形成掩模结构(未绘示)，例如包含依序堆叠在保护层144上方的牺牲层(未绘示，例如包含有机介电层)、含硅硬遮罩(未绘示，silicon-containing hard mask,SHB)以及图案化光刻胶层(未绘示)，其中，所述图案化光刻胶层具有至少一个可用以定义触点开口146的图案，通过所述图案化光刻胶层进行蚀刻制作工艺，例如是干式蚀刻制作工艺，即可在绝缘层130、半导体层142与保护层144内形成触点开口146，以分别对位于各有源区114。需注意的是，各触点开口146例如是形成在相邻的两埋藏式字线120之间，如图3所示，使一部分的有源区114(即衬底110)可自各触点开口146的底部暴露出来，如图4所示。而后，完全移除所述掩模结构。

如图5所示，在衬底110上形成第一半导体材料层152，整体性地覆盖在掩模层140与各触点开口146的表面上，但并未填满各触点开口146，其中，第一半导体材料层152例如包含掺杂硅、掺杂磷或硅磷等半导体材质，优选地包括硅磷，但不以此为限。需注意的是，在本实施例中，是在第一半导体材料层152形成后，借由破真空、通入氧气等处理方式破坏第一半导体材料层152表面的晶格结构，使得后续继续沉积在上方的半导体材料层的晶格结构不会顺着第一半导体材料层152的晶格结构继续生长，以获得相对较小的晶粒。如此，第一半导体材料层152的表面可进一步形成第一氧化界面层153，例如包括氧化硅、氧化磷或氧化硅磷，优选地包括氧化硅磷，但不以此为限。在一实施例中，由于第一氧化界面层153是共形地形成在第一半导体材料层152的表面，而可在各触点开口146内形成U字型的截面，如图5所示。

此外，另需注意的是，第一氧化界面层153的厚度非常薄，仅约为0.01至1埃左右，而不会影响后续形成的位线触点与其他元件之间的电性连接。在一实施例中，第一半导体材料层152的形成例如是借助沉积制作工艺，如化学气相沉积(CVD)制作工艺，优选地是借助选择性外延生长(selective epitaxial growth,SEG)制作工艺，以利于控制第一半导体材料层152的膜厚T1，优选地是介于20奈米至50奈米左右，但不以此为限。如此，形成在第一半导体材料层152上的第一氧化界面层153则可在各触点开口146内具有相对较低的形成位置，例如是低于绝缘层130的顶面。在一实施例中，第一氧化界面层153的最底底面B1例如是低于绝缘层130的底面(即氧化物层132的底面)，如图5所示。

如图6所示，进行沉积制作工艺，如化学气相沉积制作工艺，在衬底110上依序形成第二半导体材料层154、与第三半导体材料层156，其中，第二半导体材料层154是整体性地覆盖在第一半导体材料层152上、并部分填入各触点开口146，而第三半导体材料层156则覆盖在第二半导体材料层154上、并填满各触点开口146的剩余空间。第二半导体材料层154、与第三半导体材料层156例如包含掺杂硅、掺杂磷或硅磷等半导体材质，但不以此为限。在一优选实施例中，第二半导体材料层154、与第三半导体材料层156的形成方式(如化学气相沉积制作工艺)例如是不同于第一半导体材料层152的形成方式(如选择性外延生长制作工艺)，并包含相同于第一半导体材料层152的材质，如硅磷等，但不以此为限。

由于第二半导体材料层154的半导体材质同样可借由破真空或通入氧气等方式形成第二氧化界面层155，其可介于第二半导体材料层154与第三半导体材料层156之间、并在各触点开口146内形成U字型的截面，如图6所示。其中，第二氧化界面层155例如包括氧化硅、氧化磷或氧化硅磷，优选地包括氧化硅磷，但不以此为限。需注意的是，第二氧化界面层155的厚度同样是非常薄，仅约为0.01至1埃左右，而不会影响后续形成的位线触点与其他元件之间的电性连接。此外，另需注意的是，堆叠在第一半导体材料层152上方的第二半导体材料层154、与第三半导体材料层156优选地具有相对较小的膜厚T2，例如是约为是介于10奈米至20奈米左右，但不以此为限。如此，堆叠在上方的第二半导体材料层154、与第三半导体材料层156可具有相对较小晶粒(grain size)与晶格结构，而产生较为平滑的表面。

如图7所示，进行蚀刻制作工艺，例如为干式蚀刻制作工艺，完全移除覆盖在掩模层140顶面的第三半导体材料层156、第二半导体材料层154、与第一半导体材料层152、再进一步部分移除下方的掩模层140(完全移除保护层144且部分移除下方的半导体层142)，同时，部分移除填入各触点开口146内的第三半导体材料层156、第二半导体材料层154、与第一半导体材料层152，如此，可在各触点开口146内形成依序堆叠的半导体层152a、第一氧化界面层153a、第一导电层154a、第二氧化界面层155a、以及第二导电层156a，填满各触点开口146以形成多个位线触点(bit line contact,BLC)160，其中，第一氧化界面层153a、与第二氧化界面层155a皆具有U字型的截面形状。由此，各位线触点160的顶面可与蚀刻后的半导体层142a的顶面相互齐平，如图7所示。

然后，继续进行沉积制作工艺，在半导体层142a上依序形成阻障材料层162、金属材料层164、以及覆盖材料层166。细部来说，阻障材料层162是整体性地覆盖在半导体层142与位线触点160上，并直接接触下方的半导体层142与位线触点160，而金属材料层164与覆盖材料层166则相继覆盖在阻障材料层162上。在一实施例中，阻障材料层162例如包含钽及/或氮化钽、钛及/或氮化钛等材质，金属材料层164例如包含铝(aluminum,Al)、钛(titanium,Ti)、铜(copper,Cu)或钨(tungsten,W)等低阻质的金属，而覆盖材料层166则例如包含氧化硅、氮化硅或氮氧化硅等介电材质，但不以此为限。

后续，如图8及图9所示，进行光刻制作工艺，借助掩模层(未绘示)图案化依序堆叠的半导体层142a、阻障材料层162、金属材料层164、以及覆盖材料层166，以在衬底110的所述存储区域内形成多条沿着x方向平行排列的位线168，分别与各有源区114、埋藏式字线120相互交错。细部来说，各位线168包括由下而上依序堆叠的半导体层142a、阻障材料层162a、金属材料层164a、以及覆盖材料层166a。需注意的是，部分的位线168下方还设有位线触点160，而可进一步伸入衬底110的有源区114内，以直接接触各有源区114，其中，位线触点160可在所述光刻制作工艺中一并被图案化，而部分移除两侧的第一半导体材料层152与第一氧化界面层153a。如此，各位线触点160可具有复合导体层，是由依序堆叠的半导体层152a、第一氧化界面层153a、第一导电层154a、第二氧化界面层155a、以及第二导电层156a共同组成，其中，第一氧化界面层153a具有直线型的截面，而第二氧化界面层155a则仍具有U字型的截面，如图9所示。

由此，即可形成本实用新型第一实施例中的半导体器件100。本实施例的制作方法是先形成全面覆盖的半导体层142，通过半导体层142定义出触点开口146，再在触点开口146内形成位线触点160。其中，位线触点160的制作是借助阶段式的沉积制作工艺，或是借助外延制作工艺搭配沉积制作工艺，使得各位线触点160可具有复合导体层，是由依序堆叠的半导体层152a、第一导电层154a、以及第二导电层156a共同组成。需注意的是，半导体层152a、第一导电层154a、以及第二导电层156a可分别具有彼此相同或不同的半导体材质，如掺杂硅、掺杂磷或硅磷等，优选地是皆包括硅磷，并且，设置在半导体层152a上方的第一导电层154a、以及第二导电层156a优选地具有相对较小的膜厚T2，例如是约为是介于10奈米至20奈米左右，使得各位线触点160的顶部可具有相对较小晶粒与较为细致的晶格结构，而产生较为平滑的表面。

此外，由于所述复合导体层在形成时，是在半导体材质形成后额外借助破真空或通入氧气等方式破坏表层的晶格结构，因此，半导体层152a与第一导电层154a之间还额外形成第一氧化界面层153a，第一导电层154a、与第二导电层156a之间则额外形成第二氧化界面层155a，其中，第一氧化界面层153a具有直线型的截面，而第二氧化界面层155a则仍具有U字型的截面，并分别设置在第一导电层154a的底面与顶面，但不以此为限。第一氧化界面层153a、与第二氧化界面层155的厚度非常薄，仅约为0.01至1埃左右，如此，不仅不会影响到各位线168、与各位线触点160之间的导电效果，还可进一步改良位线触点160的晶粒与晶格结构(较为平滑)，以改善半导体材质因堆叠膜层较厚所衍生晶粒过大、表层过于粗糙等结构瑕疵，进而提升半导体器件100的结构可靠性并提升其装置效能。因此，本实用新型能在简化整体制作工艺的前提下，形成效能良好的半导体器件100。

此外，本领域者应可轻易了解，为能满足实际产品需求的前提下，本实用新型的半导体器件及其制作方法也可能有其它态样，而不限于前述。下文将进一步针对本实用新型中半导体器件及其制作方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本实用新型之各实施例中相同之组件是以相同之标号进行标示，以利于各实施例间互相对照。

请参照图10至图11，所绘示者为本实用新型第二实施例中半导体器件300的制作方法的步骤示意图。本实施例的制作方法的前端步骤大体上与前述第一实施例相同，在此不在赘述。本实施例的制作方法与前述第一实施例的制作方法的主要差异在于，本实施例的触点开口146具有相对较小的孔径，使得形成在触点开口146内的各位线触点260中可具有皆呈U字型截面的第一氧化界面层253a与第二氧化界面层255a。

详细来说，如图10所示，在衬底110上依序进行选择性外延生长制作工艺与沉积制作工艺，形成由下而上依序堆叠的第一半导体材料层252、第二半导体材料层254、与第三半导体材料层256，其中，第一半导体材料层252、第二半导体材料层254、与第三半导体材料层256例如包含掺杂硅、掺杂磷或硅磷等半导体材质，优选地是皆包括硅磷，但不以此为限。此外，由于第一半导体材料层252、第二半导体材料层254、与第三半导体材料层256的半导体材质同样可利用破真空或通入氧气等手段进行处理，使得第一半导体材料层252与第二半导体材料层254之间还额外形成第一氧化界面层253，第二半导体材料层254与第三半导体材料层256之间还额外形成第二氧化界面层255，第一氧化界面层253与第二氧化界面层255分别包括非常薄的厚度，仅约为0.01至1埃左右，而不会影响后续形成的位线触点与其他元件之间的电性连接。在一实施例中，第一氧化界面层253与第二氧化界面层255例如包括氧化硅、氧化磷或氧化硅磷，优选地是皆包括氧化硅磷，但不以此为限。

然后，依序进行蚀刻制作工艺与沉积制作工艺，以在部分移除第三半导体材料层256、第二半导体材料层254、第一半导体材料层252、与掩模层140后，形成依序堆叠的阻障材料层(未绘示)、金属材料层(未绘示)、以及覆盖材料层(未绘示)。后续，在光刻制作工艺后，图案化依序堆叠的所述阻障材料层、所述金属材料层、与所述覆盖材料层，形成多条位线268。如图11所示，各位线268包括由下而上依序堆叠的半导体层242a、阻障层262a、金属层264a、以及盖层266a。需注意的是，部分的位线268下方还设有位线触点260，而可进一步伸入衬底110的有源区114内，以直接接触各有源区114，其中，位线触点260可在所述光刻制作工艺中一并被图案化，而部分移除两侧的第一半导体材料层252。如此，各位线触点260可具有复合导体层，是由依序堆叠的半导体层252a、第一氧化界面层253a、第一导电层254a、第二氧化界面层255a、以及第二导电层256a共同组成，其中，第一氧化界面层253a与第二氧化界面层255a皆具有U字型的截面，如图11所示。

由此，即完成本实用新型第二实施例中的半导体器件300。根据本实施例的制作方法，同样是借助外延制作工艺搭配沉积制作工艺形成位线触点260，使得各位线触点260可具有复合导体层，是由依序堆叠的半导体层252a、第一导电层254a、以及第二导电层256a共同组成。由于半导体层252a、第一导电层254a、以及第二导电层256a可分别具有彼此相同或不同的半导体材质，如掺杂硅、掺杂磷或硅磷等，半导体层252a与第一导电层254a之间同样额外形成第一氧化界面层253a，而第一导电层254a、与第二导电层256a之间则同样形成第二氧化界面层255a，其中，第一氧化界面层253a与第二氧化界面层255a皆具有U字型的截面。如此，第一氧化界面层253a与第二氧化界面层255a不仅不会影响到各位线268、与各位线触点260之间的导电效果，还可进一步改良位线触点260的晶粒与晶格结构(较为平滑)，进而提升半导体器件300的结构可靠性并提升其装置效能。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (11)

1.一种半导体器件，其特征在于包括：

衬底；

绝缘层，设置在所述衬底上；

多条位线，设置在所述绝缘层上；以及

位线触点，设置在所述衬底与所述位线之间并电连接所述位线，其中，所述位线触点还包括第一导电层与第一氧化界面层，所述第一氧化界面层的最底表面低于所述绝缘层的底面。

2.根据权利要求第1项所述的半导体器件，其特征在于，所述第一氧化界面层具有直线状的截面。

3.根据权利要求第1项所述的半导体器件，其特征在于，所述第一氧化界面层具有U字型的截面。

4.根据权利要求第1项所述的半导体器件，其特征在于，所述位线触点还包括第二氧化界面层，所述第二氧化界面层与所述第一氧化界面层分别设置在所述第一导电层的顶面与底面。

5.根据权利要求第4项所述的半导体器件，其特征在于，所述第二氧化界面层与所述第一氧化界面层分别具有U字型与直线状的截面。

6.根据权利要求第4项所述的半导体器件，其特征在于，所述第二氧化界面层与所述第一氧化界面层皆具有U字型的截面。

7.根据权利要求第4项所述的半导体器件，其特征在于，所述位线触点还包括第二导电层，所述第二氧化界面层设置在所述第一导电层与所述第二导电层之间，所述第一导电层与所述第二导电层包括相同的材质与膜厚。

8.根据权利要求第1项所述的半导体器件，其特征在于，所述位线触点还包括半导体层，所述第一氧化界面层设置在所述第一导电层与所述半导体层之间，其中，所述半导体层的膜厚大于所述第一导电层的膜厚。

9.根据权利要求第8项所述的半导体器件，其特征在于，所述半导体层的晶粒尺寸大于所述第一导电层的晶粒尺寸。

10.根据权利要求第8项所述的半导体器件，其特征在于，所述第一导电层与所述半导体层分别包括相同的材质与不同的晶格结构。

11.根据权利要求第1项所述的半导体器件，其特征在于，所述绝缘层包括氧化硅层-氮化硅层-氧化硅层结构。

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