CN117545274B - 一种半导体结构及其制造方法 - Google Patents

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Abstract

本公开涉及半导体技术领域，提供一种半导体结构及其制造方法。其中，半导体结构包括：多条位线，沿第二方向延伸；多条绝缘层，沿第一方向延伸；第一方向与第二方向相互垂直，且均平行于衬底表面；相邻的两条绝缘层和相邻的两条位线之间限定出暴露衬底的接触孔；接触插塞，位于接触孔内；着陆焊盘，位于接触插塞上；多条第一隔离层，位于位线表面和绝缘层表面上，第一隔离层沿第一方向延伸；多条第二隔离层，包括位于绝缘层表面上的第一部分和位于位线上的第二部分，第一部分沿第一方向延伸，第二部分沿第二方向延伸，第一部分连接沿第二方向上相邻的两个第二部分；多个着陆焊盘由第一隔离层和第二隔离层彼此隔离。

Description

一种半导体结构及其制造方法
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着半导体器件结构尺寸的微缩，器件性能受到线宽尺寸的制约日益明显。例如，在半导体器件中，接触插塞（Node contact）与着陆焊盘（Landing Pad）之间的接触面积较小，导致半导体器件出现接触不良、开路（open）等问题，严重影响半导体器件的电学性能和良率。
发明内容
有鉴于此，本公开实施例为解决或改善背景技术中存在的技术问题而提供一种半导体结构及其制造方法。
本公开实施例提供了一种半导体结构，包括：衬底；多条位线，位于所述衬底上，沿第一方向间隔排布，并沿第二方向延伸；所述第一方向和所述第二方向均平行于所述衬底表面，所述第一方向与所述第二方向相互垂直；多条绝缘层，位于所述衬底上，并沿所述第一方向延伸；相邻的两条所述绝缘层和相邻的两条所述位线之间限定出暴露所述衬底的接触孔；多个接触插塞，每个所述接触插塞位于对应的一个所述接触孔内；多个着陆焊盘，每个所述着陆焊盘位于对应的一个所述接触插塞上；多条第一隔离层，位于所述位线表面和所述绝缘层表面上，所述第一隔离层沿所述第一方向延伸；多条第二隔离层，包括位于所述绝缘层表面上的第一部分和位于所述位线上的第二部分，所述第一部分沿所述第一方向延伸，所述第二部分沿所述第二方向延伸，所述第一部分连接沿所述第二方向上相邻的两个所述第二部分；所述多个着陆焊盘由所述第一隔离层和所述第二隔离层彼此隔离。
在一些实施例中，所述第二隔离层的底表面不高于所述位线的顶表面。
在一些实施例中，第i行的所述着陆焊盘从所述接触插塞在的所述第一方向上向一侧扩大；第i＋1行的所述着陆焊盘从所述接触插塞在的所述第一方向上向另一侧扩大；其中，i大于等于1。
在一些实施例中，一条所述第二隔离层中，所述第i行的所述第二部分与所述第i＋1行的所述第二部分彼此朝向相反的方向偏移，所述第二隔离层在平行于所述衬底平面的截面呈弯折状。
在一些实施例中，在垂直所述第二方向的截面上，所述接触插塞的顶部的宽度大于所述接触插塞的底部的宽度。
在一些实施例中，所述半导体结构还包括：电容结构，位于所述着陆焊盘上；所述接触插塞通过所述着陆焊盘连接所述电容结构。
本公开实施例还提供了一种半导体结构的制造方法，包括：提供衬底；形成沿第一方向间隔排布，并沿第二方向延伸的多条位线；所述第一方向和所述第二方向均平行于所述衬底表面，所述第一方向与所述第二方向相互垂直；形成沿第一方向延伸的多条绝缘层；相邻的两条所述绝缘层和相邻的两条所述位线之间限定出暴露所述衬底的接触孔；部分填充所述接触孔，形成多个接触插塞；填充所述接触孔的剩余空间，形成初始焊盘材料层，所述初始焊盘材料层还覆盖所述位线和所述绝缘层的表面；沿所述第一方向，刻蚀所述初始焊盘材料层未覆盖所述接触插塞的部分，直至暴露所述位线表面和所述绝缘层表面，剩余所述初始焊盘材料层形成沿所述第一方向延伸的焊盘材料层；在相邻的所述焊盘材料层之间沉积第一绝缘材料，形成沿所述第一方向延伸的多个第一隔离层；对所述焊盘材料层未覆盖所述接触插塞的部分进行多次刻蚀，直至暴露所述位线表面和所述绝缘层表面，剩余所述焊盘材料层形成多个着陆焊盘，每个所述着陆焊盘位于对应的一个所述接触插塞上；在暴露的所述位线和所述绝缘层的表面上沉积第二绝缘材料，形成第二部分和第一部分；所述第一部分沿所述第一方向延伸，所述第二部分沿所述第二方向延伸，所述第一部分连接沿所述第二方向上相邻的所述第二部分；所述第一部分和所述第二部分构成第二隔离层。
在一些实施例中，形成沿所述第一方向延伸的所述焊盘材料层，包括：在所述初始焊盘材料层上形成图案化的第一掩膜层；所述图案化的第一掩膜层沿所述第二方向间隔排布，且沿所述第一方向延伸；通过所述图案化的第一掩膜层刻蚀所述初始焊盘材料层，形成所述焊盘材料层。
在一些实施例中，对所述焊盘材料层未覆盖所述接触插塞的部分进行多次刻蚀，包括：在所述焊盘材料层上形成图案化的第二掩膜层；所述图案化的第二掩膜层沿所述第一方向间隔排布，且沿所述第二方向延伸；通过所述图案化的第二掩膜层对所述焊盘材料层进行第一次刻蚀，形成多个第一沟槽，所述第一沟槽暴露第奇数列的所述位线的部分顶表面；在所述第一沟槽内沉积第二绝缘材料，形成部分第二隔离层。
在一些实施例中，对所述焊盘材料层未覆盖所述接触插塞的部分进行多次刻蚀，还包括：在所述焊盘材料层上形成图案化的第三掩膜层；所述图案化的第三掩膜层沿所述第一方向间隔排布，且沿所述第二方向延伸；并且，所述图案化的第三掩膜层覆盖所述第一沟槽；通过所述图案化的第三掩膜层对所述焊盘材料层进行第二次刻蚀，形成多个第二沟槽和多个所述着陆焊盘；所述第二沟槽位于相邻的所述第一沟槽之间，且所述第二沟槽暴露第偶数列的所述位线的部分顶表面；
在所述第二沟槽内再次沉积所述第二绝缘材料，形成所述第二隔离层；所述第二隔离层，将沿所述第一方向间隔排布的多个所述着陆焊盘隔离。
由此可见，本公开实施例提供了一种半导体结构及其制造方法，其中，半导体结构包括：多个着陆焊盘，每个着陆焊盘位于对应的一个接触插塞上；多条第一隔离层，位于位线表面和绝缘层表面上，第一隔离层沿第一方向延伸；多条第二隔离层，包括位于绝缘层表面上的第一部分和位于位线上的第二部分，第一部分沿第一方向延伸，第二部分沿第二方向延伸，第一部分连接沿第二方向上相邻的两个第二部分；多个着陆焊盘由第一隔离层和第二隔离层彼此隔离。
本公开实施例中，多个着陆焊盘呈六方排布，其在第二方向上由第一隔离层隔离，其在第一方向上由第二隔离层隔离。具体的，本实施例，所述第二隔离层包括第一部分和连接第一部分的第二部分，第一部分沿第一方向沿伸，第二部分沿第二方向延伸，第一隔离层和第二隔离层将六方排布的多个接触焊盘充分彼此隔离而并不占用位线周围的其他空间，不损伤接触孔内金属的体积，进而能够增大着陆焊盘的设置空间，增大着陆焊盘与接触插塞的接触面积，改善半导体结构的接触不良等问题，提高半导体结构的电学性能和良率。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的一种半导体结构的平面图；
图2为沿着图1中线A-A’截取的剖视图；
图3为沿着图1中线B-B’截取的剖视图；
图4为沿着图1中线C-C’截取的剖视图；
图5为本公开实施例提供的一种半导体结构的制造方法的流程示意图；
图6为本公开实施例提供的半导体结构在制造过程中的结构示意图一；
图7为本公开实施例提供的半导体结构在制造过程中的结构示意图二；
图8为本公开实施例提供的半导体结构在制造过程中的结构示意图三；
图9为本公开实施例提供的半导体结构在制造过程中的结构示意图四；
图10为本公开实施例提供的半导体结构在制造过程中的结构示意图五；
图11为本公开实施例提供的半导体结构在制造过程中的结构示意图六；
图12为本公开实施例提供的半导体结构在制造过程中的结构示意图七；
图13为本公开实施例提供的半导体结构在制造过程中的结构示意图八；
图14为本公开实施例提供的半导体结构在制造过程中的结构示意图九；
图15为本公开实施例提供的半导体结构在制造过程中的结构示意图十；
图16为本公开实施例提供的半导体结构在制造过程中的结构示意图十一；
图17为本公开实施例提供的半导体结构在制造过程中的结构示意图十二；
图18为本公开实施例提供的半导体结构在制造过程中的结构示意图十三；
图19为本公开实施例提供的半导体结构在制造过程中的结构示意图十四；
图20为本公开实施例提供的半导体结构在制造过程中的结构示意图十五；
图21为本公开实施例提供的半导体结构在制造过程中的结构示意图十六；
图22为本公开实施例提供的半导体结构在制造过程中的结构示意图十七；
图23为本公开实施例提供的半导体结构在制造过程中的结构示意图十八；
图24为本公开实施例提供的半导体结构在制造过程中的结构示意图十九；
图25为本公开实施例提供的半导体结构在制造过程中的结构示意图二十；
图26为本公开实施例提供的半导体结构在制造过程中的结构示意图二十一；
图27为本公开实施例提供的半导体结构在制造过程中的结构示意图二十二；
图28为本公开实施例提供的半导体结构在制造过程中的结构示意图二十三；
图29为本公开实施例提供的半导体结构在制造过程中的结构示意图二十四；
图30为本公开实施例提供的半导体结构在制造过程中的结构示意图二十五；
图31为本公开实施例提供的半导体结构在制造过程中的结构示意图二十六；
图32为本公开实施例提供的半导体结构在制造过程中的结构示意图二十七；
图33为本公开实施例提供的半导体结构在制造过程中的结构示意图二十八；
图34为本公开实施例提供的半导体结构在制造过程中的结构示意图二十九；
图35为本公开实施例提供的半导体结构在制造过程中的结构示意图三十；
图36为本公开实施例提供的半导体结构在制造过程中的结构示意图三十一；
图37为本公开实施例提供的半导体结构在制造过程中的结构示意图三十二；
图38为本公开实施例提供的半导体结构在制造过程中的结构示意图三十三；
图39为本公开实施例提供的半导体结构在制造过程中的结构示意图三十四；
图40为本公开实施例提供的半导体结构在制造过程中的结构示意图三十五。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
应当明白，空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。术语“组成”和/或“包括”，当在该说明书中使用时，确定特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
动态随机存取存储器（Dynamic Random Access Memory，DRAM）是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。传统的具有1T1C存储结构的DRAM包括多个存储单元，该存储单元包括晶体管和电容。晶体管的源极区与位线电连接，晶体管的漏极区与电容电连接，晶体管在字线的控制下，将位线的数据信息存入电容，或通过位线读取存储在电容中的数据信息。
通常，晶体管的漏极区与电容通过电容接触插塞（Node contact，NC）及着陆焊盘（Landing Pad，LP）连接以实现信号的传输。但随着半导体存储器尺寸不断缩小，导致电容接触插塞及着陆焊盘的制程难度不断增大，制程中产生缺陷的概率增大，影响电容接触插塞及着陆焊盘的性能。基于此，本公开提出了以下技术方案：
本公开实施例提供了一种半导体结构，附图1为本公开实施例提供半导体结构在垂直竖直方向的截面上的平面示意图，附图2至附图4分别为沿附图1中A-A’线、B-B’线和C-C’线的垂直剖面示意图。参见附图1至附图4，半导体结构包括：
衬底10；
多条位线11，位于衬底10上，沿第一方向x间隔排布，并沿第二方向y延伸；第一方向x和第二方向y均平行于衬底10表面，第一方向x与第二方向y相互垂直；
多条绝缘层16，位于衬底10上，并沿第一方向x延伸；相邻的两条绝缘层16和相邻的两条位线11之间限定出暴露衬底10的接触孔T0；
多个接触插塞12，分别位于多个接触孔T0内（也即，每个接触插塞12位于对应的一个接触孔T0内）；
多个着陆焊盘13，分别位于多个接触插塞12上（也即，每个着陆焊盘13位于对应的一个接触插塞12上）；
多条第一隔离层14，位于位线11表面和绝缘层16表面上，第一隔离层14沿第一方向x延伸；
多条第二隔离层15，包括位于绝缘层16表面上的第一部分151和位于位线11上的第二部分152，第一部分151沿第一方向x延伸，第二部分152沿第二方向y延伸，第一部分151连接沿第二方向y上相邻的两个第二部分152；多个着陆焊盘13由第一隔离层14和第二隔离层15彼此隔离。
需要说明的是，附图1示出的竖直方向z、附图2示出的第二方向y和附图3示出的第一方向x为垂直纸面的方向。这里，以第一方向x和第二方向y相互垂直为示例。另外，附图1中隐去部分第一隔离层14和第二隔离层15，以清晰示意位于第一隔离层14和第二隔离层15底部的位线11及有源区110等。
本实施例中，如图1所示，多个着陆焊盘13呈六方排布，其在第二方向（y方向）上由第一隔离层14隔离，其在第一方向（x方向）上由第二隔离层15隔离。具体的，所述第二隔离层15包括第一部分151和连接第一部分151的第二部分152，第一部分151沿第一方向沿伸，第二部分152沿第二方向延伸，第一隔离层14和第二隔离层15将多六方排布的多个接触焊盘充分彼此隔离而并不占用位线周围的其他空间，不损伤接触孔T0内金属的体积，进而能够增大着陆焊盘13的设置空间，增大着陆焊盘13与接触插塞12的接触面积，改善半导体结构的接触不良等问题，提高半导体结构的电学性能和良率。
在本实施例中，如图2和图3所示，衬底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。在一具体实施例中，衬底10为硅衬底。衬底10中包括有源区110、浅沟槽隔离结构140和字线130，其中，浅沟槽隔离结构140用于隔离相邻有源区110；字线130沿第一方向x延伸。
参见图1和图2，位于衬底上的位线11，沿第一方向x并列排布，沿第二方向y延伸，其底部与沿第二方向y并列排布的多个有源区110相接触。位线11可以包括沿第二方向y延伸，且依次层叠的位线接触层113、位线阻挡层114和位线导电层111，以及还包括覆盖位线接触层113、位线阻挡层114和位线导电层111的位线绝缘层112。
示例地，位线接触层113的材料可包括多晶硅、掺杂多晶硅。位线阻挡层114的材料可包括金属氮化物，例如氮化钛、氮化钨、氮化钽等。位线导电层111的材料可包括钨、钛、铜、金、钴、镍等。位线绝缘层112的材料包括但不限于氮化硅。
本公开实施例中，参见附图2，相邻的位线11之间包括沿第一方向x和第二方向y间隔排布的多个接触孔T0，接触孔T0呈阵列排布。结合附图4，多个绝缘层16，沿第一方向x延伸，与沿第二方向y延伸的位线相交，从而在相邻的两条绝缘层16和相邻的两条位线11之间限定出暴露衬底10的接触孔T0。示例地，绝缘层16的材料包括但不限于氧化物、氮化物或者氮氧化物等绝缘材料。具体地，绝缘层16的材料为氮化硅。
继续参见附图2，接触孔T0中包括接触插塞12，和位于接触插塞12上的着陆焊盘13。
在一些实施例中，如图1所示，第i行的着陆焊盘13从接触插塞12在的第一方向x上向一侧扩大；第i＋1行的着陆焊盘13从接触插塞12在的第一方向x上向另一侧扩大；其中，i大于等于1。也就是说，着陆焊盘13交错分布，第i行的着陆焊盘13相对于接触插塞12例如向左侧偏移（也即，向左侧扩大），第i＋1行的着陆焊盘13相对于接触插塞12例如向右侧偏移（也即向右侧扩大），着陆焊盘13呈六方排布，一列着陆焊盘13沿折线形分布。
在一些实施例中，如图1和图2所示，着陆焊盘13偏移至覆盖部分位线11的顶表面，部分着陆焊盘13位于位线11上。也即，着陆焊盘13覆盖在接触插塞12的导电层121的全部顶表面，且覆盖一条位线11的部分顶表面。也就是说，着陆焊盘13覆盖接触插塞12的导电层121的顶表面，且着陆焊盘13的一侧延伸至位线11上，这样，能够增大着陆焊盘13的设置空间。着陆焊盘13交错分布，呈六方排布，可以实现后续在其上形成的电容呈最密堆积，且本实施例中着陆焊盘13，尤其是接触孔T0内的金属没有被截断，导电层121横向直径没有被缩小，着陆焊盘13和接触插塞12在接触孔T0内充分接触。
这里，着陆焊盘13覆盖位线11的部分顶表面。具体地，着陆焊盘13可以覆盖位线11顶表面的1/5-4/5，优选为2/5-3/5，因为覆盖面积过大会导致相邻的着陆焊盘13之间的绝缘材料的填充空间较小，进而导致相邻的着陆焊盘13之间的寄生电容增大；而覆盖面积过小意味着着陆焊盘13的导电材料的填充空间较小，进而导致着陆焊盘13的顶表面面积较小，不利于后续与电容结构等器件电连接。
继续参见附图2，第二隔离层15的底表面不高于位线11的顶表面。进一步地，第二隔离层15完全位于位线11的位线绝缘层112上，第二隔离层15底表面位于位线11的顶表面上，也即，第二部分152的底表面与位线11的顶表面大约齐平，以实现隔离相邻两个着陆焊盘13的目的。同时，当第二隔离层15，第二部分152的底表面与位线11的顶表面大约齐平时，第二隔离层15并没有沿伸至接触孔T0内，没有占据接触孔T0内的体积，进而避免减少接触插塞12的导电层121的横向直径，以免接触插塞12和着陆焊盘13出现接触问题。
本公开实施例中，参见附图2，着陆焊盘13的材料包括但不限于钨（W）、钴（Co）、铜（Cu）、铝（Al）、多晶硅、掺杂硅、硅化物或其任何组合。
可以理解的是，通过设置着陆焊盘13完全覆盖接触插塞12，可以增大接触插塞12与着陆焊盘13的接触面积，改善半导体结构的接触不良等问题，提高半导体结构的电学性能和良率。
在本公开的一些实施例中，参见附图2，接触插塞12包括接触层120、阻挡层122和导电层121。具体地，接触层120部分填充接触孔T0，阻挡层122覆盖接触孔T0的侧壁和接触层120的顶表面，导电层121覆盖阻挡层122，将接触孔T0完全填充。
本公开实施例中，参见附图2，接触层120的材料包括但不限于多晶硅。阻挡层122的材料包括但不限于钛（Ti）、氮化钛（TiN）、钽（Ta）和氮化钽（TaN）。导电层121的材料包括但不限于钨（W）、钴（Co）、铜（Cu）、铝（Al）、多晶硅、掺杂硅、硅化物或其任何组合。这里，导电层121的材料和着陆焊盘13的材料可以相同，也可以不同。
可以理解的是，设置阻挡层122，可以改善或避免导电层121中的材料（例如，金属离子）扩散至位线11中，导致半导体结构出现漏电等现象。
需要说明的是，在本公开实施例中，覆盖接触孔T0的侧壁和接触层120的顶表面的结构为阻挡层122。在一些其他实施例中，覆盖接触孔T0的侧壁和接触层120的顶表面的结构还可以为导电连接层，导电连接层可以降低接触层120和着陆焊盘13之间的接触电阻。导电连接层的材料可以包括钴硅化物、镍硅化物或锰硅化物。
在本公开的一些实施例中，参见附图2，在垂直第二方向y的截面上，接触插塞12的顶部的宽度D1大于接触插塞12的底部的宽度D2。
本公开实施例中，参见附图4，在垂直第一方向x的截面上，接触插塞12的顶部的宽度D3大于接触插塞12的底部的宽度D4。
可以理解的是，通过设置接触插塞12的顶部的宽度大于接触插塞12的底部的宽度，一方面，可以进一步增大接触插塞12的顶表面面积，从而增大接触插塞12与着陆焊盘13的接触面积，改善接触插塞12与着陆焊盘13之间接触不良的问题；另一方面，还可以增大接触插塞12的填充空间，如此，能够进一步降低接触插塞12与着陆焊盘13之间的接触电阻。
在一些实施例中，如图1和图4所示，多条第一隔离层14，位于位线11表面和绝缘层16表面上，第一隔离层14沿第一方向x延伸；多条第二隔离层15，包括位于绝缘层16表面上的第一部分151和位于位线11上的第二部分152，第一部分151沿第一方向x延伸，第二部分152沿第二方向y延伸，第一部分151连接沿第二方向y上相邻的两个第二部分152；多个着陆焊盘13由第一隔离层14和第二隔离层15彼此隔离。
应当理解，如图1所示，在一列着陆焊盘13沿折线形交错分布的基础上，一条第二隔离层15中，第i行的第二部分152与第i＋1行的第二部分152，分别和第i行的着陆焊盘13，以及第i+1行的着陆焊盘13相对应，第i行的第二部分152与第i＋1行的第二部分152彼此朝向相反方向偏移，具体而言，第i行的着陆焊盘13，使得第i行的第二部分152例如向左侧偏移，覆盖第i行的着陆焊盘13的端部，第i+1行的着陆焊盘13，使得第i+1行的第二部分152例如向右侧偏移，覆盖第i+1行的着陆焊盘13的端部；第一部分151连接相邻的两个第二部分152；第二隔离层15在平行于衬底平面的截面呈弯折状。
在本公开的一些实施例中，如图1和图2所示，多个着陆焊盘13交错分布；其中，沿第二方向y间隔排布的多个着陆焊盘13，通过多个第一隔离层14隔离（如附图4所示），第一隔离层14的底表面与着陆焊盘13的底表面齐平；沿第一方向x间隔排布的多个着陆焊盘13，通过多个第二隔离层15隔离（如附图2所示），第二隔离层15的底表面与着陆焊盘13的底表面齐平。
本公开实施例中，第一隔离层14的材料和第二隔离层15的材料包括但不限于氧化物、氮化物或者氮氧化物等绝缘材料，第一隔离层14和第二隔离层15还可以采用氧化物-氮化物-氧化物（ONO）的叠层结构。这里，第一隔离层14和第二隔离层15的材料可以相同也可以不同。具体地，第一隔离层14和第二隔离层15的材料为氮化硅、氮氧化硅，或者氮碳化硅。
可以理解的是，通过设置多个第一隔离层14和第二隔离层15，隔离多个间隔排布着陆焊盘13，有利于减少着陆焊盘13与着陆焊盘13之间的泄露电流和寄生电容，进而改善半导体结构的电学性能。
本公开实施例中，参见附图3，半导体结构还包括防扩散层131，位于着陆焊盘13和位线11之间。这里，防扩散层131可以避免着陆焊盘13的导电材料（例如，金属离子）扩散至位线11中，导致半导体结构出现漏电等现象。
本公开实施例中，防扩散层131的材料包括但不限于钛（Ti）、氮化钛（TiN）、钽（Ta）和氮化钽（TaN）。防扩散层131的材料和阻挡层122的材料可以相同，也可以不同。具体地，防扩散层131的材料可以为氮化钛。
在本公开的一些实施例中，参见附图4，多个绝缘层16，位于相邻的两条位线（附图4未示出）之间，沿第二方向y间隔排布，隔离多个接触插塞12；着陆焊盘13还覆盖相邻的两个绝缘层16的部分顶表面。这里，着陆焊盘13覆盖绝缘层16的部分顶表面，也可以进一步增大着陆焊盘13的设置空间，降低着陆焊盘13与电容结构等器件电连接时的接触电阻。
在本公开的一些实施例中，半导体结构还包括：电容结构（图中未示出），位于着陆焊盘13上；接触插塞12通过着陆焊盘13连接电容结构。
可以理解的是，电容结构可以通过着陆焊盘13和接触插塞12实现与有源区110的源区或漏区电连接。由于本公开实施例中提供的接触插塞12与着陆焊盘13的接触面积较大，且着陆焊盘13具有较大的顶表面面积，如此，在充分隔离着陆焊盘的同时，可以避免损伤接触孔T0内着陆焊盘13或接触插塞12体积，增加着陆焊盘13与接触插塞12的接触，减少接触缺陷，以及减小电容结构与有源区110电连接的接触电阻，提高半导体结构的电学性能和良率。
本公开实施例还提供了一种半导体结构的制造方法。附图5为本公开实施例提供的一种半导体结构的制造方法的流程示意图。参见附图5，方法包括如下步骤：
步骤S101：提供衬底；
步骤S102：形成沿第一方向间隔排布，并沿第二方向延伸的多条位线；第一方向和第二方向均平行于衬底表面，第一方向与第二方向相互垂直；
步骤S103：形成沿第一方向延伸的多条绝缘层；相邻的两条绝缘层和相邻的两条位线之间限定出暴露衬底的接触孔；
步骤S104：部分填充接触孔，形成多个接触插塞；
步骤S105：填充接触孔的剩余空间，形成初始焊盘材料层，初始焊盘材料层还覆盖位线和绝缘层的表面；
步骤S106：沿第一方向，刻蚀初始焊盘材料层未覆盖接触插塞的部分，直至暴露位线表面和绝缘层表面，剩余初始焊盘材料层形成沿第一方向延伸的焊盘材料层；
步骤S107：在相邻的焊盘材料层之间沉积第一绝缘材料，形成沿第一方向延伸的多个第一隔离层；
步骤S108：对焊盘材料层未覆盖接触插塞的部分进行多次刻蚀，直至暴露位线表面和绝缘层表面，剩余焊盘材料层形成多个着陆焊盘，多个着陆焊盘分别位于多个接触插塞上（也即，每个着陆焊盘位于对应的一个接触插塞上）；
步骤S109：在暴露的位线和绝缘层的表面上沉积第二绝缘材料，形成第二部分和第一部分；第一部分沿第一方向延伸，第二部分沿第二方向延伸，第一部分连接沿第二方向上相邻的第二部分；第一部分和第二部分构成第二隔离层。
附图6至附图40为本公开实施例提供的一种半导体结构在制造过程中的结构示意图，其中，附图6至附图14为沿附图1中B-B’线的垂直剖面示意图；附图16至附图18、附图20至附图27、附图29、附图30和附图32至附图39为沿附图1中A-A’线的垂直剖面示意图；附图15、附图19、附图28、附图31和附图40为半导体结构的投影示意图。以下结合附图6至附图40对本公开实施例提供的半导体结构的制造方法进行进一步说明。
需要说明的是，为了清晰本实施例的内容，在附图6至附图40中的垂直剖面示意图中，仅示出了位线11的局部结构；在附图6至附图40中的投影示意图中，隐去了位线11，并且示出了后续形成的着陆焊盘13与接触插塞12部分重叠的投影。下文不再赘述。
首先，如图2所示，执行步骤S101，提供衬底10。
本实施例中，衬底10可以为半导体衬底；具体包括至少一个单质半导体材料（例如为硅（Si）衬底、锗（Ge）衬底等）、至少一个III-V化合物半导体材料（例如为氮化镓（GaN）衬底、砷化镓（GaAs）衬底、磷化铟（InP）衬底等）、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底10为硅衬底。
衬底10中包括有源区110和隔离相邻有源区110的浅沟槽隔离结构140。这里，对有源区110和浅沟槽隔离结构140不过多赘述。
接着，如图1和图2所示，执行步骤S102，形成沿第一方向x间隔排布，并沿第二方向y延伸的多条位线11；其中，第一方向x和第二方向y均平行于衬底10表面，第一方向x与第二方向y相互垂直。
本公开实施例中，如图2所示，形成位线11的具体步骤可以包括：首先，在有源区110上形成沿第二方向y延伸的位线接触层113；之后，在位线接触层113上形成位线阻挡层114；接着，在位线阻挡层114上形成沿第二方向y延伸的位线导电层111；然后，形成覆盖上述三层结构的位线绝缘层；最后，刻蚀部分位于位线导电层111顶部的位线绝缘层112，形成如附图2所示的位线11。
接着，如图4所示，执行步骤S103，形成沿第一方向x延伸的多条绝缘层16；相邻的两条绝缘层16和相邻的两条位线之间限定出暴露衬底的接触孔T0。示例地，形成绝缘层16可以先于位线11和位线11之间的隔离结构上沉积牺牲材料，牺牲材料覆盖整个位线；接着，选择性刻蚀牺牲材料，形成与位线11相交的沟槽，并在沟槽内沉积绝缘材料，形成绝缘层16，绝缘层16位于位线11之间并和位线11相交；之后，移除掉牺牲材料，至暴露底部衬底，形成接触孔T0，接触孔T0呈阵列排布，并由相邻的两条绝缘层16和相邻的两条位线11限定。
参见图2至图4，执行步骤S104，部分填充接触孔T0，形成多个接触插塞12。同时，执行步骤S105，填充接触孔T0的剩余空间，形成初始焊盘材料层，初始焊盘材料层还覆盖位线11和绝缘层16的表面。
在本公开的一些实施例中，形成多个接触插塞和初始焊盘材料层的具体步骤，包括：
如图2所示，在接触孔T0中沉积导电材料填充部分接触孔T0，形成接触层120；
接着，参见附图6，在位线11上沉积第一导电材料21；第一导电材料21覆盖接触层的顶表面和接触孔的侧壁，并延伸至位线11和绝缘层的顶表面；其中，位于接触孔T0中的第一导电材料21作为阻挡层122（如附图16所示）；
然后，如图6所示，在第一导电材料21上沉积第二导电材料22；其中，如图16所示，将接触孔T0完全填充的第二导电材料22作为导电层121；接触层120、阻挡层122和导电层121构成接触插塞12（如附图16所示）；覆盖位线、绝缘层和接触插塞的第一导电材料21和第二导电材料22作为初始焊盘材料层23’（如附图6所示）。
需要说明的是，由于附图6为沿附图1中B-B’线的垂直剖面示意图，无法示出接触插塞，因此，这里形成的接触插塞12的具体结构可参见附图16。
本公开实施例中，参见附图6，第一导电材料21包括但不限于钛（Ti）、氮化钛（TiN）、钽（Ta）和氮化钽（TaN），第二导电材料22包括但不限于钨（W）、钴（Co）、铜（Cu）、铝（Al）、多晶硅、掺杂硅、硅化物或其任何组合。这里，沉积第一导电材料21和第二导电材料22可采用物理气相沉积（PVD）、化学气相沉积（CVD）或原子层沉积（ALD）工艺中的一种或多种。
可以理解的是，通过沉积第一导电材料21和第二导电材料22，同步形成接触插塞12和初始焊盘材料层23’，能够缩短工艺流程，节约成本，提高工艺效率。应当理解的是，在一些实施例中，接触插塞12和初始焊盘材料层23’也可以选择不在同一步骤中形成。
本公开实施例中，在垂直第二方向y的截面上，接触插塞12的顶部的宽度D1大于接触插塞12的底部的宽度D2（如附图16所示）；在垂直第一方向x的截面上，接触插塞12的顶部的宽度D3大于接触插塞12的底部的宽度D4（如附图4所示）。这里，通过设置接触插塞12的顶部的宽度大于接触插塞12的底部的宽度，可以进一步增大接触插塞12的顶表面面积，从而增大接触插塞12与后续形成的着陆焊盘的接触面积，并且，可以增大接触插塞12的填充空间，改善半导体结构的接触不良等问题。
接着，执行步骤S106，沿第一方向x，刻蚀初始焊盘材料层未覆盖接触插塞的部分，直至暴露位线表面和绝缘层表面，剩余初始焊盘材料层形成沿第一方向x延伸的焊盘材料层。
在本公开的一些实施例中，形成沿第一方向x延伸的焊盘材料层23，包括：
在初始焊盘材料层23’上形成图案化的第一掩膜层32（如附图11所示）；图案化的第一掩膜层32沿第二方向y间隔排布，且沿第一方向x延伸；
通过图案化的第一掩膜层32刻蚀初始焊盘材料层23’，形成焊盘材料层23（如附图12所示）。
接着，执行步骤S107，形成沿第一方向延伸的多个第一隔离层。示例地，在相邻的焊盘材料层23之间沉积第一绝缘材料37，形成沿第一方向x延伸的的多个第一隔离层14（如附图13、14所示）。
本公开实施例中，刻蚀初始焊盘材料层23’，可以采用干法刻蚀的工艺，例如，反应离子刻蚀、溅射刻蚀、磁场增强反应离子刻蚀、反应离子束刻蚀或高密度等离子体刻蚀；沉积第一绝缘材料37，可采用物理气相沉积（PVD）、化学气相沉积（CVD）或原子层沉积（ALD）工艺中的一种或多种。第一绝缘材料37包括但不限于氧化硅、碳氧化硅或者氮化硅。
本公开实施例还对形成图案化的第一掩膜层32的制备工艺进行了详细说明，具体步骤如下所示。
首先，参见附图6，在初始焊盘材料层23’上依次沉积第一牺牲层31、初始第一硬掩膜32’、初始第二硬掩膜33’和第三光刻胶层34’；其中，初始第二硬掩膜33’包括第一子层331和第二子层332。
然后，参见附图7和附图8，刻蚀部分第三光刻胶层34’，形成图案化的第三光刻胶层34，按照图案化的第三光刻胶层34，对初始第二硬掩膜33’进行刻蚀，形成第二硬掩膜33。
接着，参见附图9和附图10，在第二硬掩膜33上依次沉积初始第三侧墙材料层35和初始第三硬掩膜36，并刻蚀部分初始第三侧墙材料层35和初始第三硬掩膜36，形成第三侧墙材料层（附图10未示出）和第三硬掩膜（附图10未示出）；其中，第三硬掩膜位于相邻的第二硬掩膜33之间；第三侧墙材料层位于第三硬掩膜的侧壁和底部。
最后，参见附图11，以第二硬掩膜33和第三硬掩膜为阻挡，刻蚀部分初始第一硬掩膜32’，形成图案化的第一掩膜层32。
本公开实施例中，通过图案化的第一掩膜层32刻蚀初始焊盘材料层23’时，可以将位线11中的位线绝缘层作为刻蚀阻挡层，刻蚀部分第一牺牲层31和部分初始焊盘材料层23’，形成焊盘材料层23后，去除剩余的第一牺牲层31。
本公开实施例中，沉积第一牺牲层31、初始第一硬掩膜32’、初始第二硬掩膜33’、第三光刻胶层34’、初始第三侧墙材料层35和初始第三硬掩膜36，可采用物理气相沉积（PVD）、化学气相沉积（CVD）或原子层沉积（ALD）工艺中的一种或多种；刻蚀部分第三光刻胶层34’、初始第二硬掩膜33’、初始第三侧墙材料层35、初始第三硬掩膜36和初始第一硬掩膜32’，可以采用干法刻蚀的工艺。
接着，如图39和图40所示，执行步骤S108，对焊盘材料层未覆盖接触插塞的部分进行多次刻蚀，直至暴露位线表面和绝缘层表面，剩余焊盘材料层形成多个着陆焊盘13，多个着陆焊盘13分别位于多个接触插塞12上，也即每个着陆焊盘13位于对应的一个接触插塞12上。同时，执行步骤S109，在暴露的位线和绝缘层的表面上沉积第二绝缘材料，形成第二部分152和第一部分151；第一部分151沿第一方向x延伸，第二部分152沿第二方向y延伸，第一部分151连接沿第二方向y上相邻的第二部分152；第一部分151和第二部分152构成第二隔离层15。
在本公开的一些实施例中，对焊盘材料层未覆盖接触插塞的部分进行多次刻蚀，包括：
在焊盘材料层23上形成图案化的第二掩膜层42（如附图24所示）；图案化的第二掩膜层42沿第一方向x间隔排布，沿第二方向y延伸，且覆盖住接触插塞12，以保留焊盘材料层23位于接触插塞12上的部分，形成着陆焊盘；
通过图案化的第二掩膜层42对焊盘材料层23进行第一次刻蚀，形成多个第一沟槽T1（如附图25所示），第一沟槽T1暴露第奇数列的位线11的部分顶表面，以及暴露部分绝缘层的表面；
在第一沟槽T1内沉积第二绝缘材料47（如附图26所示），形成部分第二隔离层15（如附图27、28所示）。其中，第二隔离层15包括位于绝缘层表面上的第一部分151和位于位线上的第二部分152，第一部分151沿第一方向x延伸，第二部分152沿第二方向y延伸，第一部分151连接沿第二方向y上相邻的第二部分152。本实施例，第一部分151和第二部分152同时形成，在其他实施例中，第一部分151和第二部分152也可以分两步形成。
本公开实施例中，参见附图24，在形成图案化的第二掩膜层42之前，方法还包括：在焊盘材料层23上沉积第二牺牲层41，第二牺牲层41的材料包括但不限于非晶碳（Carbon）。由于非晶碳具有较高的选择刻蚀比，有利于改善图案化的第二掩膜层42高度不一致的问题，控制后续刻蚀焊盘材料层23的均匀性。
本公开实施例中，参见附图25，刻蚀焊盘材料层23可以采用干法刻蚀的工艺，例如，反应离子刻蚀、溅射刻蚀、磁场增强反应离子刻蚀、反应离子束刻蚀或高密度等离子体刻蚀。
本公开实施例中，参见附图26，沉积第二绝缘材料47可采用物理气相沉积（PVD）、化学气相沉积（CVD）或原子层沉积（ALD）工艺中的一种或多种。第二绝缘材料47包括但不限于氧化物、氮化物或者氮氧化物等绝缘材料，第二绝缘材料47和第一绝缘材料37可以相同，也可以不同。此处不做具体限定。
在本公开的一些实施例中，在焊盘材料层23上形成图案化的第二掩膜层42，具体步骤包括：
在焊盘材料层23上依次沉积初始第一掩膜材料层42’、初始第二掩膜材料层43’和第一光刻胶层44’（如附图17所示）；
将掩膜版的图案转移至第一光刻胶层44’上，形成图案化的第一光刻胶层44（如附图18、19所示）；
按照图案化的第一光刻胶层44，对初始第二掩膜材料层43’进行刻蚀，形成第二掩膜材料层43（如附图20所示）；
在第二掩膜材料层43上沉积初始第一侧墙材料层45’和初始第三掩膜材料层46’（如附图21、22所示）；
刻蚀部分初始第一侧墙材料层45’和初始第三掩膜材料层46’，形成第一侧墙材料层45和第三掩膜材料层46（如附图23所示）；其中，第三掩膜材料层46位于相邻的第二掩膜材料层43之间；第一侧墙材料层45位于第三掩膜材料层46的侧壁和底部；
以第二掩膜材料层43和第三掩膜材料层46为阻挡，刻蚀部分第一侧墙材料层45和部分初始第一掩膜材料层42’，形成图案化的第二掩膜层42（如附图24所示）；图案化的第二掩膜层42的图案密度大于图案化的第一光刻胶层44的图案密度。
本公开实施例中，参见附图19，在垂直衬底表面的方向的截面，也即竖直方向z的截面上，图案化的第一光刻胶层44包括主体部441和凸出部442。其中，主体部441覆盖一条位线和相邻的两侧的接触插塞，凸出部442沿第二方向y交错排布于主体部441的两侧，覆盖一条位线的部分顶表面。这样，可以使得后续形成的多行着陆焊盘13交错排布。
本公开实施例中，参见附图23，通过控制刻蚀工艺，对初始第一侧墙材料层45’和初始第三掩膜材料层46’进行刻蚀，直至暴露出第二掩膜材料层43的顶表面，使得形成的第一侧墙材料层45在垂直第二方向y的截面上呈U形。
本公开实施例中，参见附图24，形成图案化的第二掩膜层42是通过反向自对准双重图案（Reverse Self Aligned Doubled Patterning，Reverse SADP）技术实现的。采用该技术，可以使得图案化的第二掩膜层42的图案密度大于图案化的第一光刻胶层44的图案密度，获得具有倍增的图案密度，改善掩模版无法直接形成过小的制程窗口的问题。具体地，图案化的第二掩膜层42的图案密度可以是图案化的第一光刻胶层44的图案密度的2倍。
本公开实施例中，参见附图25，通过图案化的第二掩膜层42刻蚀焊盘材料层23时，可以将位线11中的位线绝缘层作为刻蚀阻挡层，刻蚀部分第二牺牲层41和部分焊盘材料层23，然后去除剩余的第二牺牲层41。
本公开实施例中，初始第一掩膜材料层42’的材料包括但不限于氧化硅等氧化物（Oxide）。初始第二掩膜材料层43’包括第三子层431和第四子层432，第三子层431的材料包括但不限于旋涂硬掩膜（SOH）。第四子层432的材料包括但不限于氮氧化硅（SiON）、氧化硅、氮化硅和多晶硅。初始第一侧墙材料层45’的材料包括但不限于氧化硅等氧化物。初始第三掩膜材料层46’的材料包括但不限于旋涂硬掩膜。
本公开实施例中，沉积第二牺牲层41、初始第一掩膜材料层42’、初始第二掩膜材料层43’、第一光刻胶层44’、初始第一侧墙材料层45’和初始第三掩膜材料层46’，可采用物理气相沉积（PVD）、化学气相沉积（CVD）或原子层沉积（ALD）工艺中的一种或多种制备。
本公开实施例中，刻蚀初始第一掩膜材料层42’、初始第二掩膜材料层43’、初始第一侧墙材料层45’、初始第三掩膜材料层46’和第一侧墙材料层45，可以采用干法刻蚀工艺。
在本公开的一些实施例中，对焊盘材料层23未覆盖接触插塞12的部分进行多次刻蚀，还包括：
在焊盘材料层23上形成图案化的第三掩膜层52（如附图36所示）；图案化的第三掩膜层52沿第一方向x间隔排布，且沿第二方向y延伸；并且，图案化的第三掩膜层52覆盖第一沟槽T1；
通过图案化的第三掩膜层52对焊盘材料层23进行第二次刻蚀，形成多个第二沟槽T2和多个着陆焊盘13（如附图37所示）；第二沟槽T2位于相邻的第一沟槽T1之间，且第二沟槽T2暴露第偶数列的位线11的部分顶表面，以及暴露绝缘层的部分表面；
在第二沟槽T2内再次沉积第二绝缘材料，形成第二隔离层15；第二隔离层15，将沿第一方向x间隔排布的多个着陆焊盘13隔离（如附图38和附图39所示）。
需要说明的是，关于对焊盘材料层23进行第二次刻蚀的详细说明可以参照上述对焊盘材料层23进行第一次刻蚀的方法步骤，此处不再赘述。
本公开实施例中，参见附图36，在形成图案化的第三掩膜层52之前，方法还包括：在焊盘材料层23上沉积第三牺牲层51，第三牺牲层51的材料包括但不限于非晶碳。
本公开实施例中，参见附图37，着陆焊盘13覆盖位线11的部分顶表面。具体地，着陆焊盘13可以覆盖位线11顶表面的1/5-4/5，优选为2/5-3/5，因为覆盖面积过大会导致相邻的着陆焊盘13之间的绝缘材料的填充空间较小，进而导致相邻的着陆焊盘13之间的寄生电容增大；而覆盖面积过小意味着着陆焊盘13的导电材料的填充空间较小，进而导致着陆焊盘13的顶表面面积较小，不利于后续与电容结构等器件电连接。
本公开实施例中，在垂直竖直方向z的截面上，多行着陆焊盘13交错排布（如附图1所示）。
本公开实施例中，着陆焊盘13还可以覆盖相邻的两个绝缘层16的部分顶表面（如附图4所示）。
在本公开的一些实施例中，在焊盘材料层23上形成图案化的第三掩膜层52，具体步骤包括：
在焊盘材料层23上依次沉积初始第四掩膜材料层52’、初始第五掩膜材料层53’和第二光刻胶层54’（如附图29所示）；
将掩膜版（也即第一次刻蚀所采用的掩膜版）的图案转移至第二光刻胶层54’上，形成图案化的第二光刻胶层54（如附图30、31所示）；其中，在垂直衬底表面的方向z的截面上，图案化的第一光刻胶层44的正投影与图案化的第二光刻胶层54的正投影存在部分重叠；
按照图案化的第二光刻胶层54，对初始第五掩膜材料层53’进行刻蚀，形成第五掩膜材料层53（如附图32所示）；
在第五掩膜材料层53上沉积初始第二侧墙材料层55’和初始第六掩膜材料层56’（如附图33、34所示）；
刻蚀部分初始第二侧墙材料层55’和初始第六掩膜材料层56’，形成第二侧墙材料层55和第六掩膜材料层56（如附图35所示）；第六掩膜材料层56位于相邻的第五掩膜材料层53之间；第二侧墙材料层55位于第六掩膜材料层56的侧壁和底部；
以第五掩膜材料层53和第六掩膜材料层56为阻挡，刻蚀部分第二侧墙材料层55和部分初始第四掩膜材料层52’，形成图案化的第三掩膜层52（如附图36所示）；图案化的第三掩膜层52的图案密度大于图案化的第二光刻胶层54的图案密度。
需要说明的是，关于形成图案化的第三掩膜层52的详细说明可以参照上述形成图案化的第二掩膜层42的方法步骤，此处不再赘述。
本公开实施例中，参见附图29，初始第五掩膜材料层53’包括第五子层531和第六子层532，第五子层531的材料包括但不限于旋涂硬掩膜。第六子层532的材料包括但不限于氮氧化硅、氧化硅、氮化硅和多晶硅。
本公开实施例中，参见附图31，图案化的第一光刻胶层44的正投影与图案化的第二光刻胶层54的正投影存在部分重叠，如此，可以控制后续形成的第二沟槽T2位于第一沟槽T1之间。
可以理解的是，通过对焊盘材料层23进行多次刻蚀，直至暴露部分位线11的顶表面为止，以形成着陆焊盘13。本公开实施例可以增大工艺窗口（process window），降低光刻对准难度，进而可以避免刻蚀到接触插塞12的导电层121。如此，使得第二隔离层15位于位线11上，而不需要占用位线11周围的其他空间，不损伤接触孔T0内金属的体积，进而能够增大着陆焊盘13的设置空间，增大着陆焊盘13与接触插塞12的接触面积，改善半导体结构的接触不良等问题，提高半导体结构的电学性能和良率。
在本公开的一些实施例中，参见附图38和附图39，在第二沟槽T2内再次沉积第二绝缘材料47，形成第二隔离层15；第二隔离层15，将沿第一方向x间隔排布的多个着陆焊盘13隔离。
本公开实施例中，参见附图39，沿第一方向x间隔排布的多个着陆焊盘13，通过多个第二隔离层15隔离；并且，参见附图4，沿第二方向y间隔排布的多个着陆焊盘13，通过多个第一隔离层14隔离。
本实施例中，第一隔离层14和第二隔离层15分别两步形成。在其他实施例中，在光刻机刻蚀精度能够满足要求的情况下，第一隔离层14和第二隔离层15可以同时制备。
本公开实施例中，形成半导体结构的制造方法还包括：形成位于着陆焊盘13上的电容结构；电容结构可以通过着陆焊盘13、接触插塞12，与有源区110的源区或漏区进行电连接。
需要说明的是，本公开实施例提供的半导体结构及其制造方法可应用于DRAM结构或其他半导体器件中，在此不做过多限定。本公开提供的半导体结构的实施例与半导体结构的制造方法的实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种半导体结构，其特征在于，包括：
衬底；
多条位线，位于所述衬底上，沿第一方向间隔排布，并沿第二方向延伸；所述第一方向和所述第二方向均平行于所述衬底表面，所述第一方向与所述第二方向相互垂直；
多条绝缘层，位于所述衬底上，并沿所述第一方向延伸；相邻的两条所述绝缘层和相邻的两条所述位线之间限定出暴露所述衬底的接触孔；
多个接触插塞，每个所述接触插塞位于对应的一个所述接触孔内；
多个着陆焊盘，每个所述着陆焊盘位于对应的一个所述接触插塞上；
多条第一隔离层，位于所述位线表面和所述绝缘层表面上，所述第一隔离层沿所述第一方向延伸；
多条第二隔离层，包括位于所述绝缘层表面上的第一部分和位于所述位线上的第二部分，所述第一部分沿所述第一方向延伸，所述第二部分沿所述第二方向延伸，所述第一部分连接沿所述第二方向上相邻的两个所述第二部分；所述多个着陆焊盘由所述第一隔离层和所述第二隔离层彼此隔离。
2.根据权利要求1所述的半导体结构，其特征在于，所述第二隔离层的底表面不高于所述位线的顶表面。
3.根据权利要求1所述的半导体结构，其特征在于，
第i行的所述着陆焊盘从所述接触插塞在的所述第一方向上向一侧扩大；
第i＋1行的所述着陆焊盘从所述接触插塞在的所述第一方向上向另一侧扩大；其中，i大于等于1。
4.根据权利要求3所述的半导体结构，其特征在于，
一条所述第二隔离层中，所述第i行的所述第二部分与所述第i＋1行的所述第二部分彼此朝向相反的方向偏移，所述第二隔离层在平行于所述衬底平面的截面呈弯折状。
5.根据权利要求1所述的半导体结构，其特征在于，
在垂直所述第二方向的截面上，所述接触插塞的顶部的宽度大于所述接触插塞的底部的宽度。
6.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：电容结构，位于所述着陆焊盘上；
所述接触插塞通过所述着陆焊盘连接所述电容结构。
7.一种半导体结构的制造方法，其特征在于，包括：
提供衬底；
形成沿第一方向间隔排布，并沿第二方向延伸的多条位线；所述第一方向和所述第二方向均平行于所述衬底表面，所述第一方向与所述第二方向相互垂直；
形成沿第一方向延伸的多条绝缘层；相邻的两条所述绝缘层和相邻的两条所述位线之间限定出暴露所述衬底的接触孔；
部分填充所述接触孔，形成多个接触插塞；
填充所述接触孔的剩余空间，形成初始焊盘材料层，所述初始焊盘材料层还覆盖所述位线和所述绝缘层的表面；
沿所述第一方向，刻蚀所述初始焊盘材料层未覆盖所述接触插塞的部分，直至暴露所述位线表面和所述绝缘层表面，剩余所述初始焊盘材料层形成沿所述第一方向延伸的焊盘材料层；
在相邻的所述焊盘材料层之间沉积第一绝缘材料，形成沿所述第一方向延伸的多个第一隔离层；
对所述焊盘材料层未覆盖所述接触插塞的部分进行多次刻蚀，直至暴露所述位线表面和所述绝缘层表面，剩余所述焊盘材料层形成多个着陆焊盘，每个所述着陆焊盘位于对应的一个所述接触插塞上；
在暴露的所述位线和所述绝缘层的表面上沉积第二绝缘材料，形成第二部分和第一部分；所述第一部分沿所述第一方向延伸，所述第二部分沿所述第二方向延伸，所述第一部分连接沿所述第二方向上相邻的所述第二部分；所述第一部分和所述第二部分构成第二隔离层。
8.根据权利要求7所述的半导体结构的制造方法，其特征在于，形成沿所述第一方向延伸的所述焊盘材料层，包括：在所述初始焊盘材料层上形成图案化的第一掩膜层；所述图案化的第一掩膜层沿所述第二方向间隔排布，且沿所述第一方向延伸；
通过所述图案化的第一掩膜层刻蚀所述初始焊盘材料层，形成所述焊盘材料层。
9.根据权利要求7或8所述的半导体结构的制造方法，其特征在于，对所述焊盘材料层未覆盖所述接触插塞的部分进行多次刻蚀，包括：
在所述焊盘材料层上形成图案化的第二掩膜层；所述图案化的第二掩膜层沿所述第一方向间隔排布，且沿所述第二方向延伸；
通过所述图案化的第二掩膜层对所述焊盘材料层进行第一次刻蚀，形成多个第一沟槽，所述第一沟槽暴露第奇数列的所述位线的部分顶表面；
在所述第一沟槽内沉积第二绝缘材料，形成部分第二隔离层。
10.根据权利要求9所述的半导体结构的制造方法，其特征在于，对所述焊盘材料层未覆盖所述接触插塞的部分进行多次刻蚀，还包括：
在所述焊盘材料层上形成图案化的第三掩膜层；所述图案化的第三掩膜层沿所述第一方向间隔排布，且沿所述第二方向延伸；并且，所述图案化的第三掩膜层覆盖所述第一沟槽；
通过所述图案化的第三掩膜层对所述焊盘材料层进行第二次刻蚀，形成多个第二沟槽和多个所述着陆焊盘；所述第二沟槽位于相邻的所述第一沟槽之间，且所述第二沟槽暴露第偶数列的所述位线的部分顶表面；
在所述第二沟槽内再次沉积所述第二绝缘材料，形成所述第二隔离层；所述第二隔离层，将沿所述第一方向间隔排布的多个所述着陆焊盘隔离。
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