CN116249343A - 半导体器件 - Google Patents

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朴桐湜
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Abstract

一种半导体器件可以包括：衬底，包括单元区域和外围区域；栅极堆叠，位于所述外围区域上；层间绝缘层，位于所述栅极堆叠上；外围电路互连线，位于所述层间绝缘层上；以及互连绝缘图案，位于所述外围电路互连线之间。所述互连绝缘图案可以包括在与所述衬底的顶表面平行的第一方向上彼此间隔开的成对的垂直部分以及将所述垂直部分彼此连接的连接部分。所述互连绝缘图案的每一个所述垂直部分可以在与所述外围电路互连线的顶表面相同的水平高度处在所述第一方向上具有第一厚度并且在与所述外围电路互连线的底表面相同的水平高度处在所述第一方向上具有第二厚度。所述第一厚度可以基本上等于所述第二厚度。

Description

半导体器件
相关申请的交叉引用
本专利申请要求于2021年8月5日在韩国知识产权局提交的韩国专利申请No.10-2021-0103233的优先权，该申请的全部内容通过引用并入本文。
技术领域
本公开涉及半导体器件，并且具体地，涉及在外围区域上的外围电路互连线之间包括绝缘图案的半导体器件。
背景技术
由于半导体器件的小尺寸、多功能和/或低成本特性，它们被认为是电子工业中的重要元件。半导体器件可以被分类为用于存储数据的半导体存储器件、用于处理数据的半导体逻辑器件、以及包括存储器件和逻辑元件两者的混合半导体器件。
一般而言，半导体器件可以包括垂直地堆叠的图案和用于将图案彼此电连接的接触插塞。随着半导体器件的集成密度增加，图案之间和/或图案与接触插塞之间的距离减小。因此，图案之间和/或图案与接触插塞之间的寄生电容增加，因而这可能导致半导体器件的性能或运行速度劣化。
发明内容
本发明构思的一些实施例可以提供一种具有改进的电特性的半导体器件。
根据本发明构思的实施例，一种半导体器件可以包括：衬底，所述衬底包括单元区域和外围区域；栅极堆叠，所述栅极堆叠位于所述外围区域上；层间绝缘层，所述层间绝缘层位于所述栅极堆叠上；外围电路互连线，所述外围电路互连线位于所述层间绝缘层上；以及互连绝缘图案，所述互连绝缘图案位于所述外围电路互连线之间。所述互连绝缘图案可以包括在与所述衬底的顶表面平行的第一方向上彼此间隔开的成对的垂直部分，以及将所述垂直部分彼此连接的连接部分。所述互连绝缘图案的每一个所述垂直部分可以在与所述外围电路互连线的顶表面相同的水平高度处在所述第一方向上具有第一厚度并且在与所述外围电路互连线的底表面相同的水平高度处在所述第一方向上具有第二厚度。所述第一厚度可以基本上等于所述第二厚度。
根据本发明构思的实施例，一种半导体器件可以包括：衬底，所述衬底包括单元区域和外围区域，所述外围区域包括有源区和限定所述有源区的器件隔离层；栅极堆叠，所述栅极堆叠位于所述有源区上；层间绝缘层，所述层间绝缘层位于所述栅极堆叠上，所述层间绝缘层包括第一沟槽；以及位于所述层间绝缘层上的外围电路互连线和位于所述外围电路互连线之间的第一互连绝缘图案。所述第一互连绝缘图案可以位于所述第一沟槽的一部分中。所述第一互连绝缘图案可以在与所述衬底的顶表面垂直的方向上与所述器件隔离层交叠，并且所述第一互连绝缘图案的最上表面可以和与其相邻的一个所述外围电路互连线的顶表面共面。
根据本发明构思的实施例，一种半导体器件可以包括：衬底，所述衬底包括单元区域和外围区域，所述单元区域包括第一有源区和限定所述第一有源区的第一器件隔离层，所述外围区域包括第二有源区和限定所述第二有源区的第二器件隔离层；字线，所述字线在第一方向上延伸以与所述第一有源区交叉；位线结构，所述位线结构设置在所述字线上，所述位线结构在与所述第一方向垂直的第二方向上延伸；间隔物结构，所述间隔物结构位于所述位线结构的侧表面上；下接触，所述下接触位于所述间隔物结构之间并且连接到所述第一有源区；着陆焊盘，所述着陆焊盘位于所述下接触上，所述着陆焊盘延伸到所述位线结构的顶表面上的区域，所述着陆焊盘包括焊盘金属图案和位于所述焊盘金属图案与所述下接触之间的阻挡层；绝缘图案，所述绝缘图案至少部分地包围所述着陆焊盘的侧表面，所述绝缘图案的顶表面与所述着陆焊盘共面；电容器，所述电容器位于所述着陆焊盘的顶表面上；栅极堆叠，所述栅极堆叠位于所述第二有源区上；栅极间隔物结构，所述栅极间隔物结构位于每一个所述栅极堆叠的侧表面上；外围接触，所述外围接触位于所述栅极间隔物结构之间并且连接到所述第二有源区；第一层间绝缘层，所述第一层间绝缘层位于所述栅极间隔物结构的侧表面上并且至少部分地覆盖所述栅极间隔物结构的侧表面，而所述栅极间隔物结构的顶表面保持无所述第一层间绝缘层；第二层间绝缘层，所述第二层间绝缘层位于所述栅极堆叠和所述第一层间绝缘层上；外围电路互连线，所述外围电路互连线位于所述第一层间绝缘层上并且连接到所述外围接触；以及互连绝缘图案，所述互连绝缘图案位于所述外围电路互连线之间。所述互连绝缘图案可以包括在与所述衬底的顶表面平行的第一方向上彼此间隔开的成对的垂直部分，以及将所述垂直部分彼此连接的连接部分。所述互连绝缘图案的每一个所述垂直部分可以在与所述外围电路互连线的顶表面相同的水平高度处在所述第一方向上具有第一厚度并且在与所述外围电路互连线的底表面相同的水平高度处在所述第一方向上具有第二厚度。所述连接部分可以在与所述衬底的所述顶表面垂直的方向上具有第三厚度，并且所述第三厚度可以等于或大于所述第一厚度和所述第二厚度。
附图说明
图1是示意性地示出根据本发明构思的实施例的半导体器件的一部分的俯视图。
图2是示出根据本发明构思的实施例的半导体器件的一部分的俯视图。
图3是沿着图2的线A-A'、B-B'和C-C'截取的截面图。
图4是示出图3的一部分“aa”的放大截面图。
图5是示出根据比较示例的与图3的部分“aa”相对应的半导体器件的一部分的放大截面图。
图6A至图6R是沿着图2的线A-A'和C-C'截取以示出根据本发明构思的实施例的制作半导体器件的方法的截面图。
具体实施方式
现在将参考示出了示例实施例的附图更充分地描述本发明构思的示例实施例。相同的附图标记被用于附图中的相同构成元件，并且其重复描述被省略。将理解的是，尽管可以在本文中使用术语第一、第二等来描述各种元件，但是这些元件不应当受这些术语限制。这些术语仅用于区分一个元件和另一元件。因此，例如，在不脱离本发明构思的教导的情况下，在下面讨论的第一元件、第一部件或第一部分可能被称为第二元件、第二部件或第二部分。如本文所使用的，术语“和/或”包括相关列举的项目中的一个或更多个的任何和所有组合。注意，相对于一个实施例描述的方面可以被并入在不同实施例中，尽管未相对于此具体地描述。也就是说，所有实施例和/或任何实施例的特征能够被以任何方式和/或相结合地组合。
图1是示意性地示出根据本发明构思的实施例的半导体器件的一部分的俯视图。
根据本发明构思的实施例的半导体器件可以包括具有单元区域MCR和外围区域PCR的衬底100。单元区域MCR可以包括多个存储单元。单元区域MCR可以包括易失性存储器件的存储单元、非易失性存储器件的存储单元、或易失性存储器件和非易失性存储器件两者的存储单元。在实施例中，单元区域MCR可以是动态随机存取存储(DRAM)器件的存储单元区域。单元区域MCR可以包括用于存储数据的多个单位存储单元。每一个单位存储单元可以包括至少一个晶体管和至少一个电容器。
外围区域PCR可以与单元区域MCR相邻设置。在实施例中，外围区域PCR可以设置在单元区域MCR的至少一侧附近。例如，外围区域PCR可以被设置为至少部分地包围单元区域MCR。器件隔离层可以设置在单元区域MCR与外围区域PCR之间以使单元区域MCR与外围区域PCR分离。
外围区域PCR可以包括用于驱动单元区域MCR的电路。在实施例中，外围区域PCR可以包括DRAM器件的核心区域。核心区域可以包括例如读出放大器和写入驱动器。在实施例中，外围区域PCR可以包括DRAM器件的外围电路区域。外围电路区域可以包括例如行译码器和列译码器。
图2是示出根据本发明构思的实施例的半导体器件的各部分(例如，单元区域的一部分和外围区域的一部分)的俯视图。图3是沿着图2的线A-A'、B-B'和C-C'截取的截面图。
参考图2和图3，第一器件隔离层101a可以位于衬底100的单元区域MCR上以限定第一有源区A1。衬底100可以是由硅、锗或硅-锗形成或者包括硅、锗或硅-锗的半导体衬底。
第一有源区A1可以位于衬底100的上部中。第一有源区A1可以是通过使衬底100的上部图案化而形成的。第一有源区A1可以具有矩形或条形状。第一有源区A1可以被二维地布置在第一方向D1和第二方向D2上。第一有源区A1可以具有向第一方向D1和第二方向D2倾斜的长轴。每一个第一有源区A1可以具有随着距衬底100的底表面的距离增加而渐减的宽度。换句话说，每一个第一有源区A1可以在与衬底100的顶表面垂直的方向上(即，在第三方向D3上)具有渐减的宽度。
字线WL可以位于衬底100中。当在俯视图中观察时，字线WL可以在第二方向D2上延伸以与第一有源区A1和第一器件隔离层101a交叉。字线WL可以被布置为在第一方向D1上彼此间隔开。栅极绝缘层103可以介于字线WL与衬底100之间。
详细地，栅极凹陷区域102可以形成在第一有源区A1和第一器件隔离层101a中。栅极绝缘层103可以共形地至少部分地覆盖栅极凹陷区域102的内表面。字线WL可以位于栅极凹陷区域102的下部中并且至少部分地填充栅极凹陷区域102的下部。字线WL可以与第一有源区A1和第一器件隔离层101a间隔开，栅极绝缘层103介于字线WL与第一有源区A1和第一器件隔离层101a之间。如图3的横截面图所示，字线WL的顶表面可以位于低于衬底100的顶表面的水平高度处。硬掩模图案105可以位于字线WL的顶表面上以位于栅极凹陷区域102的剩余部分中并且至少部分地填充栅极凹陷区域102的剩余部分。硬掩模图案105的顶表面可以位于与衬底100的顶表面相同的水平高度处。
位线结构BLS可以在第一方向D1上延伸以与第一有源区A1交叉。位线结构BLS可以与字线WL电断开以与字线WL交叉。位线结构BLS可以包括位线120和位于位线120上的位线覆盖图案125。
位线120可以包括依次堆叠的多晶硅图案121、硅化物图案122和金属图案123。下绝缘层110可以介于多晶硅图案121和衬底100之间，并且多晶硅图案121的一部分(在下文中，位线接触图案DC)可以与第一有源区A1物理接触。换句话说，位线120可以通过位线接触图案DC电连接到第一有源区A1。如图3的横截面图所示，位线接触图案DC的底表面可以位于低于衬底100的顶表面并且高于字线WL的顶表面的水平高度处。位线接触图案DC可以局部地设置在凹陷区域中，所述凹陷区域形成在衬底100中以暴露第一有源区A1的顶表面。当在俯视图中观察时，凹陷区域可以具有椭圆形状，并且凹陷区域在短轴方向上的宽度可以大于位线结构BLS的宽度。
位线覆盖图案125可以位于位线120的金属图案123上。位线覆盖图案125可以包括第一覆盖图案126、第二覆盖图案127和第三覆盖图案128。
位线接触间隔物155可以被设置为位于设有位线接触图案DC的凹陷区域的剩余部分的至少一部分中并且填充设有位线接触图案DC的凹陷区域的剩余部分的至少一部分。作为示例，位线接触间隔物155可以位于位线接触图案DC的相对的侧表面上并且至少部分地覆盖位线接触图案DC的相对的侧表面。作为另一示例，位线接触间隔物155可以设置在凹陷区域中以至少部分地包围位线接触图案DC。位线接触间隔物155可以由相对于下绝缘层110具有蚀刻选择性的绝缘材料形成或者包括相对于下绝缘层110具有蚀刻选择性的绝缘材料。例如，位线接触间隔物155可以由诸如但不限于氧化硅、氮化硅和/或氮氧化硅的一种或更多种材料形成或者包括诸如但不限于氧化硅、氮化硅和/或氮氧化硅的一种或更多种材料，并且可以具有多层结构。在实施例中，位线接触间隔物155的顶表面可以位于与下绝缘层110的顶表面基本上相同的水平高度处。
下接触CP可以设置在位线结构BLS的侧表面之间。下接触CP可以沿着位线结构BLS的侧表面并且在第一方向D1上布置。当在俯视图中观察时，每一个下接触CP可以位于字线WL之间并且位于位线结构BLS之间。每一个下接触CP可以在两条相邻的位线120之间耦接(couple)到衬底100。下接触CP可以电连接到衬底100的第一有源区A1。下接触CP可以由例如掺杂多晶硅形成或者包括例如掺杂多晶硅。
如图3的横截面图所示，下接触CP的底端可以位于低于衬底100的顶表面并且高于位线接触图案DC的底表面的水平高度处。如图3的横截面图所示，下接触CP的顶表面可以位于低于位线结构BLS的位线覆盖图案125的底表面的水平高度处。下接触CP可以通过位线接触间隔物155与位线接触图案DC电断开。
着陆焊盘(landing pad)LP可以位于下接触CP上。着陆焊盘LP可以通过下接触CP电连接到衬底100的第一有源区A1。如图3的横截面图所示，着陆焊盘LP的顶表面可以位于高于位线结构BLS的顶表面的水平高度处，而着陆焊盘LP的底表面可以位于低于位线结构BLS的顶表面的水平高度处。例如，如图3的横截面图所示，着陆焊盘LP的底表面可以位于低于位线120的金属图案123的顶表面的水平高度处。着陆焊盘LP可以包括依次堆叠的阻挡层157和焊盘金属图案159。在实施例中，接触硅化物图案可以设置在下接触CP与着陆焊盘LP之间。
间隔物结构130可以设置在位线结构BLS与下接触CP之间。间隔物结构130可以沿着位线结构BLS的侧表面并且在第一方向D1上延伸。间隔物结构130可以包括第一间隔物131、第二间隔物132、第三间隔物133和第四间隔物134。(另外参考图6O)第一间隔物131可以直接位于位线结构BLS的侧表面上。第二间隔物132可以位于第一间隔物131与下接触CP之间。第三间隔物133可以位于第二间隔物132与下接触CP之间。第二间隔物132可以放置在第一间隔物131与第三间隔物133之间。第一间隔物131和第三间隔物133可以由相对于下绝缘层110具有蚀刻选择性的绝缘材料形成或者包括相对于下绝缘层110具有蚀刻选择性的绝缘材料。
第二间隔物132可以由介电常数低于第一间隔物131和第三间隔物133的绝缘材料形成或者包括介电常数低于第一间隔物131和第三间隔物133的绝缘材料。作为示例，第一间隔物131和第三间隔物133可以由氮化硅形成或者包括氮化硅，而第二间隔物132可以由氧化硅形成或者包括氧化硅。作为另一示例，第二间隔物132可以包括空气。也就是说，第二间隔物132可以是被限定在第一间隔物131的侧表面与第三间隔物133的侧表面之间的空气间隔物。第四间隔物134可以位于第二间隔物132的顶表面上并且位于第一间隔物131的侧表面上。第四间隔物134可以至少部分地包围着陆焊盘LP的下部。当在俯视图中观察时，第四间隔物134可以具有环形状。
绝缘图案161可以位于着陆焊盘LP之间的空间中并且至少部分地填充着陆焊盘LP之间的空间。绝缘图案161可以至少部分地包围着陆焊盘LP的侧表面。如图3所示，绝缘图案161可以位于限定在着陆焊盘LP的侧表面之间的第一沟槽TR1中。第一沟槽TR1可以是被配置为使着陆焊盘LP彼此电分离的节点分离沟槽。着陆焊盘LP可以彼此间隔开，第一沟槽TR1介于着陆焊盘LP之间。第一沟槽TR1可以具有由着陆焊盘LP、位线覆盖图案125和间隔物结构130的表面限定的内侧表面。例如，绝缘图案161可以由氮化硅形成或者包括氮化硅。
电容器CAP可以设置在着陆焊盘LP上。电容器CAP可以分别电连接到着陆焊盘LP。每一个电容器CAP可以包括底部电极BE、顶部电极UE及其之间的高k介电层DL。底部电极BE和顶部电极UE中的每一者可以由以下一种或更多种材料形成或者包括以下一种或更多种材料：包括但不限于钛、钽、钨、铜和/或铝。
底部电极BE和顶部电极UE可以由以下一种或更多种材料形成或者包括以下一种或更多种材料：包括但不限于掺杂硅、Ru、RuO、Pt、PtO、Ir、IrO、SrRuO(SRO)、(Ba,Sr)RuO(BSRO)、CaRuO(CRO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiA1N、TiSiN、TaA1N、TaSiN或它们的组合。高k介电层DL可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌酸铅锌或它们的任何组合。
绝缘层IL可以位于电容器CAP上，并且第一连接通路VA1可以穿透绝缘层IL并且可以连接到电容器CAP。
栅极堆叠200可以位于衬底100的外围区域PCR上。栅极堆叠200可以在与衬底100的顶表面平行的方向上延伸。在实施例中，栅极堆叠200可以被配置为具有条形状。栅极堆叠200可以位于形成在衬底100的上部中的第二有源区A2上。第二有源区A2可以是掺杂有n型或p型杂质的杂质区，，并且可以由第二器件隔离层101b限定。
杂质区201可以形成在衬底100的上部中。杂质区201可以包含与第二有源区A2中的杂质不同的杂质并且可以具有与第二有源区A2不同的导电类型。杂质区201可以包括成对的源极区和漏极区，它们通过对栅极堆叠200施加的电压彼此电连接或电断开。杂质区201可以彼此间隔开，栅极堆叠200介于杂质区201之间。杂质区201可以分别放置在栅极堆叠200的相对的侧表面附近。作为示例，栅极堆叠200和杂质区201可以构成PMOS晶体管，并且杂质区201可以是p型杂质区。例如，杂质区201可以包含包括但不限于硼(B)、铝(A1)、镓(Ga)和/或铟(In)的一种或更多种材料。作为另一示例，栅极堆叠200和杂质区201可以构成NMOS晶体管，并且杂质区201可以是n型杂质区。杂质区201可以包含包括但不限于磷(P)、砷(As)和/或锑(Sb)的一种或更多种材料。
栅极堆叠200可以包括栅极绝缘层210、栅电极220和栅极覆盖图案230。栅极绝缘层210可以介于衬底100的顶表面与栅电极220之间。栅极覆盖图案230可以位于栅电极220的顶表面上。
栅极绝缘层210可以由一种或更多种介电材料形成或者包括一种或更多种介电材料。在实施例中，栅极绝缘层210可以包括第一介电层和位于第一介电层上的第二介电层。第一介电层可以具有低于第二介电层的介电常数。例如，第一介电层可以包括氧化硅层和/或氮氧化硅层。第二介电层可以由介电常数高于氧化硅和/或氮氧化硅的一种或更多种高k介电材料形成或者包括介电常数高于氧化硅和/或氮氧化硅的一种或更多种高k介电材料。例如，第二介电层可以由包含铪(Hf)、铝(A1)、锆(Zr)和/或镧(La)中的一种的氧化物、氮化物、硅化物和/或氮氧化物形成或者包括包含铪(Hf)、铝(A1)、锆(Zr)和/或镧(La)中的一种的氧化物、氮化物、硅化物和/或氮氧化物。
栅电极220可以包括依次堆叠的功函数调整层225、第一导电层221、第二导电层222和第三导电层223。功函数调整层225可以被配置为控制晶体管的阈值电压。在实施例中，功函数调整层225可以比栅极绝缘层210厚。功函数调整层225可以包括p型金属层和/或n型金属层。功函数调整层225可以由以下一种或更多种材料形成或者包括以下一种或更多种材料：包括但不限于Ti、Ta、A1、Ni、Co、La、Pd、Nb、Mo、Hf、Ir、Ru、Pt、Yb、Dy、Er、Pd、TiA1、HfSiMo、TiN、WN、TaN、RuN、MoN、TiA1N、TaC、TiC和/或TaC。在实施例中，功函数调整层225还可以包括La/TiN、Mg/TiN和/或Sr/TiN。
第一导电层221可以由一种或更多种掺杂半导体材料形成或者包括一种或更多种掺杂半导体材料。例如，第一导电层221可以由掺杂多晶硅形成或者包括掺杂多晶硅。在实施例中，第一导电层221可以掺杂有p型掺杂剂。
第二导电层222可以形成在第一导电层221与第三导电层223之间。第二导电层222可以比第一导电层221和第三导电层223薄。第二导电层222可以包括形成在第一导电层221与第三导电层223之间的界面处的硅化物层。第二导电层222可以由以下一种或更多种材料形成或者包括以下一种或更多种材料：包括但不限于硅化钛、硅化钴、硅化镍、硅化钨、硅化铂和/或硅化钼。第三导电层223可以由一种或更多种金属材料形成或者包括一种或更多种金属材料。例如，第三导电层223可以由W、Ti和/或Ta形成或者包括W、Ti和/或Ta。
栅极覆盖图案230可以设置在栅电极220的顶表面上。栅极覆盖图案230可以被形成为位于第三导电层223的顶表面上并且至少部分地覆盖第三导电层223的顶表面，从而保护栅电极220。栅极覆盖图案230可以由一种或更多种绝缘材料形成或者包括一种或更多种绝缘材料。例如，栅极覆盖图案230可以由氮化硅形成或者包括氮化硅。
栅极间隔物结构240可以位于栅极堆叠200的侧表面上。栅极间隔物结构240可以包括第一栅极间隔物241、第二栅极间隔物242和第三栅极间隔物243。
第一栅极间隔物241可以位于栅极堆叠200的侧表面上。第一栅极间隔物241可以沿着栅极堆叠200的侧表面垂直地延伸。第一栅极间隔物241可以具有比第二栅极间隔物242低的较低氧含量。第一栅极间隔物241可以具有6.5至7.5的第一介电常数。第一栅极间隔物241可以由相对于第二栅极间隔物242具有蚀刻选择性的材料形成或者包括相对于第二栅极间隔物242具有蚀刻选择性的材料。例如，第一栅极间隔物241可以由氮化硅形成或者包括氮化硅。第一栅极间隔物241的顶表面可以与栅极覆盖图案230的顶表面共面。第一栅极间隔物241可以直接位于栅电极220的侧表面和栅极覆盖图案230的侧表面上。
第二栅极间隔物242可以位于第一栅极间隔物241上。第二栅极间隔物242可以具有大于第一栅极间隔物241的宽度。第二栅极间隔物242的宽度可以随距衬底100的顶表面的距离增加而减小。第二栅极间隔物242可以由例如氧化硅形成或者包括例如氧化硅。
第三栅极间隔物243可以位于第二栅极间隔物242上。第三栅极间隔物243可以延伸到栅极堆叠200的顶表面上的区域以至少部分地覆盖第一栅极间隔物241的顶表面和栅极覆盖图案230的顶表面。在实施例中，第三栅极间隔物243可以延伸到衬底100的顶表面上的区域。
第一层间绝缘层207可以形成在衬底100上。第一层间绝缘层207可以被设置为至少部分地覆盖栅极间隔物结构240的侧表面，但不覆盖栅极间隔物结构240的顶表面，使得栅极间隔物结构240的顶表面保持无层间绝缘层207。第一层间绝缘层207的顶表面可以与第三栅极间隔物243的顶表面共面。第一层间绝缘层207可以包括通过可流动CVD(FCVD)方法形成的HDP氧化物层或氧化硅层。第二层间绝缘层209可以形成在第一层间绝缘层207上。第二层间绝缘层209的底表面可以至少部分地覆盖第三栅极间隔物243的顶表面。第二层间绝缘层209可以由氮化硅形成或者包括氮化硅。
外围电路互连线252可以形成在第二层间绝缘层209上。外围电路互连线252可以通过外围接触251耦接到杂质区201。外围接触251和外围电路互连线252可以由以下一种或更多种材料形成或者包括以下一种或更多种材料：包括但不限于铜(Cu)、钨(W)和铝(A1)、钽(Ta)和/或钛(Ti)。外围接触251可以被设置为穿透第一层间绝缘层207和第二层间绝缘层209并且可以连接到衬底100。在实施例中，如图3的横截面图所示，外围接触251的底端可以位于低于衬底100的顶表面的水平高度处。外围接触251可以将外围电路互连线252电连接到杂质区201。
接触阻挡层253可以至少部分地覆盖外围电路互连线252和外围接触251。接触阻挡层253可以位于外围电路互连线252的底表面与第二层间绝缘层209之间。接触阻挡层253可以位于外围接触251的侧表面和底表面上。接触阻挡层253可以包括金属氮化物。接触阻挡层253可以由以下一种或更多种材料形成或者包括以下一种或更多种材料：包括但不限于氮化钛(TiN)、氮化钽(TaN)和/或氮化钨(WN)。
第二沟槽TR2和第三沟槽TR3可以形成在外围电路互连线252之间。第二沟槽TR2和第三沟槽TR3可以形成在外围电路互连线252的侧表面之间以穿透第二层间绝缘层209。如图3的横截面图所示，第二沟槽TR2的底部可以位于高于栅极覆盖图案230的顶表面的水平高度处。如图3的横截面图所示，第三沟槽TR3的底部可以位于高于栅极覆盖图案230的顶表面的水平高度处。在实施例中，如图3的横截面图所示，第三沟槽TR3的底部可以位于低于栅极覆盖图案230的顶表面的水平高度处。
当在与衬底100的顶表面平行的第一方向上测量时，第二沟槽TR2的宽度可以大于第三沟槽TR3的宽度。作为示例，第二沟槽TR2在第一方向上的宽度(图4的WO)可以在大约80nm到大约100nm的范围内。第三沟槽TR3在第一方向上的宽度可以大于大约0nm并且可以小于或等于大约20nm。
在实施例中，第二沟槽TR2可以如图3所示与栅极堆叠200垂直地交叠(例如，参见部分“aa”)或者在栅极堆叠200之间与第二器件隔离层101b垂直地交叠。
第一互连绝缘图案261a可以位于第二沟槽TR2的一部分中并且至少部分地填充第二沟槽TR2的一部分，而第二互连绝缘图案261b可以位于第三沟槽TR3中并且至少部分地或完全地填充第三沟槽TR3。在实施例中，第一互连绝缘图案261a和第二互连绝缘图案261b可以由氮化硅形成或者包括氮化硅。将在下面更详细地描述第一互连绝缘图案261a。
蚀刻停止层SL可以至少部分地覆盖绝缘图案161、第一互连绝缘图案261a、第二互连绝缘图案261b和外围电路互连线252。绝缘层IL可以位于蚀刻停止层SL上。第二连接通路VA2可以穿透绝缘层IL和蚀刻停止层SL并且可以连接到外围电路互连线252。
图4是示出图3的部分“aa”的放大截面图。
参考图3和图4，第一互连绝缘图案261a可以具有“U”形状。详细地，第一互连绝缘图案261a可以包括在第一方向上彼此间隔开的成对的垂直部分PE和将它们彼此连接的连接部分CN。第一互连绝缘图案261a的每一个垂直部分PE可以具有与外围电路互连线252的侧表面物理接触的第一侧表面和与外围电路互连线252的侧表面间隔开的第二侧表面。第一互连绝缘图案261a的垂直部分PE的第二侧表面可以具有与外围电路互连线252的侧表面基本上相同的斜率。例如，在外围电路互连线252的侧表面相对于衬底100的顶表面的斜率是90°或接近于90°的情况下，第一互连绝缘图案261a的垂直部分PE的第二侧表面的斜率可以是90°或者可以接近于90°。
第一互连绝缘图案261a的每一个垂直部分PE的顶表面261T可以和与该垂直部分PE物理接触或相邻的外围电路互连线252的顶表面252T共面。这可以由对第一互连绝缘图案261a和外围电路互连线252执行的平坦化工艺产生，如将在下面描述的。
第一互连绝缘图案261a的垂直部分PE当沿第一方向在和与其相邻的外围电路互连线252的顶表面252T相同的水平高度处测量时可以具有第一厚度TS1。第一互连绝缘图案261a的垂直部分PE当沿第一方向在和与其相邻的外围电路互连线252的底表面252B相同的水平高度处测量时可以具有第二厚度TS2。第一厚度TS1可以基本上等于第二厚度TS2。
第一互连绝缘图案261a的连接部分CN可以在与衬底100的顶表面垂直的方向上具有第三厚度TB。第三厚度TB可以等于或大于第一厚度TS1和第二厚度TS2。
蚀刻停止层SL可以位于外围电路互连线252的顶表面和第一互连绝缘图案261a的顶表面上并且至少部分地覆盖外围电路互连线252的顶表面和第一互连绝缘图案261a的顶表面。蚀刻停止层SL的最下部分SLB可以位于第二层间绝缘层209的顶表面和底表面之间。蚀刻停止层SL的最下部分SLB可以被定位为与第二层间绝缘层209的底表面相比更靠近第二层间绝缘层209的顶表面。蚀刻停止层SL的与第一互连绝缘图案261a的垂直部分PE物理接触的部分的厚度可以基本上等于蚀刻停止层SL的与第一互连绝缘图案261a的连接部分CN物理接触的另一部分的厚度。
蚀刻停止层SL可以被设置为至少部分地填充第一互连绝缘图案261a的垂直部分PE之间的空间。未填充有蚀刻停止层SL的空间VL可以至少部分地填充有绝缘层IL。在实施例中，蚀刻停止层SL可以被设置为至少部分地或完全地填充垂直部分PE之间的空间。
与第二器件隔离层101b垂直交叠(例如，参见图3的部分aa')的第一互连绝缘图案261a可以被配置为具有第一互连绝缘图案261a的前述特征。
返回参考图3，着陆焊盘LP的顶表面的水平高度可以与外围电路互连线252的顶表面的水平高度基本上相同。另外，绝缘图案161的顶表面的水平高度可以与第一互连绝缘图案261a的顶表面的水平高度和第二互连绝缘图案261b的顶表面的水平高度基本上相同。
根据本发明构思的实施例，第一互连绝缘图案261a可以被形成为在第二沟槽TR2中具有大致均匀的厚度。这可以是因为第一互连绝缘图案261a是通过平坦化工艺而形成的，如将参考图6M所描述的。有可能防止或抑制第一互连绝缘图案261a的连接部分CN的一部分的厚度在平坦化工艺期间减小。结果，可以在第一互连绝缘图案261a的连接部分CN上稳定地设置蚀刻停止层SL。因为蚀刻停止层SL共形地设置在第二层间绝缘层209上，所以有可能防止或降低位于第二层间绝缘层209下方的栅极堆叠200或第一层间绝缘层207在要参考图6Q描述的蚀刻工艺中损坏的可能性。
图5是示出根据比较示例的与图3的部分“aa”相对应的半导体器件的一部分的放大截面图。
图5示出了绝缘图案261是通过蚀刻工艺而不是通过参考图6M描述的平坦化工艺而形成的结构。与图3所示出的结构不同，第一互连绝缘图案261a可以不具有“U”形状。在图5的结构中，第一互连绝缘图案261a在第一方向上的第一厚度TS1可以小于第二厚度TS2。另外，第三厚度TB可以在朝向第一互连绝缘图案261a的中央的方向上减小，并且可以形成孔以穿透第一互连绝缘图案261a的中央部分。因此，第二层间绝缘层209下方的栅极堆叠200或第一层间绝缘层207可能损坏。随着深度增加，第二层间绝缘层209的底部部分可能未被蚀刻停止层SL覆盖。在这种情况下，第二层间绝缘层209下方的栅极堆叠200或第一层间绝缘层207可能在要参考图6Q描述的蚀刻工艺中损坏。
图6A至图6R是沿着图2的线A-A'和C-C'截取以示出根据本发明构思的实施例的制作半导体器件的方法的截面图。
参考图6A，可以在衬底100中形成第一器件隔离层101a和第二器件隔离层101b以限定第一有源区A1和第二有源区A2。第一器件隔离层101a和第二器件隔离层101b可以是通过在衬底100的上部中形成沟槽并且用绝缘材料至少部分地填充沟槽而形成的。
可以在衬底100的单元区域MCR上形成下绝缘层110。下绝缘层110可以包括单个绝缘层或多个绝缘层。下绝缘层110可以包括例如氧化硅层、氮化硅层和/或氮氧化硅层。
接下来，可以使衬底100和下绝缘层110图案化以分别形成暴露单元杂质区的凹陷区域。当在俯视图中观察时，每一个凹陷区域可以具有例如椭圆形状。另外，当在俯视图中观察时，凹陷区域可以以之字形或蜂窝形状布置。
可以在衬底100的外围区域PCR上形成初步栅极绝缘层210p和初步功函数调整层225p。可以不在衬底100的单元区域MCR上形成初步栅极绝缘层210p和初步功函数调整层225p。
参考图6B，可以在衬底100上形成第一初步导电层21、第二初步导电层22、第三初步导电层23和第一初步绝缘层26。第一初步导电层21可以由掺杂半导体材料形成或者包括掺杂半导体材料。第一初步导电层21可以由例如多晶硅形成或者包括例如多晶硅。第三初步导电层23可以由一种或更多种金属材料(例如，W、Ti和Ta)形成或者包括一种或更多种金属材料(例如，W、Ti和Ta)。第一初步导电层21和第三初步导电层23可以通过ALD或PVD工艺形成。第二初步导电层22可以由硅化物形成或者包括硅化物，并且可以是作为第一初步导电层21的顶表面与第三初步导电层23的底表面之间的反应的结果而形成的。第一初步绝缘层26可以由氮化硅形成或者包括氮化硅，并且可以使用ALD、CVD和PVD工艺之一来形成。
参考图6C，可以执行图案化工艺以在外围区域PCR上形成栅极堆叠200。此后，可以在栅极堆叠200的侧表面上形成第一栅极间隔物241和第二栅极间隔物242。
参考图6D，可以在衬底100上形成第二初步绝缘层27和第三初步绝缘层28。第二初步绝缘层27和第三初步绝缘层28可以依次形成在单元区域MCR上以至少部分地覆盖第一初步绝缘层26。第二初步绝缘层27可以形成在外围区域PCR上以至少部分地覆盖衬底100的顶表面、第二栅极间隔物242的侧表面和栅极堆叠200的顶表面。第三栅极间隔物243可以从外围区域PCR上的第二初步绝缘层27形成。在外围区域PCR上形成第三初步绝缘层28之前，可以形成第一层间绝缘层207。第一层间绝缘层207可以至少部分地覆盖第三栅极间隔物243。第一层间绝缘层207可以被形成为具有位于与第三栅极间隔物243的顶表面相同的水平高度处的顶表面。第三初步绝缘层28可以形成在第一层间绝缘层207上。第二层间绝缘层209可以从外围区域PCR上的第三初步绝缘层28形成。
参考图6E，可以对衬底100的单元区域MCR执行图案化工艺以形成位线结构BLS。在图案化工艺期间，衬底100的外围区域PCR可以被掩模图案遮蔽。
参考图6F，可以在单元区域MCR上形成第一间隔物131、第二间隔物132和第三间隔物133以依次至少部分地覆盖位线结构BLS的侧表面。在实施例中，在形成第二间隔物132和第三间隔物133之前，可以在位线结构BLS的下侧表面上形成位线接触间隔物155。
参考图6G，可以在位线结构BLS的侧表面之间形成初步下接触CPp。接下来，可以执行蚀刻工艺以部分地去除第一间隔物131、第二间隔物132和第三间隔物133的上部。可以执行蚀刻工艺直到第一间隔物131、第二间隔物132和第三间隔物133的顶表面位于与初步下接触CPp的顶表面类似的水平高度处为止。
参考图6H，可以形成第四间隔物134以至少部分地覆盖第一间隔物131的上侧表面。此后，可以通过部分地去除初步下接触CPp的上部来形成下接触CP。下接触CP可以被形成为具有位于低于第二间隔物132的顶表面和初步下接触CPp的顶表面的水平高度处的顶表面。第一间隔物131、第二间隔物132、第三间隔物133和第四间隔物134可以构成间隔物结构130。
接下来，可以在衬底100的外围区域PCR上形成接触孔H以垂直地穿透第一层间绝缘层207和第二层间绝缘层209。可以在接触孔H的形成期间部分地去除衬底100的上部。如图6H所示，接触孔H可以具有位于低于衬底100的顶表面的水平高度处的底表面。
参考图6I，可以执行沉积工艺以在衬底100上形成初步阻挡层57。初步阻挡层57可以至少部分地覆盖单元阵列区域MCR上的下接触CP的顶表面、间隔物结构130的侧表面和位线结构BLS的顶表面。初步阻挡层57可以至少部分地覆盖外围区域PCR上的第二层间绝缘层209的顶表面和接触孔H的内表面。
参考图6J，可以在初步阻挡层57上形成金属层59。在单元区域MCR上，金属层59可以至少部分地填充间隔物结构130之间的空间并且可以延伸到位线结构BLS的顶表面上的区域。初步阻挡层57可以在单元区域MCR上形成阻挡层157并且可以在外围区域PCR上形成接触阻挡层253。
参考图6K，可以对金属层59执行图案化工艺以在单元区域MCR上形成第一沟槽TRl和焊盘金属图案159，并且结果，可以在单元区域MCR上形成着陆焊盘LP。在实施例中，可以对金属层59执行图案化工艺以在外围区域PCR上形成第二沟槽TR2和第三沟槽TR3，并且结果，可以在外围区域PCR上形成外围电路互连线252。
参考图6L，可以执行沉积工艺以在衬底100上形成初步绝缘图案61。在实施例中，沉积工艺可以是化学气相沉积(CVD)工艺。在单元区域MCR上，初步绝缘图案61可以被形成为至少部分地填充第一沟槽TR1并且至少部分地覆盖着陆焊盘LP的顶表面。另外，在外围区域PCR上，初步绝缘图案61可以被形成为至少部分地填充第二沟槽TR2和第三沟槽TR3并且至少部分地覆盖外围电路互连线252的顶表面。第一沟槽TR1和第三沟槽TR3可以至少部分地或完全地填充有初步绝缘图案61，然而第二沟槽TR2可以至少部分地填充有初步绝缘图案61。
参考图6M，可以对初步绝缘图案61执行平坦化工艺。在实施例中，平坦化工艺可以是化学机械抛光工艺(CMP)。可以对单元区域MCR和外围区域PCR两者执行平坦化工艺。可以执行平坦化工艺以暴露单元区域MCR上的着陆焊盘LP的顶表面和外围电路互连线252的顶表面的至少一部分。
作为平坦化工艺的结果，可以使单元区域MCR上的初步绝缘图案61图案化以形成绝缘图案161。绝缘图案161的顶表面可以位于与焊盘金属图案159的顶表面基本上相同的水平高度处。另外，可以使外围区域PCR上的初步绝缘图案61图案化以形成第一绝缘互连图案261a和第二绝缘互连图案261b。第一绝缘互连图案261a和第二绝缘互连图案261b可以具有被形成在与外围电路互连线252的顶表面基本上相同的水平高度处的顶表面。在平坦化工艺之后，可以额外地执行清洁工艺。
参考图6N，可以在衬底100上形成蚀刻停止层SL。蚀刻停止层SL可以被形成为共形地至少部分地覆盖第二沟槽TR2中的第一互连绝缘图案261a的顶表面。在实施例中，蚀刻停止层SL可以被形成为至少部分地或完全地填充第二沟槽TR2的未被填充有第一互连绝缘图案261a的剩余空间。
参考图6O，可以在蚀刻停止层SL上形成模制构件ML。模制构件ML可以由相对于蚀刻停止层SL具有蚀刻选择性的材料形成或者包括相对于蚀刻停止层SL具有蚀刻选择性的材料。在实施例中，模制构件ML可以由氧化硅形成或者包括氧化硅。可以在模制构件ML上形成第一掩模901以限定将形成有底部电极BE的区域。
参考图6P，可以通过使用第一掩模901作为蚀刻掩模依次蚀刻模制构件ML和蚀刻停止层SL的一部分来形成至少部分地暴露着陆焊盘LP的电极孔。可以形成导电材料以至少部分地填充电极孔，可以对导电材料执行回蚀或化学机械工艺以形成底部电极BE，然后可以去除第一掩模901。此后，可以在与底部电极BE交叠的区域上选择性地形成第二掩模图案902。
参考图6Q，可以使用第二掩模图案902作为蚀刻掩模来蚀刻模制构件ML的剩余部分。这里，可以在单元区域MCR和外围区域PCR上留下蚀刻停止层SL。此后，可以在单元区域MCR上依次形成高k介电层D1和顶部电极UE以形成电容器CAP。
参考图6L，可以在衬底100上形成绝缘层IL。绝缘层IL可以至少部分地覆盖电容器CAP。
返回参考图2，可以在单元区域MCR和外围区域PCR上形成孔以穿透绝缘层IL，并且可以形成第一连接通路VA1和第二连接通路VA2以至少部分地填充孔。
根据本发明构思的实施例，有可能改进半导体器件的可靠性。
虽然已经特别示出并描述了本发明构思的示例实施例，但是本领域的普通技术人员应理解，在不脱离所附权利要求的精神和范围的情况下，可以对本文做出形式和细节上的变化。

Claims (20)

1.一种半导体器件，包括：
衬底，所述衬底包括单元区域和外围区域；
栅极堆叠，所述栅极堆叠位于所述外围区域上；
层间绝缘层，所述层间绝缘层位于所述栅极堆叠上；
外围电路互连线，所述外围电路互连线位于所述层间绝缘层上；以及
互连绝缘图案，所述互连绝缘图案位于所述外围电路互连线之间，
其中，所述互连绝缘图案包括在与所述衬底的顶表面平行的第一方向上彼此间隔开的成对的垂直部分，以及将所述垂直部分彼此连接的连接部分，
其中，所述互连绝缘图案的每一个所述垂直部分在与所述外围电路互连线的顶表面相同的水平高度处在所述第一方向上具有第一厚度并且在与所述外围电路互连线的底表面相同的水平高度处在所述第一方向上具有第二厚度，并且
其中，所述第一厚度基本上等于所述第二厚度。
2.根据权利要求1所述的半导体器件，其中，所述互连绝缘图案的每一个所述垂直部分和与其相邻的一个所述外围电路互连线物理接触，并且
其中，所述互连绝缘图案的每一个所述垂直部分的顶表面和与该垂直部分相邻的一个所述外围电路互连线的顶表面共面。
3.根据权利要求1所述的半导体器件，其中，所述连接部分在与所述衬底的所述顶表面垂直的方向上具有第三厚度，并且
其中，所述第三厚度在所述第一方向上是均匀的。
4.根据权利要求3所述的半导体器件，其中，所述第三厚度等于或大于所述第一厚度和所述第二厚度。
5.根据权利要求1所述的半导体器件，其中，所述互连绝缘图案的每一个所述垂直部分具有和与其相邻的一个所述外围电路互连线物理接触的第一侧表面，以及在所述第一方向上与所述第一侧表面间隔开的第二侧表面，并且
其中，所述第二侧表面的斜率基本上等于该一个所述外围电路互连线的侧表面的斜率。
6.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述互连绝缘图案上的蚀刻停止层，
其中，所述蚀刻停止层的与所述互连绝缘图案的所述垂直部分物理接触的部分的厚度基本上等于所述蚀刻停止层的与所述互连绝缘图案的所述连接部分物理接触的另一部分的厚度。
7.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述互连绝缘图案上的蚀刻停止层，
其中，所述蚀刻停止层的最下部分位于所述层间绝缘层的顶表面与底表面之间的水平高度处，并且
其中，所述蚀刻停止层的所述最下部分位于与所述层间绝缘层的所述底表面相比更靠近所述层间绝缘层的所述顶表面的水平高度处。
8.根据权利要求1所述的半导体器件，其中，所述互连绝缘图案在所述第一方向上具有80nm至100nm的宽度。
9.根据权利要求1所述的半导体器件，所述半导体器件还包括：
位线，所述位线位于所述衬底的所述单元区域上，所述位线在第二方向上延伸，所述第二方向与所述衬底的所述顶表面平行并且与所述第一方向交叉；
下接触，所述下接触耦接到所述衬底并位于两条相邻的所述位线之间；
着陆焊盘，所述着陆焊盘位于所述下接触上；以及
绝缘图案，所述绝缘图案至少部分地包围所述着陆焊盘的侧表面，
其中，所述绝缘图案的顶表面的水平高度基本上等于所述互连绝缘图案的顶表面的水平高度。
10.根据权利要求9所述的半导体器件，其中，所述着陆焊盘的顶表面位于与所述外围电路互连线的所述顶表面相同的水平高度处。
11.一种半导体器件，包括：
衬底，所述衬底包括单元区域和外围区域，所述外围区域包括有源区和限定所述有源区的器件隔离层，
栅极堆叠，所述栅极堆叠位于所述有源区上；
层间绝缘层，所述层间绝缘层位于所述栅极堆叠上，所述层间绝缘层包括第一沟槽；以及
位于所述层间绝缘层上的外围电路互连线和位于所述外围电路互连线之间的第一互连绝缘图案，
其中，所述第一互连绝缘图案位于所述第一沟槽的一部分中，
其中，所述第一互连绝缘图案在与所述衬底的顶表面垂直的方向上与所述器件隔离层交叠，并且
其中，所述第一互连绝缘图案的最上表面和与其相邻的一个所述外围电路互连线的顶表面共面。
12.根据权利要求11所述的半导体器件，其中，所述第一沟槽在与所述衬底的顶表面平行的第一方向上具有宽度，并且
其中，所述宽度在80nm到100nm的范围内。
13.根据权利要求11所述的半导体器件，其中，所述层间绝缘层还包括第二沟槽，
其中，所述半导体器件还包括位于所述外围电路互连线之间的第二互连绝缘图案，
其中，所述第二互连绝缘图案位于所述第二沟槽中，
其中，所述第二互连绝缘图案在与所述衬底的所述顶表面垂直的方向上与所述栅极堆叠交叠，并且
其中，所述第二沟槽在所述第一方向上的宽度大于0nm并且小于或等于20nm。
14.根据权利要求11所述的半导体器件，其中，所述第一互连绝缘图案包括在与所述衬底的所述顶表面平行的第一方向上彼此间隔开的成对的垂直部分，以及将所述垂直部分彼此连接的连接部分，
其中，每一个所述垂直部分在所述第一方向上具有第一厚度，
其中，所述连接部分在与所述衬底的所述顶表面垂直的方向上具有第二厚度，并且
其中，所述第一厚度基本上等于所述第二厚度。
15.根据权利要求14所述的半导体器件，其中，所述第一互连绝缘图案的每一个所述垂直部分具有和与其相邻的所述外围电路互连线物理接触的第一侧表面，以及在所述第一方向上与所述第一侧表面间隔开的第二侧表面，并且
其中，所述第二侧表面的斜率等于所述外围电路互连线的侧表面的斜率。
16.根据权利要求11所述的半导体器件，所述半导体器件还包括位于所述第一互连绝缘图案上的蚀刻停止层，
其中，所述蚀刻停止层的最下部分位于所述层间绝缘层的顶表面与底表面之间的水平高度处，并且
其中，所述蚀刻停止层的所述最下部分位于与所述层间绝缘层的所述底表面相比更靠近所述层间绝缘层的所述顶表面的水平高度处。
17.根据权利要求11所述的半导体器件，其中，所述层间绝缘层还包括第二沟槽，
其中，所述半导体器件还包括位于所述外围电路互连线之间的第二互连绝缘图案，
其中，所述第二互连绝缘图案位于所述第二沟槽中，
其中，所述第二互连绝缘图案在与所述衬底的所述顶表面垂直的方向上与所述栅极堆叠交叠，并且
其中，所述第二沟槽在所述第一方向上的宽度在80nm到100nm的范围内。
18.一种半导体器件，包括：
衬底，所述衬底包括单元区域和外围区域，所述单元区域包括第一有源区和限定所述第一有源区的第一器件隔离层，所述外围区域包括第二有源区和限定所述第二有源区的第二器件隔离层；
字线，所述字线在第一方向上延伸以与所述第一有源区交叉；
位线结构，所述位线结构位于所述字线上，所述位线结构在与所述第一方向垂直的第二方向上延伸；
间隔物结构，所述间隔物结构位于所述位线结构的侧表面上；
下接触，所述下接触位于所述间隔物结构之间并且连接到所述第一有源区；
着陆焊盘，所述着陆焊盘位于所述下接触上，所述着陆焊盘延伸到所述位线结构的顶表面上的区域，所述着陆焊盘包括焊盘金属图案和位于所述焊盘金属图案与所述下接触之间的阻挡层；
绝缘图案，所述绝缘图案至少部分地包围所述着陆焊盘的侧表面，所述绝缘图案的顶表面与所述着陆焊盘共面；
电容器，所述电容器位于所述着陆焊盘的顶表面上；
栅极堆叠，所述栅极堆叠位于所述第二有源区上；
栅极间隔物结构，所述栅极间隔物结构位于每一个所述栅极堆叠的侧表面上；
外围接触，所述外围接触位于所述栅极间隔物结构之间并且连接到所述第二有源区；
第一层间绝缘层，所述第一层间绝缘层位于所述栅极间隔物结构的侧表面上并且至少部分地覆盖所述栅极间隔物结构的侧表面，而所述栅极间隔物结构的顶表面保持无所述第一层间绝缘层；
第二层间绝缘层，所述第二层间绝缘层位于所述栅极堆叠和所述第一层间绝缘层上；
外围电路互连线，所述外围电路互连线位于所述第一层间绝缘层上，并且每一条所述外围电路互连线连接到所述外围接触；以及
互连绝缘图案，所述互连绝缘图案位于所述外围电路互连线之间，
其中，所述互连绝缘图案包括在与所述衬底的顶表面平行的第一方向上彼此间隔开的成对的垂直部分，以及将所述垂直部分彼此连接的连接部分，
其中，所述互连绝缘图案的每一个所述垂直部分在与所述外围电路互连线的顶表面相同的水平高度处在所述第一方向上具有第一厚度并且在与所述外围电路互连线的底表面相同的水平高度处在所述第一方向上具有第二厚度，
其中，所述连接部分在与所述衬底的所述顶表面垂直的方向上具有第三厚度，并且
其中，所述第三厚度等于或大于所述第一厚度和所述第二厚度。
19.根据权利要求18所述的半导体器件，所述半导体器件还包括位于所述互连绝缘图案上的蚀刻停止层，
其中，所述蚀刻停止层的最下部分位于所述层间绝缘层的顶表面与底表面之间的水平高度处，并且
其中，所述蚀刻停止层的所述最下部分位于与所述层间绝缘层的所述底表面相比更靠近所述层间绝缘层的所述顶表面的水平高度处。
20.根据权利要求18所述的半导体器件，其中，所述互连绝缘图案的所述垂直部分的顶表面和与其相邻的一个所述外围电路互连线的顶表面共面。
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