CN116583104A - 半导体装置 - Google Patents

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金泰均
李珍秀
林义郞
林汉镇
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Abstract

一种半导体装置包括：衬底；接触插塞，其位于衬底上；下电极，其电连接到接触插塞，并且包括顺序地堆叠的第一电极层、第一缓冲层和第二电极层；第一支撑层，其与下电极的上表面接触并且被设置为与下电极的至少一部分重叠，第一支撑层在平行于衬底的上表面的方向上延伸；电介质层，其设置在下电极和第一支撑层上；以及上电极，其设置在电介质层上。下电极包括：第一区域，其与第一支撑层重叠并且具有第一高度；以及第二区域，其不与第一支撑层重叠，并且具有低于第一高度的第二高度。

Description

半导体装置
相关申请的交叉引用
本申请要求于2022年2月9日在韩国知识产权局提交的韩国专利申请No.10-2022-0016677的优先权，该申请的公开内容以引用方式全部并入本文中。
技术领域
本发明构思涉及一种半导体装置。
背景技术
根据对半导体装置的高集成度和小型化的需求，半导体装置的电容器的尺寸也可以被小型化。因此，已经进行了各种研究来优化能够在动态随机存取存储器(DRAM)中存储信息的电容器的结构。
发明内容
本发明构思的一方面提供一种具有改善的电特性和可靠性的半导体装置。
根据本发明构思的各方面，半导体装置可以包括：衬底；接触插塞，其位于衬底上；下电极，其电连接到接触插塞，并且包括顺序地堆叠的第一电极层、第一缓冲层和第二电极层；第一支撑层，其与下电极的上表面接触，并且被设置为与下电极的至少一部分重叠，并且在平行于衬底的上表面的方向上延伸；电介质层，其设置在下电极和第一支撑层上；以及上电极，其设置在电介质层上。下电极包括：
第一区域，其与第一支撑层重叠并且具有第一高度；以及第二区域，其不与第一支撑层重叠，并且具有低于第一高度的第二高度。
根据本发明构思的各方面，半导体装置可以包括：衬底；下电极，其设置在衬底上；支撑层，其与下电极接触，并且连接相邻的下电极，支撑层具有开口；电介质层，其设置在下电极和支撑层上；以及上电极，其设置在电介质层上，其中，下电极可以包括：第一电极层，其设置在衬底上，并且包括第一材料；第一缓冲层，其设置在第一电极层上，并且包括第二材料；以及第二电极层，其设置在第一缓冲层上，并且包括第三材料。下电极中的至少一个可以包括第一区域和第二区域，第一区域与支撑层竖直地重叠，并且与支撑层接触，第二区域与开口竖直地重叠。开口可以设置在相邻的支撑层之间。第二材料与第一材料和第三材料中的每一个不同。
根据本发明构思的各方面，半导体装置可以包括：下电极，其包括第一区域和第二区域；电介质层，其设置在下电极上；以及上电极，其设置在电介质层上。下电极可以包括：多个电极层；以及至少一种缓冲层，其插设在多个电极层之间，并且包括至少一种金属氧化物。第一区域具有第一高度，并且第二区域具有低于第一高度的第二高度。
附图说明
从以下结合附图的详细描述中，将更加清楚地理解本发明构思的以上和其它方面、特征和优点，在附图中：
图1是根据示例实施例的半导体装置的示意性布局图；
图2是根据示例实施例的半导体装置的示意性截面图；
图3是根据示例实施例的半导体装置的示意性截面图；
图4是根据示例实施例的半导体装置的示意性截面图；
图5是根据示例实施例的半导体装置的示意性截面图；
图6是根据示例实施例的半导体装置的示意性截面图；
图7A至图7G是用于示出根据示例实施例的制造半导体装置的方法的示意性截面图；
图8是根据示例实施例的半导体装置的示意性布局图；以及
图9是根据示例实施例的半导体装置的示意性截面图。
具体实施方式
在下文中，将参照附图描述本发明构思的优选实施例。
将参照图1和图2描述根据示例实施例的半导体装置。
图1是根据示例实施例的半导体装置的示意性布局图。图2是根据示例实施例的半导体装置的示意性截面图。图2示出沿着图1的线I-I'截取的截面。
参照图1和图2，半导体装置100可以包括衬底110、设置在衬底110上的下电极170、设置在下电极170上的电介质层180、以及设置在电介质层180上的上电极190。下电极170、电介质层180和上电极190可以构成电容器CP。半导体装置100还可以包括将衬底110和电容器CP连接的接触插塞150和着陆焊盘155。
衬底110可以包括例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体的半导体材料，或者可以由例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体的半导体材料形成。例如，IV族半导体可以包括硅、锗或硅锗。衬底110还可以包括杂质。衬底110可以是包括硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底或外延层的衬底。
衬底110可以包括器件隔离区域120和由器件隔离区域120限定的有源区域125。
有源区域125可以具有条形状，并且可以在衬底110中以在一个方向上延伸的岛形状设置。例如，有源区域125可以被设置为相对于X方向和Y方向以恒定角度倾斜，并且可以以相同的间隔重复地布置。由于有源区域125的倾斜布置，在确保相邻的有源区域125之间的分离距离的同时，衬底110的每单位面积的单元密度可以增大。
有源区域125可以具有具备距衬底110的上表面预定深度的杂质区域SD。杂质区域SD可以彼此间隔开。杂质区域SD可以被设置为由字线WL(栅极电极层133)形成的晶体管的源极/漏极区域。在示例实施例中，源极区域和漏极区域中的杂质区域SD的深度可以彼此不同。
可以通过浅沟槽隔离(STI)工艺来形成器件隔离区域120。器件隔离区域120可以围绕有源区域125，并且可以与有源区域125彼此电隔离。器件隔离区域120可以由例如氧化硅、氮化硅或它们的组合的绝缘材料制成。器件隔离区域120可以包括根据衬底110被蚀刻的沟槽的宽度而具有不同的下部深度的多个区域。
衬底110还可以包括埋置在衬底110中并且在第一方向(Y方向)上延伸的埋置栅极结构130。
埋置栅极结构130可以包括栅极电极层133、栅极电介质膜136和栅极封盖层139。栅极电极层133可以以在第一方向(Y方向)上延伸的线形提供以构成字线。字线可以被设置为与有源区域125交叉，并且在第一方向(Y方向)上延伸。例如，一对相邻的字线可以被设置为与一个有源区域125交叉。
栅极电极层133的上表面可以位于低于衬底110的上表面的水平上。在本说明书中，可以基于衬底110的基本上平坦的上表面来限定术语“水平”的高度和深度。栅极电极层133可以构成埋置沟道阵列晶体管(BCAT)的栅极，但是其示例实施例不限于此。在示例实施例中，栅极电极层133可以具有设置在衬底110上方的形状。
栅极电极层133可以包括导电材料。栅极电极层133可以包括例如多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和铝(Al)中的至少一种。在一些示例实施例中，栅极电极层133可以具有由不同的材料形成的双层结构。
栅极电介质膜136可以共形地覆盖栅极电极层133的侧表面和底表面。栅极电介质膜136可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。
栅极封盖层139可以设置在栅极电极层133上方。栅极封盖层139可以包括例如氮化硅的绝缘材料。
半导体装置100还可以包括设置在衬底110上的层间绝缘层140。层间绝缘层140可以形成为多个。层间绝缘层140可以包括例如第一层间绝缘层至第三层间绝缘层143、146和149。第一层间绝缘层至第三层间绝缘层143、146和149中的每一个可以包括绝缘材料。例如，第一层间绝缘层至第三层间绝缘层143、146和149中的每一个可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。
接触插塞150可以设置在衬底110上。接触插塞150可以穿过层间绝缘层140的至少一部分形成。在示例实施例中，接触插塞150可以被设置为穿过第一层间绝缘层143和第二层间绝缘层146。
接触插塞150可以连接到有源区域125的一个区域。将理解，当元件被称作“连接”或“耦接”到另一元件或者“在”另一元件“上”时，该元件可以直接连接或耦接到所述另一元件或者直接在所述另一元件上或者可以存在中间元件。相反，当元件被称作“直接连接”或“直接耦接”到另一元件或者被称作“接触”另一元件或“与”另一元件“接触”时，在接触点处不存在中间元件。接触插塞150可以设置在字线(栅极电极层133)之间。接触插塞150的下表面可以位于与衬底110的上表面相同的水平上。接触插塞150可以包括导电材料。接触插塞150可以包括例如多晶硅(Si)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钼(Mo)、铂(Pt)、镍(Ni)和钴(Co)中的至少一种或者它们的氮化物，但不限于此。
半导体装置100还可以包括设置在接触插塞150与电容器CP之间的着陆焊盘155。着陆焊盘155可以将接触插塞150和电容器CP的下电极170电连接。着陆焊盘155可以设置在接触插塞150上以穿透层间绝缘层140的至少一部分。在示例实施例中，着陆焊盘155可以被设置为穿过第三层间绝缘层149。着陆焊盘155可以包括导电材料，例如，多晶硅(Si)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钼(Mo)、铂(Pt)、镍(Ni)和钴(Co)中的至少一种或者它们的氮化物，但不限于此。
半导体装置100还可以包括设置在层间绝缘层140上的蚀刻停止层160。电容器CP的下电极170可以穿透蚀刻停止层160，并且与着陆焊盘155接触。蚀刻停止层160可以包括在特定蚀刻条件与模制层(图7A中的SL)具有蚀刻选择性的绝缘材料。在示例实施例中，当模制层(图7A中的SL)包括氧化硅时，蚀刻停止层160可以包括氮化硅(SiN)、硼氮化硅(SiBN)和碳氮化硅(SiCN)中的至少一种。
电容器CP可以包括下电极170、电介质层180和上电极190。半导体装置100还可以包括支撑层185，支撑层185接触电容器CP，在平行于衬底110的方向上延伸，并且将相邻的下电极170彼此连接。
下电极170可以穿透蚀刻停止层160。下电极170的下表面可以接触着陆焊盘155，并且下电极170可以电连接到接触插塞150和有源区域125。下电极170的上表面可以包括与最上面的支撑层185接触的部分。
下电极170可以具有不对称结构。下电极170可以包括第一区域和第二区域，第一区域在竖直方向(Z方向)上与最上面的支撑层185重叠并且与最上面的支撑层185接触，第二区域在竖直方向(Z方向)上不与最上面的支撑层185重叠。下电极170的第二区域可以在竖直方向(Z方向)上与由最上面的支撑层185的侧壁185o限定的开口重叠。例如，第一区域和第二区域可以在第二方向(X方向)上彼此连接。
第一区域可以具有第一高度，并且第二区域可以具有低于第一高度的第二高度。在示例实施例中，第一区域的上表面可以具有基本上平行于衬底110的上表面的平面形状，第二区域的上表面可以具有朝向衬底110的上表面凹陷的形状。
下电极170可以包括顺序地堆叠的第一电极层171、缓冲层172和第二电极层173。第一电极层171和第二电极层173中的每一个可以包括导电材料。在示例实施例中，第一电极层171和第二电极层173中的每一个可以包括金属和金属氮化物中的至少一种。第一电极层171和第二电极层173中的每一个可以包括例如铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钼(Mo)、铂(Pt)、镍(Ni)和钴(Co)中的至少一种以及/或者它们的氮化物或者由例如铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钼(Mo)、铂(Pt)、镍(Ni)和钴(Co)中的至少一种以及/或者它们的氮化物形成。第一电极层171和第二电极层173中包括的材料可以彼此相同或不同。
缓冲层172可以设置在第一电极层171与第二电极层173之间。缓冲层172可以包括与第一电极层171和第二电极层173的材料不同的材料。缓冲层172可以由具有压应力的材料形成。缓冲层172可以包括具有压应力的金属、金属氮化物和金属氧化物中的至少一种或者由具有压应力的金属、金属氮化物和金属氧化物中的至少一种形成。在示例实施例中，缓冲层172可以包括金属氧化物或者由金属氧化物形成。缓冲层172可以包括例如氧化钛(TiO)、氧化钽(TaO)、氧化钨(WO)等或者由例如氧化钛(TiO)、氧化钽(TaO)、氧化钨(WO)等形成，但不限于此。
当下电极具有不对称结构时，下电极可能具有不对称应力。例如，当下电极170由具有拉应力的导电材料形成时，具有相对高的高度的第一区域的拉应力可能大于具有相对低的高度的第二区域的拉应力。由于这样的不对称拉应力，下电极可能在一个方向上弯曲。
在根据本发明构思的示例实施例的下电极170中，缓冲层172可以插设在第一电极层171与第二电极层173之间，使得可以解决具有不对称结构的下电极170的不对称应力。例如，当第一电极层171和第二电极层173具有拉应力时，具有压应力的缓冲层172可以设置在第一电极层171与第二电极层173之间。由于第一电极层171和第二电极层173的拉应力可以被缓冲层172的压应力抵消，因此，可以解决下电极170的不对称应力。
在示例实施例中，第一电极层171可以具有具备下表面和侧表面的圆柱形形状。缓冲层172可以设置在第一电极层171上以与第一电极层171接触，并且可以具有具备下表面和侧表面的圆柱形形状。第二电极层173可以设置在缓冲层172上以与缓冲层172接触，并且可以填充由缓冲层172形成的空间。第二电极层173可以具有例如柱形形状。在示例实施例中，第一电极层171和第二电极层173可以通过缓冲层172彼此间隔开。
由于下电极170具有缓冲层172设置在第一电极层171与第二电极层173之间的结构，因此，可以通过包括多个电极层确保足够的导电性。此外，插入在多个电极层之间的缓冲层172可以抵消下电极170的不对称应力以解决弯曲问题，此外，由于可以不同地控制形成第一电极层171、缓冲层172和第二电极层173的材料，因此，下电极170的应力控制范围宽并且可以改善批量生产率。例如，当缓冲层172由具有比第一电极层171的拉应力强的压应力的材料形成时，第二电极层173可以由具有足以抵消缓冲层172的压应力的拉应力的材料形成。考虑到下电极170的内部应力等，可以不同地改变第一电极层171、缓冲层172和第二电极层173的材料的组合。
第一电极层171、缓冲层172和第二电极层173可以分别包括与最上面的支撑层185接触的部分。在示例实施例中，与最上面的支撑层185接触的第一电极层171、缓冲层172和第二电极层173可以基本上共面。例如，第一电极层171、缓冲层172和第二电极层173中的每一个的最上面的表面可以设置在与最上面的支撑层185的底表面相同的水平处。
支撑层185可以与下电极170接触，并且可以在平行于衬底110的方向上延伸。支撑层185可以包括多个支撑层。支撑层185中的每一个可以被设置为在垂直于衬底110的上表面的Z方向上彼此间隔开。支撑层185中的最上面的支撑层可以与下电极170的上表面接触，并且可以包括在Z方向上与下电极170重叠的部分。其余的支撑层可以与下电极170的侧表面接触。
支撑层185可以是支撑具有高的高宽比的多个下电极170的结构。在本文中，为了便于描述，可以可互换地使用多个下电极和下电极的术语。尽管未示出，但是支撑层185可以将相邻的下电极170彼此连接。例如，图2的半导体装置100的一部分可以以相同的间隔重复地布置。因此，支撑层185可以将相邻的下电极170彼此连接。支撑层185可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。
电介质层180可以设置在蚀刻停止层160上以覆盖下电极170和支撑层185。电介质层180可以覆盖下电极170的上表面和侧表面、蚀刻停止层160的上表面、以及支撑层185的暴露的表面。
电介质层180可以包括高电介质材料、氧化硅、氮化硅或它们的组合。然而，在一些示例实施例中，电介质层180可以包括包含铪(Hf)、铝(Al)、锆(Zr)和镧(La)中的一种的氧化物、氮化物、硅化物、氮氧化物或硅化氮氧化物。
在示例实施例中，电介质层180可以具有压应力。当具有压应力的电介质层180设置在具有不对称应力的下电极上时，下电极170的弯曲现象可能由于电介质层180的压应力而被加强。根据本发明构思的示例实施例的下电极170具有插设在第一电极层171与第二电极层173之间的缓冲层以减轻下电极170的不对称应力，使得即使具有压应力的电介质层180设置在具有不对称结构的下电极170上，也可以减轻下电极170的弯曲现象。
上电极190可以具有覆盖多个下电极170、电介质层180和支撑层185的结构。上电极190可以具有填充多个下电极170之间的空间以及支撑层185之间的空间的结构。上电极190可以与电介质层180接触。
图2示出上电极190被配置为单个电极层的示例实施例，但是不限于此。在其它示例实施例中，上电极190可以包括多个电极层。上电极190可以包括导电材料。上电极190可以包括例如多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)和氮化钨(WN)中的至少一种。
图3至图6是根据示例实施例的半导体装置的示意性截面图。
图3至图6在电容器CPa、CPb、CPc和CPd的结构方面与图1和图2的先前的示例实施例不同。在图3至图6的示例实施例中，使用与图1和图2的附图标记相同但不同的字母的附图标记来描述与图1和图2不同的示例实施例。用如上所述的具有相同的附图标记描述的特征可以相同或相似。
图3是根据示例实施例的半导体装置的示意性截面图。
参照图3，半导体装置100a可以包括衬底110、设置在衬底110上的下电极170a、设置在下电极170a上的电介质层180、以及设置在电介质层180上的上电极190。下电极170a可以包括第一电极层171a、缓冲层172a和第二电极层173a。半导体装置100a在缓冲层172a的形状等方面与图1和图2的实施例不同。
如图3中所示，缓冲层172a可以在下电极170a的中心轴与外侧表面之间设置在靠近下电极170a的外侧表面的位置处。因此，与图2的示例实施例相比，第一电极层171a的柱体的厚度可以减小，缓冲层172a的柱体的直径可以增大，并且第二电极层173a的柱体的直径可以增大。考虑到第一电极层171a和第二电极层173a的拉应力等，可以改变缓冲层172a的形状和插入位置。
图4是根据示例实施例的半导体装置的示意性截面图。
参照图4，半导体装置100b可以包括衬底110、设置在衬底110上的下电极170b、设置在下电极170b上的电介质层180、以及设置在电介质层180上的上电极190。下电极170b可以包括第一电极层至第三电极层171b、173b和175b、以及第一缓冲层172b和第二缓冲层174b。半导体装置100b与图1和图2的示例实施例的不同之处在于下电极170b还包括第二缓冲层174b和第三电极层175b。
如图4中所示，下电极170b可以具有第一电极层171b、第一缓冲层172b、第二电极层173b、第二缓冲层174b和第三电极层175b顺序地堆叠的结构。在示例实施例中，第一电极层171b可以具有圆柱形形状。第一缓冲层172b设置在第一电极层171b上以与第一电极层171b接触，并且可以具有圆柱形形状。第二电极层173b可以设置在第一缓冲层172b上以与第一缓冲层172b接触，并且可以具有圆柱形形状。第二缓冲层174b可以设置在第二电极层173b上以与第二电极层173b接触，并且可以具有圆柱形形状。第三电极层175b可以设置在第二缓冲层174b上以与第二缓冲层174b接触，并且可以具有填充第二缓冲层174b的柱体的内部的柱形形状。
下电极170b可以包括设置在电极层171b、173b和175b之间的多个缓冲层172b和174b，使得可以更有效地解决不对称应力。由于下电极170b包括多个缓冲层，因此可以扩大下电极170b的应力控制范围。由于多个电极层171b、173b和175b可以由不同的材料形成，因此可以扩大可能的材料的范围并且可以改善批量生产率。
构成下电极170b的电极层和缓冲层的数量和设置次序不限于此。例如，下电极170b可以包括四个或更多个电极层以及插设在电极层之间的三个或更多个缓冲层。在其它示例实施例中，可以改变缓冲层和电极层的设置次序，或者构成下电极170b的电极层和缓冲层的数量可以相同。
图5是根据示例实施例的半导体装置的示意性截面图。
参照图5，半导体装置100c可以包括衬底110、设置在衬底110上的下电极170c、设置在下电极170c上的电介质层180、以及设置在电介质层180上的上电极190。下电极170c可以包括第一电极层171c、缓冲层172c和第二电极层173c。半导体装置100c在下电极170c的缓冲层172c的厚度方面与图1和图2的实施例不同。
如图5中所示，通过增大插设在第一电极层171c与第二电极层173c之间的缓冲层172c的厚度，可以有效地解决下电极170c的不对称应力。与配置多个缓冲层的示例实施例相比，可以减少工艺步骤的数量以改善制造效率，并且确保足够的压应力以解决不对称应力。此外，由于可以通过控制缓冲层172c的厚度来确保足够的压应力，因此可以扩大可以用作第一电极层171c和第二电极层173c的材料的范围，并且可以改善生产率。
图6是根据示例实施例的半导体装置的示意性截面图。
参照图6，半导体装置100d可以包括衬底110、设置在衬底110上的下电极170d、设置在下电极170d上的电介质层180、以及设置在电介质层180上的上电极190。下电极170d可以包括第一电极层171d、缓冲层172d和第二电极层173d。半导体装置100d在下电极170d的结构方面与图1和图2的实施例不同。
如图6中所示，第一电极层171d可以具有柱形形状。缓冲层172d可以设置在第一电极层171d上，并且可以具有层或柱形状。第二电极层173d可以设置在缓冲层172d上，并且可以具有不对称结构。在示例实施例中，第二电极层173d可以具有圆柱形形状，该圆柱形形状在竖直方向(Z方向)上不与最上面的支撑层185重叠的区域中朝向衬底110的上表面凹陷。然而，下电极170d的凹陷形状不限于此。在其它示例实施例中，凹陷区域可以延伸到缓冲层172d或第一电极层171d。
与设置在圆柱形形状的电极层与柱形形状的电极层之间的先前的示例实施例不同，下电极170d的缓冲层172d可以设置在柱形形状的电极层之间。缓冲层172d的厚度和位置可以根据下电极170d的高宽比、构成第一电极层171d和第二电极层173d的材料的类型等而改变。
在图6中所示的示例实施例中，下电极170d可以包括两个电极层171d和173d、以及设置在电极层171d和173d之间的一个缓冲层172d，但是下电极170d的结构不限于此。在其它示例实施例中，下电极170d可以包括三个或更多个电极层以及插设在三个或更多个电极层之间的两个或更多个缓冲层。可替换地，下电极170d可以包括相同数量的电极层和缓冲层。
图7A至图7G是用于示出根据示例实施例的制造半导体装置的工艺的示意性截面图。图7A至图7G的截面图示出与图2对应的截面。
参照图7A，可以形成包括衬底110的下结构，并且可以在下结构上交替地堆叠模制层SL和支撑层185。可以形成穿过模制层SL和支撑层185的孔。
可以在衬底110上形成有源区域125和限定有源区域125的器件隔离区域120。可以去除衬底110的一部分以形成在第一方向(Y方向)上延伸的沟槽，可以在沟槽中形成埋置栅极结构130。可以在埋置栅极结构130的两侧上形成杂质区域SD，并且可以在与第一方向(Y方向)交叉的第二方向(X方向)上形成位线结构(未示出)。
可以形成覆盖衬底110的第一层间绝缘层143和第二层间绝缘层146。可以形成穿过第一层间绝缘层143和第二层间绝缘层146的用于暴露有源区域125的一部分的开口。可以通过用导电材料填充开口来形成接触插塞150。在示例实施例中，接触插塞150可以包括多晶硅(Si)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钼(Mo)、铂(Pt)、镍(Ni)和钴(Co)中的至少一种或者它们的氮化物。
可以形成覆盖第二层间绝缘层146和接触插塞150的第三层间绝缘层149。可以形成穿过第三层间绝缘层149以暴露出接触插塞150的至少一部分的开口。可以用导电材料填充开口以形成着陆焊盘155。在示例实施例中，着陆焊盘155可以包括掺杂的多晶硅(Si)。
可以形成覆盖第三层间绝缘层149和着陆焊盘155的蚀刻停止层160。蚀刻停止层160可以包括在特定蚀刻条件下与模制层SL具有蚀刻选择性的绝缘材料。在示例实施例中，当模制层SL包括氧化硅时，蚀刻停止层160可以包括氮化硅(SiN)和碳氮化硅(SiCN)中的至少一种。
可以通过在蚀刻停止层160上交替地堆叠模制层SL和支撑层185来形成多层结构。在示例实施例中，模制层SL包括三个层，而支撑层185包括两个层，但是层的数量不限于此。模制层SL和支撑层185可以具有相同的厚度或不同的厚度。在示例实施例中，最下面的模制层SL可以具有比最上面的模制层SL大的厚度。
之后，可以形成穿透多层结构的多个孔。多个孔可以穿透蚀刻停止层160以暴露出着陆焊盘155。
参照图7B，可以在多个孔内部和多层结构的上表面上共形地形成第一电极层171。
可以通过例如化学气相沉积(CVD)、原子层沉积(ALD)等来形成第一电极层171。第一电极层171可以包括导电材料。在示例实施例中，第一电极层171可以包括金属、金属氮化物等。第一电极层171可以包括例如铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钼(Mo)、铂(Pt)、镍(Ni)和钴(Co)中的至少一种以及/或者它们的氮化物。
参照图7C，可以在第一电极层171上形成缓冲层172。
可以在第一电极层171上形成缓冲层172以抵消由第一电极层171引起的应力。缓冲层172可以抵消由在随后要描述的图7D的工艺中形成的第二电极层173引起的应力。在示例实施例中，当第一电极层171由具有拉应力的材料形成时，缓冲层172可以由具有压应力的材料形成。在示例实施例中，缓冲层172可以包括金属、金属氮化物、金属氧化物等。缓冲层172可以由例如金属氧化物形成。
可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的工艺来形成缓冲层172。当缓冲层172包括金属氧化物时，可以通过由氧(O2)、臭氧(O3)或它们的等离子体进行氧化来形成缓冲层172。
参照图7D，可以在缓冲层172上形成第二电极层173。
第二电极层173可以被形成为填充多个孔中的由缓冲层172提供的空的空间，并且覆盖缓冲层172的上表面。可以通过例如化学气相沉积(CVD)、原子层沉积(ALD)等来形成第二电极层173。
第二电极层173可以包括导电材料。在示例实施例中，第二电极层173可以包括金属、金属氮化物等。第二电极层173可以包括例如铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钼(Mo)、铂(Pt)、镍(Ni)和钴(Co)中的至少一种以及/或者它们的氮化物。第二电极层173可以由与第一电极层171相同的材料形成，或者可以由与第一电极层171的材料不同的材料形成。
参照图7E，在去除第一电极层171、缓冲层172和第二电极层173直至暴露出多层结构的上表面为止之后，可以形成覆盖多层结构的上表面的最上面的支撑层185。
可以对第一电极层171、缓冲层172和第二电极层173执行平面化工艺以暴露出最上面的模制层SL的上表面。作为平面化工艺，例如，可以执行化学机械抛光(CMP)工艺。通过平面化工艺的形成在多个孔中的第一电极层171、缓冲层172和第二电极层173的上表面可以与最上面的模制层SL的上表面基本上共面。
形成在多个孔中的第一电极层171、缓冲层172和第二电极层173可以彼此分离。第一电极层171、缓冲层172和第二电极层173中的每一个可以构成下电极。
之后，可以形成覆盖最上面的模制层SL以及第一电极层171、缓冲层172和第二电极层173的上表面的最上面的支撑层185。支撑层185可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。
参照图7F，可以去除最上面的支撑层185的一部分和下电极170的一部分，并且可以去除支撑层185的一部分和模制层SL。
可以形成覆盖最上面的支撑层185的一部分的掩模(未示出)，可以通过蚀刻去除在竖直方向(Z方向)上不与掩模重叠的最上面的支撑层185和下电极170。
可以通过蚀刻部分地去除最上面的支撑层185以包括开口。开口可以由最上面的支撑层185的侧壁185o限定。例如，开口可以在第二方向(X方向)上设置在相邻的最上面的支撑层185之间。
下电极170可以通过蚀刻工艺具有不对称结构。在示例实施例中，下电极170可以包括第一区域和第二区域，第一区域与最上面的支撑层185接触并且在竖直方向(Z方向)上与最上面的支撑层185重叠，第二区域在竖直方向(Z方向)上与最上面的支撑层185的开口重叠。下电极170的第一区域可以具有第一高度。下电极170的第二区域可以具有低于第一高度的第二高度。在第一区域中，可以不蚀刻下电极170，并且在第二区域中，可以蚀刻下电极170。在第二区域中，下电极170的上表面可以具有朝向衬底110的上表面凹陷的形状。
尽管由下电极170的第一区域和第二区域形成不对称结构，但是可以减轻下电极170的不对称应力。例如，当第一电极层171和第二电极层173中的每一个具有拉应力时，第一电极层171和第二电极层173中的每一个可以在第一区域和第二区域中具有不同大小的拉应力。然而，根据本发明构思的示例实施例，由于下电极170在第一电极层171与第二电极层173之间包括具有压应力的缓冲层172，因此可以抵消由第一电极层171和第二电极层173引起的拉应力。
参照图7G，可以形成覆盖下电极170和与下电极170接触的支撑层185的电介质层180。
电介质层180可以共形地覆盖下电极170的上表面和侧表面、蚀刻停止层160的上表面、以及支撑层185的暴露的表面。电介质层180可以包括高电介质、氧化硅、氮化硅、氮氧化硅或它们的组合。
返回参照图2，可以在电介质层180上形成上电极190。
上电极190可以填充下电极170之间以及支撑层185之间的空的空间(图7G中的TL)，并且覆盖下电极170和支撑层185。上电极190可以包括导电材料，例如，多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)和氮化钨(WN)中的至少一种。
图8和图9示出根据示例实施例的半导体装置。
图8是根据示例实施例的半导体装置的布局图。图9是根据示例实施例的半导体装置的截面图。图9示出沿着图8的II-II'和III-III'截取的截面。
参照图8和图9，半导体装置200可以包括衬底210、多条第一导电线220、沟道层230、栅极电极层240、栅极绝缘层250和电容器CP。半导体装置200可以是包括竖直沟道晶体管(VCT)的存储器装置。竖直沟道晶体管可以指沟道层230的沟道长度从衬底210起在竖直方向上延伸的结构。
下绝缘层212可以设置在衬底210上，并且多条第一导电线220可以在X方向上彼此间隔开，并且在下绝缘层212上在Y方向上延伸。多个第一绝缘图案222可以被设置为在下绝缘层212上填充多条第一导电线220之间的空间。多个第一绝缘图案222可以在Y方向上延伸，并且多个第一绝缘图案222的上表面可以设置在与多条第一导电线220的上表面相同的水平处。多条第一导电线220可以用作半导体装置200的位线。
在示例实施例中，多条第一导电线220可以包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，多条第一导电线220可以包括掺杂的多晶硅、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钼(Mo)、铂(Pt)、镍(Ni)和钴(Co)中的至少一种，或者包括它们的氮化物，但不限于此。多条第一导电线220可以包括前述材料的单层或多层。在示例实施例中，多条第一导电线220可以包括2D半导体材料，例如，2D半导体材料可以包括石墨烯、碳纳米管或它们的组合。
沟道层230可以在多条第一导电线220上以在X方向和Y方向上彼此间隔开的矩阵形式布置。沟道层230可以具有在X方向上的第一宽度和在Z方向上的第一高度，并且第一高度可以大于第一宽度。例如，第一高度可以为第一宽度的大约2倍至10倍，但不限于此。沟道层230的底部可以用作第一源极/漏极区域(未示出)，并且沟道层230的上部可以用作第二源极/漏极区域(未示出)，并且沟道层230的位于第一源极/漏极区域和第二源极/漏极区域之间的部分可以用作沟道区域(未示出)。
在示例实施例中，沟道层230可以包括氧化物半导体，例如，氧化物半导体可以包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或它们的组合。沟道层230可以包括氧化物半导体的单层或多层。在一些示例中，沟道层230可以具有比硅的带隙能大的带隙能。例如，沟道层230可以具有大约1.5eV至5.6eV的带隙能。例如，当沟道层具有大约2.0eV至4.0eV的带隙能时，沟道层230可以具有最佳的沟道性能。例如，沟道层230可以是多晶的或非晶的，但不限于此。在示例实施例中，沟道层230可以包括2D半导体材料，并且例如，2D半导体材料可以包括石墨烯、碳纳米管或它们的组合。
栅极电极层240可以在沟道层230的两个侧壁上在X方向上延伸。栅极电极层240可以包括面对沟道层230的第一侧壁的第一子栅电极240P1和面对与沟道层230的第一侧壁相对的第二侧壁的第二子栅电极240P2。当一个沟道层230设置在第一子栅电极240P1与第二子栅电极240P2之间时，半导体装置200可以具有双栅极晶体管结构。然而，本发明构思的技术精神不限于此，并且可以省略第二子栅电极240P2，并且仅面对沟道层230的第一侧壁的第一子栅电极240P1可以被形成为形成单个栅极。因此，可以实施晶体管结构。
栅极电极层240可以包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，栅极电极层240可以包括掺杂的多晶硅、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钼(Mo)、铂(Pt)、镍(Ni)和钴(Co)中的至少一种，或者可以包括它们的氮化物，但不限于此。
栅极绝缘层250可以围绕沟道层230的侧壁，并且可以插设在沟道层230与栅极电极层240之间。例如，如图8和图9中所示，沟道层230的整个侧壁可以被栅极绝缘层250围绕，并且栅极电极层240的侧壁的一部分可以与栅极绝缘层250接触。在其它示例实施例中，栅极绝缘层250可以在栅极电极层240的延伸方向(即，第二方向(X方向)上延伸，并且仅面对栅极电极层240的两个侧壁还可以与栅极绝缘层250接触。
在示例实施例中，栅极绝缘层250可以由氧化硅膜、氮氧化硅膜、具有比氧化硅膜的介电常数高的介电常数的高k膜或它们的组合形成。高k膜可以由金属氧化物或金属氮氧化物形成。例如，可以用作栅极绝缘层250的高k膜可以由HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或它们的组合制成，但不限于此。
多个第二绝缘图案232可以在多个第一绝缘图案222上在第一方向(Y方向)上延伸，并且沟道层230可以设置在多个第二绝缘图案232之中的相邻的两个第二绝缘图案232之间。此外，第一埋置层234和第二埋置层236可以在两个相邻的第二绝缘图案232之间设置在两个相邻的沟道层230之间的空间中。第一埋置层234可以设置在两个相邻的沟道层230之间的空间的底部中，第二埋置层236可以被形成为在第一埋置层234上填充两个相邻的沟道层230之间的空间的其余部分。第二埋置层236的上表面可以设置在与沟道层230的上表面相同的水平处，并且第二埋置层236可以覆盖栅极电极层240的上表面。可替换地，多个第二绝缘图案232可以由与多个第一绝缘图案222连续的材料层形成，或者第二埋置层236可以由与第一埋置层234连续的材料层形成。
接触插塞260可以设置在沟道层230上。接触插塞260可以被设置为与沟道层230竖直地重叠，并且可以以在X方向和Y方向上彼此间隔开的矩阵形式布置。接触插塞260可以包括掺杂的多晶硅、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钼(Mo)、铂(Pt)、镍(Ni)和钴(Co)中的至少一种，或者可以包括它们的氮化物，但不限于此。上绝缘层262可以在多个第二绝缘图案232和第二埋置层236上围绕接触插塞260的侧壁。
蚀刻停止层261可以设置在上绝缘层262上，并且电容器CP可以设置在蚀刻停止层261上。电容器CP可以包括下电极270、电介质层280和上电极290。在示例实施例中，电容器CP可以具有与参照图1至图6描述的结构相同或相似的结构。
如以上所阐述的，通过解决具有具备不对称结构的下电极的电容器的弯曲问题，可以改善半导体装置的可靠性。
尽管以上已经示出并描述了示例实施例，但是对于本领域技术人员而言将清楚的是，在不脱离如由所附权利要求限定的本发明构思的范围的情况下，可以做出修改和改变。

Claims (20)

1.一种半导体装置，包括：
衬底；
接触插塞，其位于所述衬底上；
下电极，其电连接到所述接触插塞，并且包括顺序地堆叠的第一电极层、第一缓冲层和第二电极层；
第一支撑层，其与所述下电极的上表面接触，并且被设置为与所述下电极的至少一部分重叠，所述第一支撑层在平行于所述衬底的上表面的方向上延伸；
电介质层，其设置在所述下电极和所述第一支撑层上；以及
上电极，其设置在所述电介质层上，
其中，所述下电极包括：
第一区域，其与所述第一支撑层重叠，并且具有第一高度；以及
第二区域，其不与所述第一支撑层重叠，并且具有低于所述第一高度的第二高度。
2.根据权利要求1所述的半导体装置,其中，所述第一电极层和所述第一缓冲层中的每一个具有圆柱形形状，并且
其中，所述第二电极层具有填充所述第一缓冲层的内部的柱形形状。
3.根据权利要求1所述的半导体装置，其中，所述第一电极层、所述第一缓冲层和所述第二电极层中的每一个包括与所述第一支撑层接触的部分。
4.根据权利要求1所述的半导体装置，其中，所述下电极还包括：
第二缓冲层，其设置在所述第二电极层上；以及
第三电极层，其设置在所述第二缓冲层上。
5.根据权利要求4所述的半导体装置，其中，所述第一电极层、所述第一缓冲层、所述第二电极层和所述第二缓冲层中的每一个具有圆柱形形状，并且
其中，所述第三电极层具有填充所述第二缓冲层的内部的柱形形状。
6.根据权利要求1所述的半导体装置，其中，所述第一电极层具有柱形形状，
其中，所述第一缓冲层设置在所述第一电极层的上表面上，并且
其中，所述第二电极层设置在所述第一缓冲层的上表面上。
7.根据权利要求1所述的半导体装置，其中，所述第一缓冲层具有压应力。
8.根据权利要求1所述的半导体装置，还包括：
至少一个第二支撑层，其与所述下电极的侧壁接触，并且在平行于所述衬底的上表面的方向上延伸。
9.根据权利要求1所述的半导体装置，其中，所述第一缓冲层包括金属氧化物，并且
其中，所述第一电极层和所述第二电极层中的每一个包括金属和金属氮化物中的至少一种。
10.根据权利要求1所述的半导体装置，其中，所述第一电极层和所述第二电极层包括彼此不同的材料。
11.一种半导体装置，包括：
衬底；
下电极，其设置在所述衬底上；
支撑层，其与所述下电极接触，并且连接相邻的下电极，所述支撑层具有开口；
电介质层，其设置在所述下电极和所述支撑层上；以及
上电极，其设置在所述电介质层上，
其中，所述下电极中的每一个包括：
第一电极层，其设置在所述衬底上，并且包括第一材料；
第一缓冲层，其设置在所述第一电极层上，并且包括第二材料；以及
第二电极层，其设置在所述第一缓冲层上，并且包括第三材料，
其中，所述下电极中的至少一个包括第一区域和第二区域，所述第一区域与所述支撑层竖直地重叠并且与所述支撑层接触，所述第二区域与所述开口竖直地重叠，
其中，所述开口设置在相邻的支撑层之间，并且
其中，所述第二材料与所述第一材料和所述第三材料中的每一种不同。
12.根据权利要求11所述的半导体装置，其中，所述第一材料和所述第三材料中的每一种包括金属和金属氮化物中的至少一种。
13.根据权利要求11所述的半导体装置，其中，所述第二材料包括金属、金属氮化物和金属氧化物中的至少一种。
14.根据权利要求13所述的半导体装置，其中，所述第二材料包括至少一种金属氧化物。
15.根据权利要求11所述的半导体装置，其中，所述第一材料和所述第三材料彼此不同。
16.根据权利要求11所述的半导体装置，其中，所述下电极还包括：
第二缓冲层，其设置在所述第二电极层上，并且包括第四材料；以及
第三电极层，其设置在所述第二缓冲层上，并且包括第五材料。
17.根据权利要求16所述的半导体装置，其中，所述第四材料具有压应力，并且与所述第一材料、所述第三材料和所述第五材料不同。
18.一种半导体装置，包括：
下电极，其包括第一区域和第二区域；
电介质层，其设置在所述下电极上；以及
上电极，其设置在所述电介质层上，
其中，所述下电极包括：
多个电极层；以及
至少一种缓冲层，其插设在所述多个电极层之间，并且包括至少一种金属氧化物，并且
其中，所述第一区域具有第一高度，并且所述第二区域具有低于所述第一高度的第二高度。
19.根据权利要求18所述的半导体装置，其中，所述多个电极层之中的最下面的电极层具有圆柱形形状或柱形形状。
20.根据权利要求18所述的半导体装置，还包括：
支撑层，其包括在所述下电极的第一区域中与所述下电极的上表面接触的部分。
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