KR100508094B1 - 커패시터를 구비하는 반도체 소자 및 그 형성 방법 - Google Patents
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Abstract
Description
Claims (24)
- 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 기판;상기 셀어레이 영역에서 상기 반도체 기판을 노출시키는 콘택홀을 구비하는 층간절연막;상기 콘택홀을 채우며 상기 콘택홀 밖으로 돌출되되 상기 콘택홀의 폭보다 큰 폭을 갖는 패드부를 구비하는 스터드형 매몰 콘택;상기 스터드형 매몰 콘택 상에 차례로 정렬되되 상기 패드부와 자기정렬된 오믹층패턴 및 베리어막패턴;상기 베리어막패턴의 상부와 측벽, 상기 오믹층패턴의 측벽 및 상기 패드부의 측벽을 콘포말하게 덮는 식각저지막;상기 식각저지막을 관통하여 상기 스터드형 매몰콘택과 전기적으로 접속하는 하부전극; 및상기 하부전극의 프로파일을 따라 콘포말하게 적층되는 유전막 및 상부전극을 구비하는 반도체 소자.
- 제 1 항에 있어서,상기 스터드형 매몰 콘택은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 오믹층패턴은 티타늄실리사이드(TiSiX)로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 베리어막패턴은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨알루미늄질화막(TaAlN), 및 티타늄알루미늄질화막(TiAlN)을 포함하는 그룹에서 선택되는 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 식각저지막은 실리콘질화막(Si3N4) 또는 탄탈륨산화막(TaOX)인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 하부전극 및 상기 상부전극은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐질화막(WN), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 오스뮴(Os), 로듐(Rh), 코발트(Co), 및 니켈(Ni)을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 식각저지막과 상기 베리어막패턴 사이에 개재되는 금속식각저지막패턴을 더 구비하는 것을 특징으로 하는 반도체 소자.
- 제 7 항에 있어서,상기 금속식각저지막패턴은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐질화막(WN), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 오스뮴(Os), 로듐(Rh), 코발트(Co), 및 니켈(Ni)을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 유전막과 상기 식각저지막 사이에 개재되는 지지막을 더 구비하는 것을 특징으로 하는 반도체 소자.
- 제 9 항에 있어서,상기 지지막은 실리콘질화막(Si3N4), HSQ(Hydrogen Silsesquioxane), BPSG(Boron Phosphorus Silicate Glss), HDP(High density plasma) 산화막, PETEOS(plasma enhanced tetraethyl orthosilicate), USG(Undoped Silicate Glass), PSG(Phosphorus Silicate Glss), PE-SiH4 및 Al2O3를 포함하는 그룹에서 선택되는 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 주변회로 영역에서 상기 층간절연막 상에 차례로 적층된 도전막패턴, 상기 오믹층패턴 및 상기 베리어막 패턴을 구비하는 저항소자를 더 구비하되, 상기 도전막 패턴은 상기 스터드형 매몰 콘택과 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자.
- 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 기판을 준비하는 단계;상기 셀 어레이 영역에서 반도체 기판을 노출시키는 콘택홀을 구비하는 층간절연막을 형성하는 단계;상기 층간절연막 상에 도전막을 적층하여 상기 콘택홀을 채우는 단계;상기 도전막 상에 오믹층 및 베리어막을 차례로 적층하는 단계;상기 베리어막, 상기 오믹층 및 상기 도전막을 차례로 패터닝하여 상기 셀 어레이 영역에서 스터드형 매몰콘택, 오믹층패턴 및 베리어막패턴을 형성하는 단계;상기 반도체 기판의 전면에 식각저지막을 콘포말하게 적층하는 단계;상기 식각저지막을 관통하여 상기 스터드형 매몰콘택과 전기적으로 접속하는 하부전극을 형성하는 단계; 및상기 하부전극을 콘포말하게 덮는 유전막 및 상부전극을 형성하는 단계를 구비하는 반도체 소자의 형성 방법.
- 제 12 항에 있어서,상기 스터드형 매몰 콘택은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 12 항에 있어서,상기 오믹층패턴은 티타늄실리사이드(TiSiX)로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 12 항에 있어서,상기 베리어막패턴은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨알루미늄질화막(TaAlN), 및 티타늄알루미늄질화막(TiAlN)을 포함하는 그룹에서 선택되는 하나의 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 12 항에 있어서,상기 식각저지막은 실리콘질화막(Si3N4) 또는 탄탈륨산화막(TaOX)으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 12 항에 있어서,상기 하부전극 및 상기 상부전극은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐질화막(WN), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 오스뮴(Os), 로듐(Rh), 코발트(Co), 및 니켈(Ni)을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 12 항에 있어서,상기 베리어막 상에 금속식각저지막을 형성하는 단계를 더 구비하되,상기 베리어막이 패터닝되기 전에 상기 금속식각저지막이 패터닝되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 18 항에 있어서,상기 금속식각저지막은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐질화막(WN), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 오스뮴(Os), 로듐(Rh), 코발트(Co), 및 니켈(Ni)을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성되는 것을 특징으로 하는 반도체 소자.
- 제 12 항에 있어서,상기 식각저지막 상에 지지막을 형성하는 단계를 더 구비하되;상기 하부전극은 상기 지지막과 상기 식각저지막을 관통하여 상기 스터드형 매몰콘택과 전기적으로 접속하는 것을 특징으로 하는 반도체 소자.
- 제 20 항에 있어서,상기 지지막은 실리콘질화막(Si3N4), HSQ, BPSG, HDP 산화막, PETEOS, USG, PSG, PE-SiH4 및 Al2O3를 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성되는 것을 특징으로 하는 반도체 소자.
- 제 12 항에 있어서,상기 하부전극을 형성하는 단계는,상기 식각저지막 상에 주형막을 적층하는 단계;상기 주형막 및 상기 식각저지막을 패터닝하여 상기 베리어막패턴을 노출시키는 스토리지노드홀을 형성하는 단계;상기 스토리지노드홀에 하부전극막을 콘포말하게 적층하는 단계;희생막을 적층하는 단계;평탄화공정으로 상기 주형막 상의 상기 하부전극막을 제거하여 상기 스토리지노드홀의 내벽을 덮는 하부전극을 형성하는 단계; 및상기 희생막 및 상기 주형막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 22 항에 있어서,상기 주형막은 HSQ, BPSG, HDP산화막, PETEOS, USG, PSG, PE-SiH4 및 Al2O3를 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 12 항에 있어서,상기 베리어막, 상기 오믹층 및 상기 도전막을 차례로 패터닝하여 상기 셀 어레이 영역에서 스터드형 매몰콘택, 오믹층패턴 및 베리어막패턴을 형성할 때, 상기 주변회로 영역에서 차례로 적층된 도전막패턴, 상기 오믹층패턴 및 상기 베리어막패턴을 구비하는 저항소자도 형성되며, 상기 도전막 패턴과 상기 스터드형 매몰콘택은 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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