KR100487519B1 - 반도체 장치의 커패시터 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치의 커패시터 및 그 제조 방법을 제공한다. 이 커패시터는 반도체기판 상에 배치되어 반도체기판의 상부면을 노출시키는 개구부를 갖는 층간절연막 패턴, 개구부를 통해 노출된 반도체기판에 형성되는 실리사이드 패턴 및 실리사이드 패턴이 형성된 개구부의 내벽을 덮는 하부 금속 전극을 포함한다. 하부 금속 전극의 내벽 및 상부면은 유전막으로 덮이고, 유전막 상에는 상부 금속 전극이 배치된다. 이때, 유전막은 탄탈륨 산화막과 같은 고유전율의 절연막인 것이 바람직하다. 이 커패시터의 제조 방법은 반도체기판 상에 반도체기판을 노출시키는 개구부를 갖는 층간절연막 패턴을 형성하고, 노출된 반도체기판에 실리사이드 패턴을 형성하고, 실리사이드 패턴이 형성된 개구부의 내벽을 덮는 하부 금속 전극을 형성한 후, 그 결과물 상에 유전막 및 상부 금속 전극막을 차례로 형성하는 단계를 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 금속-절연막-금속(metal-insulator-metal, MIM) 구조의 커패시터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 제조 비용을 최소화하기 위해서는, 반도체 장치를 고집적화함과 더불어 제조 단계의 수를 최소화하는 것이 요구된다. 한편, 휴대폰, 켐코더 및 게임기 등과 같은 휴대용 전자 장치의 대중화에 따라, 메모리와 논리 회로를 함께 가지는 복합칩(Embedded Memory and Logic, EML) 반도체 장치에 대한 필요가 증가하고 있다. 이때, 상기 복합칩 반도체 장치는 고속의 동작 속도를 위해 통상적으로 디램을 메모리로 사용한다.
도 1은 일반적인 디램 메모리 반도체 장치의 커패시터 제조 방법을 설명하기 위한 공정단면도이다.
도 1을 참조하면, 반도체기판(10) 상에 제 1 층간절연막을 형성한다. 이후, 상기 제 1 층간절연막을 패터닝하여, 상기 반도체기판(10)을 노출시키는 제 1 개구부(25)를 갖는 제 1 층간절연막 패턴(20)을 형성한다. 상기 제 1 개구부(25)를 통해 노출된 상기 반도체기판(10)에 접속하는 도전성의 콘택 플러그(30)를 형성한다.
상기 콘택 플러그(30)를 포함하는 반도체기판 전면에, 제 2 층간절연막을 형성한다. 이후, 상기 제 2 층간절연막을 패터닝하여 상기 콘택 플러그(30)의 상부면을 노출시키는 제 2 개구부(45)를 갖는 제 2 층간절연막 패턴(40)을 형성한다.
상기 제 2 층간절연막 패턴(40)을 포함하는 반도체기판 전면에, 하부 금속 전극막 및 희생막(도시하지 않음)을 형성한다. 이후, 상기 희생막 및 상기 하부 금속 전극막을 전면식각하여 상기 제 2 층간절연막 패턴(40)의 상부면을 노출시킴으로써, 상기 제 2 개구부(45)를 차례로 채우는 하부 금속 전극(50) 및 희생막 패턴(도시하지 않음)을 형성한다. 이후, 상기 희생막 패턴을 제거하여 상기 하부 금속 전극(50)의 내벽을 노출시킨다.
상기 노출된 하부 금속 전극(50)을 포함하는 반도체기판 전면에 유전막(60) 및 상부 금속 전극막을 차례로 형성한다. 상기 상부 금속 전극막을 패터닝하여 상기 유전막(60)의 상부면을 노출시킴으로써, 상기 제 2 개구부(45)를 채우는 동시에 이를 지나는 상부 금속 전극(70)을 형성한다.
이러한 종래 기술에 따른 디램 커패시터의 제조 공정은, 상기 제 1 개구부(25), 제 2 개구부(45) 및 상부 금속 전극(70) 형성을 위해, 총 세번의 사진/식각 공정이 실시된다. 본 발명은 공정 단순화 및 이에 따른 반도체 장치의 제조 비용 절감을 위해, 상기 사진/식각 공정의 수를 줄이는 방법을 제공하는 것을 특징으로 한다.
또한, 고집적화 및 정전용량 확보를 위해, 디램의 셀 커패시터는 통상적으로 약 10000Å 이상의 높이(h1)를 갖는 하부 금속 전극(50)을 구비한다. 하지만, 이러한 상기 하부 금속 전극(50)의 높은 높이(h1)는, 상기 디램의 제조 공정과 상기 논리 회로의 제조 공정을 서로 양립 불가능하게 하는 원인이 된다. 이러한 공정의 양립불가능성(incompatibility)은 복합칩의 제조 과정을 복잡하게 하고, 그 결과 제조 비용의 증가를 유발하는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 복합칩 제조 공정에 적합한 동시에 제조 비용을 절감할 수 있는 구조를 갖는 반도체 장치의 커패시터를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 복합칩 제조 공정에 적합한 동시에 제조 비용을 절감할 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 게이트 패턴을 덮는 층간절연막 내에 배치되되, 고유전율을 갖는 절연막을 커패시터 유전막으로 사용하는 반도체 장치의 커패시터를 제공한다. 이 커패시터는 반도체기판 상에 배치되어 상기 반도체기판의 상부면을 노출시키는 개구부를 갖는 층간절연막 패턴, 상기 개구부를 통해 노출된 상기 반도체기판에 형성되는 실리사이드 패턴 및 상기 실리사이드 패턴이 형성된 상기 개구부의 내벽을 덮는 하부 금속 전극을 포함한다. 이에 더하여, 상기 하부 금속 전극의 내벽 및 상부면은 유전막으로 덮이고, 상기 유전막 상에는 상부 금속 전극이 배치된다.
이때, 상기 실리사이드 패턴은 티타늄 실리사이드 및 코발트 실리사이드 중의 한가지이고, 상기 하부 금속 전극은 질화 티타늄(TiN), 텅스텐(W) 및 루세늄(Ru) 중의 적어도 한가지인 것이 바람직하다. 또한, 상기 유전막은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 하프늄 산화막(HfO2) 및 BST((Ba,Sr)TiO3) 및 PZT(Lead Zirconium Titanate) 중에 선택된 적어도 한가지 물질막인 것이 바람직하다.
또한, 상기 개구부 하부의 반도체기판에는 고농도 불순물 영역이 더 배치되는 것이 바람직하다.
상기 또다른 기술적 과제를 달성하기 위하여, 본 발명은 커패시터의 하부 금속 전극이 반도체 기판과 직접 접촉하도록, 게이트 패턴을 덮는 층간절연막 내에 커패시터의 하부 금속 전극을 형성하는 단계를 포함하는 반도체 장치의 커패시터 제조 방법을 제공한다. 이 방법은 반도체기판 상에, 상기 반도체기판을 노출시키는 개구부를 갖는 층간절연막 패턴을 형성한 후, 상기 개구부를 통해 노출된 상기 반도체기판에 실리사이드 패턴을 형성하는 단계를 포함한다. 상기 실리사이드 패턴이 형성된 상기 개구부의 내벽을 덮는 하부 금속 전극을 형성한 후, 상기 하부 금속 전극을 포함하는 반도체기판 전면에 유전막 및 상부 금속 전극막을 차례로 형성한다.
바람직하게는, 상기 층간절연막 패턴을 형성하기 전에, 상기 개구부 하부의 상기 반도체기판에 고농도 불순물 영역을 더 형성한다.
상기 실리사이드 패턴을 형성하는 단계는 상기 층간절연막 패턴이 형성된 반도체기판 전면에 금속막을 적층한 후, 그 결과물에 대해 열처리 공정을 실시하여 상기 개구부의 하부에 선택적으로 실리사이드 패턴을 형성하는 단계를 포함한다. 이후, 상기 실리사이드 패턴 및 상기 층간절연막 패턴에 대해 선택비를 갖는 식각 레서피를 사용하여, 상기 금속막을 제거하여 상기 실리사이드 패턴을 남긴다. 이때, 상기 금속막은 티타늄 및 코발트 중의 한가지로 형성하는 것이 바람직하다.
상기 하부 금속 전극을 형성하는 단계는 상기 실리사이드 패턴이 형성된 반도체기판 전면에 하부 금속 전극막 및 희생막을 차례로 적층하고, 상기 층간절연막 패턴이 노출될 때까지 상기 희생막 및 상기 하부 금속 전극막을 전면 식각하여 하부 금속 전극 및 희생막 패턴을 형성한 후, 상기 희생막 패턴을 제거하는 단계를 포함한다. 이때, 상기 하부 금속 전극은 질화 티타늄(TiN), 텅스텐(W) 및 루세늄(Ru) 중의 적어도 한가지로 형성하고, 상기 희생막은 실리콘 산화막, SOG 계열의 물질막 및 포토레지스트 중의 적어도 한가지를 사용하여 형성하는 것이 바람직하다. 또한, 상기 희생막 패턴을 제거하는 단계는 상기 층간절연막 패턴 및 상기 하부 금속 전극에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 이때, 상기 희생막 패턴을 제거하는 단계는 등방성 식각의 방법으로 실시하는 것이 바람직하다.
또한, 상기 유전막은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3
), 티타늄 산화막(TiO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 하프늄 산화막(HfO2) 및 BST((Ba,Sr)TiO3) 및 PZT(Lead Zirconium Titanate) 중에 선택된 적어도 한가지 물질막으로 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
본 발명은 복합칩 반도체 장치에 적합하도록, 논리 회로용 커패시터와 디램의 셀 커패시터를 동일한 구조로 형성하는 것을 특징으로 한다. 이러한 구조적 동일성에 의해, 아래 실시예를 통해 설명되는 디램의 셀 커패시터는 논리 회로를 위한 커패시터에도 동일하게 구체화될 수 있다.
도 2 내지 도 7은 본 발명의 바람직한 제 1 실시예에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 공정단면도들이다.
도 2를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(도시하지 않음)을 형성한다. 상기 소자분리막을 포함하는 반도체기판 상에 게이트 패턴(110)을 형성하고, 상기 게이트 패턴(110)의 측벽에는 스페이서(120)를 형성한다. 상기 스페이서(120)를 마스크로 사용한 이온 주입 공정을 실시하여, 상기 활성영역에 고농도 불순물 영역(130)을 형성한다. 상기 고농도 불순물 영역(130)을 포함하는 반도체기판 전면에 식각정지막 및 층간절연막을 형성한다. 이후, 상기 층간절연막 및 상기 식각정지막을 차례로 패터닝하여, 개구부(155)를 갖는 층간절연막 패턴(150) 및 식각정지막 패턴(140)을 형성한다. 이때, 상기 개구부(155)는 상기 고농도 불순물 영역(130)의 상부면을 노출시킨다.
상기 층간절연막 패턴(150)은 실리콘 산화막으로 형성하는 것이 바람직하다. 또한, 상기 식각정지막 패턴(140)은 상기 층간절연막 패턴(150)에 대해 식각 선택비를 갖는 물질막으로 형성한다. 이를 위해, 상기 식각정지막 패턴(140)은 실리콘 질화막 또는 실리콘 산화질화막으로 형성하는 것이 바람직하다.
상기 개구부(155) 형성을 위한 식각 공정은 상기 식각정지막에 대해 선택비를 갖는 식각 레서피를 사용하여 상기 층간절연막을 식각한 후, 상기 반도체기판(100)에 대해 선택비를 갖는 식각 레서피를 사용하여 상기 식각정지막을 식각하는 단계를 포함하는 것이 바람직하다.
도 3을 참조하면, 상기 개구부(155)를 포함하는 반도체기판 전면에 금속막을 형성한다. 이후, 상기 금속막을 포함하는 반도체기판에 대해 샐리사이드(self-aligned silicide, salicide) 형성 공정, 즉 실리콘과 접촉하는 금속막 만을 선택적으로 실리사이드화(silicidation)하는 공정을 실시한다. 이에 따라, 상기 개구부(155) 하부의 상기 반도체기판(100) 상에는 실리사이드 패턴(160)이 형성된다.
상기 샐리사이드 공정을 더 자세하게 설명하면, 이 공정은 상기 금속막을 포함하는 반도체기판에 대해 열처리하는 단계를 포함한다. 상기 열처리 공정에 의해, 상기 개구부(155)의 하부면을 덮는 상기 금속막은 상기 반도체기판(100)의 실리콘 원자들과 반응하여 실리사이드 패턴(160)을 형성한다. 이때, 상기 반도체기판(100)과 접촉하지 않는, 즉, 상기 층간절연막 패턴(150) 상부 및 상기 개구부(155)의 측벽을 덮는, 상기 금속막은 실리사이드를 형성하지 않는다. 상기 열처리 공정 후, 상기 실리사이드를 형성하지 못한 상기 금속막을 선택적으로 제거한다. 이에 따라, 도시한 바와 같이, 상기 개구부(155)의 하부에만 상기 실리사이드 패턴(160)이 잔존하게 된다.
상기 금속막은 티타늄(Ti) 또는 코발트(Co)와 같은 금속막으로 형성하는 것이 바람직하다. 상기 금속막을 제거하는 공정은 상기 층간절연막 패턴(150) 및 상기 실리사이드 패턴(160)에 대해 선택비를 갖는 식각 레서피를 사용하여, 등방성 식각의 방법으로 실시한다.
도 4를 참조하면, 상기 실리사이드 패턴(160)을 포함하는 반도체기판 전면에, 하부 금속 전극막(170) 및 희생막(180)을 차례로 형성한다.
본 발명에 따른 커패시터는, 공정 단순화를 위해, 종래 기술에서 설명한 콘택 플러그(도 1의 30)를 형성하지 않고, 상기 고농도 불순물 영역(130)에 직접 접촉하는 하부 금속 전극을 형성하는 것을 특징으로 한다. 이때, 반도체 장치의 고집적화를 위해서는 상기 개구부(155)의 폭을 가능한 줄이는 것이 바람직하다. 그 결과로서, 상기 개구부(155)는 큰 종횡비를 갖는다. 이에 따라, 상기 하부 금속 전극막(170)은 우수한 단차 피복(step coverage) 특성을 갖는 것으로 알려진, 질화 티타늄(TiN)으로 형성하는 것이 바람직하다. 이때, 상기 질화 티타늄은 화학 기상 증착(chemical vapor deposition, CVD) 또는 원자층 증착(atomic layer deposition, ALD)의 방법으로 형성하는 것이 바람직하다. 한편, 상기 질화 티타늄이 상기 고농도 불순물 영역(130)과 직접 접촉할 경우, 접촉 저항이 과도하게 증가하는 문제가 발생한다. 상기 실리사이드 패턴(160)은 이러한 접촉 저항의 증가를 해결하기 위한 목적으로 형성하는 물질막이다.
상기 희생막(180)은 후속 평탄화 식각 공정의 편의를 위해 형성하는 물질막으로, 앞서 설명한 것처럼 큰 종횡비를 갖는 상기 개구부(155)를 매립하기 위해서는 우수한 매립(gap-fill) 특성을 갖는 것이 요구된다. 이에 더하여, 상기 희생막(180)은 상기 후속 평탄화 식각 공정 후 제거되는데, 이러한 희생막 제거 공정은 상기 층간절연막 패턴(150)을 리세스시키는 문제를 유발할 수 있다. 따라서, 상기 희생막(180)은 상기 층간절연막 패턴(150)에 대해 식각 선택성을 갖는 동시에 우수한 매립 특성을 갖는 물질막으로 형성한다. 바람직하게는, 상기 희생막(180)은 식각 속도가 빠른 실리콘 산화막, SOG 물질 및 포토레지스트 물질 중에서 선택된 적어도 한가지 물질막으로 형성한다.
도 5를 참조하면, 상기 희생막(180) 및 상기 하부 금속 전극막(170)을 차례로 평탄화 식각하여, 상기 층간절연막 패턴(150)의 상부면을 노출시키는 하부 금속 전극 분리 공정을 실시한다.
이에 따라, 상기 하부 금속 전극막(170)은 식각되어, 상기 실리사이드 패턴(160)이 형성된 상기 개구부(155)의 내벽을 덮는 하부 금속 전극(175)을 형성한다. 또한, 상기 희생막(180) 역시 상기 하부 금속 전극 분리 공정에서 식각되어, 상기 하부 금속 전극(175)의 내부를 채우는 희생막 패턴(185)을 형성한다.
이때, 상기 하부 금속 전극 분리 과정에서 실시하는 상기 평탄화 식각 공정은 화학 기계적 연마 기술을 사용하여 실시하는 것이 바람직하다. 그 결과로서, 상기 하부 금속 전극(175), 희생막 패턴(185) 및 층간절연막 패턴(150)의 상부면들은 평탄화된 상태로 노출된다.
도 6를 참조하면, 상기 노출된 희생막 패턴(185)을 제거하여, 상기 하부 금속 전극(175)의 내벽을 노출시킨다.
상기 희생막 패턴(185)을 제거하는 공정은 상기 하부 금속 전극(175) 및 층간절연막 패턴(150)에 대해 선택비를 갖는 식각 레서피를 사용하여 실시한다. 또한, 상기 희생막 패턴(185)을 제거하는 공정은 등방성 식각의 방법으로, 바람직하게는 습식 식각의 방법으로 실시한다.
통상적으로, 상기 희생막 패턴(185)은 금속 물질로 이루어진 상기 하부 금속 전극(175)에 대해서는 완전한 식각 선택성을 가질 수 있다. 하지만, 상기 희생막 패턴(185)은 통상적으로 산화막으로 이루어진 상기 층간절연막 패턴(150)에 대해서는 완전한 식각 선택성을 갖지 못한다. 이에 따라, 상기 층간절연막 패턴(150)은 상기 희생막 패턴(185)을 제거하는 공정에서 리세스되어, 도시한 바와 같이, 상기 하부 금속 전극(175)보다 낮은 상부면을 가질 수 있다.
도 7을 참조하면, 상기 희생막 패턴(185)이 제거된 반도체기판 전면에, 유전막(190) 및 상부 금속 전극막(200)을 콘포말하게 형성한다. 이후, 상기 상부 금속 전극막(200)을 포함하는 반도체기판 전면에 매립막(210)을 형성한다.
종래 기술에서 문제점으로 지적한 디램과 논리 회로 사이의 공정 양립 불가능성은 상기 디램 셀 커패시터의 높은 높이에 원인을 갖는다. 하지만, 상기 디램 셀 커패시터의 높이를 낮출 경우 셀 커패시터의 정전용량에 영향을 주는 커패시터 전극의 표면적이 감소한다.
알려진 바와 같이, 커패시터의 정전 용량은 유전막의 유전율(permittivity) 및 커패시터 전극의 표면적에 비례하고, 커패시터 전극 사이의 간격에 반비례한다. 이에 따라, 상기와 같이 커패시터 전극의 표면적을 감소시키는 경우, 충분한 정전 용량의 확보를 위해서는 상기 커패시터 전극 사이의 간격을 줄이거나 고유전율을 갖는 물질막을 커패시터 유전막으로 사용하는 것이 요구된다. 하지만, 상기 커패시터 전극 사이의 간격을 줄이는 방법은, 누설 전류의 증가로 인해, 이미 그 기술적 한계에 있다. 따라서, 커패시터의 높이를 낮추면서 정전용량을 확보하기 위해서는, 고유전율을 갖는 물질막으로 상기 커패시터 유전막을 형성하는 방법을 사용하는 것이 바람직하다.
이에 따라, 상기 유전막(190)은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 하프늄 산화막(HfO2) 중에 선택된 적어도 한가지 물질막으로 형성하는 것이 바람직하다. 또는 상기 유전막(190)은 ZrO2, Nb2O5, CeO2, Y2
O3,InO3, IrO2, SrTiO3, PbTiO3, SrRuO3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O
3 및 (Sr,Ca)RuO3 중에서 선택된 한가지 물질막으로 형성할 수도 있다.
상기 상부 금속 전극막(200)은 질화 티타늄(TiN), 티타늄(Ti), 코발트(Co), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지의 물질막으로 형성하는 것이 바람직하다. 또한, 상기 매립막(210)은 상기 상부 금속 전극막(200)이 형성된 상기 개구부(155)의 채워지지 않은 공간을 채우도록 형성한다. 바람직하게는, 상기 매립막(210)은 텅스텐(W) 또는 실리콘 산화막으로 형성한다.
이후, 상기 매립막(210) 및 상기 상부 금속 전극막(200)을 패터닝하여, 상기 개구부(155)를 지나는 상부 금속 전극(도시하지 않음) 및 매립 패턴(도시하지 않음)을 형성하는 공정을 더 실시한다. 한편, 상기 매립막(210)은 상기 상부 금속 전극 형성을 위한 패터닝 공정 후 적층될 수도 있다.
도 8은 본 발명의 바람직한 제 2 실시예에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 공정단면도이다. 이러한 제 2 실시예는 도 2에서 설명한 공정 단계들을 동일하게 포함한다.
도 2 및 도 8을 참조하면, 상기 개구부(155)를 갖는 층간절연막 패턴(150)을 형성한 후, 그 결과물 상에 금속막, 하부 금속 전극막 및 희생막을 차례로 형성한다. 이때, 상기 금속막이 상기 고농도 불순물 영역(130)에 대해 오믹 접촉 특성을 갖도록, 상기 금속막을 형성한 후 급속 열처리 공정을 더 실시하는 것이 바람직하다.
이후, 도 5에서 설명한 하부 금속 전극 분리 공정을 실시하여, 상기 개구부(155)를 차례로 채우는 금속막 패턴(165), 하부 금속 전극(175) 및 희생막 패턴(도시하지 않음)을 형성한다. 이후, 도 6에서 설명한 바와 동일하게 상기 희생막 패턴 제거 공정을 실시하여, 상기 하부 금속 전극(175)의 내벽을 노출시킨다. 이후, 도 7에서 설명한 바와 동일하게, 상기 희생막 패턴이 제거된 결과물 전면에 유전막(190), 상부 금속 전극막(200) 및 매립막(210)을 차례로 형성한다.
한편, 이러한 제 2 실시예에서는 도 3에서 설명한 샐리사이드 형성 공정이 생략된다. 이에 따라, 상기 층간절연막 패턴(150)의 상부(99)에서, 상기 금속막 패턴(165)의 상부면은 상기 층간절연막 패턴(150)보다 높다. 그런데, 도 3에서 설명한 바와 같이, 상기 금속막 패턴(165)은 티타늄으로 형성하는데, 이 경우 커패시터의 누설전류가 증가할 수 있다.
도 9는 커패시터 하부 금속 전극의 물질 종류에 따른 커패시터 누설 전류의 특성을 보여주는 그래프이다. 참조번호 1은 티타늄이 층간절연막 패턴보다 높은 상부면을 갖는, 도 8을 통해 설명된 커패시터에 대한 실험 결과를 나타낸다. 또한, 참조번호 2는 티타늄을 사용하지 않고 티타늄 질화막으로 구성되는 하부 금속 전극을 갖는 커패시터에 대한 실험 결과를 나타낸다. 결과적으로, 참조 번호 2는 하부 금속 전극에 티타늄을 포함하지 않음으로써, 티타늄이 층간절연막 패턴의 상부에서 노출되지 않은 구조를 갖는 커패시터에 대한 실험 결과를 나타낸다. 이때, 수평축은 인가된 전압을 나타내고, 수직축은 누설 전류를 나타낸다.
도 9를 참조하면, 1.0 V의 전압에서, 티타늄이 층간절연막 패턴(150) 상부에서 노출된 커패시터의 누설전류(1)는 대략 10-12 A/㎛2이었다. 이에 비해, 동일한 1.0 V의 전압에서, 티타늄이 층간절연막 패턴(150)보다 낮은 상부면을 갖는 커패시터의 누설전류(2)는 대략 10-15 A/㎛2인 것으로 측정되었다. 이에따라, 티타늄이 노출되지 않는 구조를 갖는 커패시터(2, 도 7)가 노출되는 구조의 커패시터(1, 도 8)에 비해, 누설 전류 특성이 대략 1000배 이상 우수함을 알 수 있다.
따라서, 누설전류의 최소화를 위해서는, 상기 제 1 실시예가 상기 제 2 실시예보다 우수함을 알 수 있다.
한편, 본 발명의 바람직한 실시예들에 따를 경우, 사진/식각 공정은, 상기 개구부(155) 및 상기 상부 금속 전극 형성을 위해, 총 두번 실시된다. 반면, 종래 기술의 방법에 따라 반도체 장치의 커패시터를 형성할 경우, 앞서 설명한 바와 같이, 세번의 사진/식각 공정이 필요하다. 상기 사진/식각 공정의 횟수는 공정 비용을 증가시키는 주된 요인이다. 따라서, 본 발명은 종래 기술에 비해 반도체 장치의 제조 비용을 획기적으로 절감시킬 수 있는 장점을 갖는다.
도 10은 본 발명의 바람직한 제 1 실시예에 따른 반도체 장치의 커패시터를 나타내는 사시도이다.
도 10을 참조하면, 반도체기판(100)의 소정영역에, 활성영역을 한정하는 소자분리막(105)이 배치된다. 상기 활성영역 상에는, 상기 소자분리막(105) 및 상기 활성영역을 가로지르는 게이트 패턴(110)이 배치된다. 상기 게이트 패턴(110)의 양쪽 측벽에는 스페이서(120)가 배치된다. 상기 스페이서(120) 사이의 상기 활성영역에는 고농도 불순물 영역(130)이 배치된다.
상기 게이트 패턴(110) 및 상기 스페이서(120)를 포함하는 반도체기판 전면에는, 상기 고농도 불순물 영역(130)을 노출시키는 개구부(155)를 갖는 층간절연막 패턴(150)이 배치된다. 상기 층간절연막 패턴(150)의 하부에는 식각정지막 패턴(140)이 배치되는 것이 바람직하다. 상기 층간절연막 패턴(150)은 실리콘 산화막인 것이 바람직하고, 상기 식각정지막 패턴(140)은 상기 층간절연막 패턴(150)에 식각 선택비를 갖는 물질막인 것이 바람직하다.
상기 개구부(155) 하부의 상기 고농도 불순물 영역(130) 상에는 실리사이드 패턴(160)이 배치된다. 또한, 상기 실리사이드 패턴(160)이 배치된 상기 개구부(155)의 내벽에는 하부 금속 전극(175), 유전막(190) 및 상부 금속 전극(205)이 차례로 적층된다. 상기 상부 금속 전극(205) 및 상기 유전막(190)은 상기 개구부(155)의 내벽에서 연장되어, 상기 층간절연막 패턴(150)의 상부를 덮도록 배치된다.
상기 실리사이드 패턴(160)은 티타늄 실리사이드 및 코발트 실리사이드 중의 한가지 물질인 것이 바람직하고, 상기 하부 금속 전극(175)는 질화 티타늄(TiN), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지 물질막인 것이 바람직하다.
상기 상부 금속 전극(205)은 질화 티타늄(TiN), 티타늄(Ti), 코발트(Co), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지 물질막인 것이 바람직하다. 상기 유전막(190)은 탄탈륨 산화막, 알루미늄 산화막, 티타늄 산화막, 실리콘 산화막, 실리콘 질화막 및 하프늄 산화막 중에 선택된 적어도 한가지 물질막인 것이 바람직하다. 이에 더하여, 상기 유전막(190)은 ZrO2, Nb2O5, CeO2, Y2O3,InO3, IrO2, SrTiO3, PbTiO3, SrRuO3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3 및 (Sr,Ca)RuO3 중에서 선택된 한가지 물질막일 수도 있다.
상기 개구부(155)가 상기 상부 금속 전극(205)에 의해 채워지지 않을 경우, 이를 채우는 매립 패턴(도시하지 않음)이 더 배치될 수도 있다.
지금까지는, 디램의 셀 커패시터와 논리 회로용 커패시터가 동일한 구조임을 전제로, 디램의 셀 커패시터 및 그 제조 방법에 국한하여 설명하였다. 하지만, 상기 논리 회로용 커패시터의 유전막은 디램의 셀 커패시터에 비해 더 두꺼울 수도 있다. 이러한 차이는 당업자에 의해 쉽게 구체화될 수 있으므로, 이에 대한 설명은 생략한다.
본 발명에 따르면, 두번의 사진/식각 공정을 통해 반도체 장치의 커패시터를 형성한다. 이에 따라, 본 발명은 세번의 사진/식각 공정이 요구되는 종래 기술보다 효율적이다.
또한, 본 발명에 따르면, 커패시터 유전막으로 고유전율의 물질을 사용함으로써, 커패시터의 정전용량을 확보함과 더불어 그 높이를 낮출 수 있다. 이에 따라, 본 발명에 따른 커패시터는 종래 기술에 비해 낮은 높이를 갖고, 그 결과 논리 회로 및 디램을 함께 구비하는 복합칩 반도체 장치의 제조에 적합하다.
도 1은 종래 기술에 따른 디램 메모리 반도체 장치의 커패시터 제조 방법을 설명하기 위한 공정단면도이다.
도 2 내지 도 7은 본 발명의 바람직한 일 실시예에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 공정단면도들이다.
도 8은 본 발명의 바람직한 또다른 실시예에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 공정단면도이다.
도 9는 커패시터 하부 금속 전극의 물질 종류에 따른 커패시터 누설 전류의 특성을 보여주는 그래프이다.
도 10은 본 발명의 바람직한 일 실시예에 따른 반도체 장치의 커패시터를 나타내는 사시도이다.
Claims (17)
- 복합칩 반도체 장치의 메모리 커패시터 및 논리회로 커패시터를 제조하는 방법에 있어서,반도체기판 상에, 상기 반도체기판을 노출시키는 개구부를 갖는 층간절연막 패턴을 형성하는 단계;상기 개구부를 통해 노출된 상기 반도체기판에 실리사이드 패턴을 형성하는 단계;상기 실리사이드 패턴이 형성된 반도체기판 전면에, 하부 금속 전극막 및 희생막을 차례로 적층하는 단계;상기 층간절연막 패턴이 노출될 때까지 상기 희생막 및 상기 하부 금속 전극막을 전면 식각하여, 상기 개구부를 차례로 채우는 하부 금속 전극 및 희생막 패턴을 형성하는 단계;상기 희생막 패턴을 제거하는 단계; 및상기 희생막 패턴이 제거된 결과물의 전면에, 유전막 및 상부 금속 전극막을 차례로 형성하는 단계를 포함하되,상기 층간절연막 패턴, 실리사이드 패턴, 하부 금속 전극, 유전막 및 상부 금속전극막을 형성하는 단계는 상기 메모리 커패시터 및 논리 회로 커패시터를 제조하는 과정에 동일하게 적용되는 것을 특징으로 하는 복합칩 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 층간절연막 패턴을 형성하기 전에, 상기 개구부 하부의 상기 반도체기판에 고농도 불순물 영역을 형성하는 단계를 더 포함하는 복합칩 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 실리사이드 패턴을 형성하는 단계는상기 층간절연막 패턴이 형성된 반도체기판 전면에 금속막을 적층하는 단계;상기 금속막을 포함하는 반도체기판에 대해 열처리 공정을 실시하여, 상기 개구부를 통해 노출된 상기 반도체기판에 선택적으로 실리사이드 패턴을 형성하는 단계; 및상기 실리사이드 패턴 및 상기 층간절연막 패턴에 대해 선택비를 갖는 식각 레서피를 사용하여, 상기 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 복합칩 반도체 장치의 커패시터 제조 방법.
- 제 3 항에 있어서,상기 금속막은 티타늄 및 코발트 중의 한가지로 형성하는 것을 특징으로 하는 복합칩 반도체 장치의 커패시터 제조 방법.
- 제 3 항에 있어서,상기 금속막을 제거하는 단계는 상기 개구부의 측벽 및 상기 층간절연막 패턴의 상부를 덮는 금속막을 제거함으로써, 상기 개구부 하부의 상기 반도체기판 상에 상기 실리사이드 패턴을 남기는 것을 특징으로 하는 복합칩 반도체 장치의 커패시터 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 하부 금속 전극은 질화 티타늄(TiN), 텅스텐(W) 및 루세늄(Ru) 중의 적어도 한가지로 형성하는 것을 특징으로 하는 복합칩 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 희생막은 실리콘 산화막, SOG 계열의 물질막 및 포토레지스트 중의 적어도 한가지를 사용하여 형성하는 것을 특징으로 하는 복합칩 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 하부 금속 전극막 및 상기 희생막을 전면식각하는 단계는 화학기계적 연마 기술을 사용하여 실시하는 것을 특징으로 하는 복합칩 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 희생막 패턴을 제거하는 단계는 상기 층간절연막 패턴 및 상기 하부 금속 전극에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 복합칩 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 희생막 패턴을 제거하는 단계는 등방성 식각의 방법으로 실시하는 것을 특징으로 하는 복합칩 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 유전막은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 하프늄 산화막(HfO2) 및 BST((Ba,Sr)TiO3) 및 PZT(Lead Zirconium Titanate) 중에 선택된 적어도 한가지 물질막으로 형성하는 것을 특징으로 하는 복합칩 반도체 장치의 커패시터 제조 방법.
- 메모리 커패시터 및 논리회로 커패시터를 구비하는 복합칩 반도체 장치에 있어서,반도체기판 상에 배치되어, 상기 반도체기판의 상부면을 노출시키는 개구부를 갖는 층간절연막 패턴;상기 개구부를 통해 노출된 상기 반도체기판에 형성된 실리사이드 패턴;상기 실리사이드 패턴이 형성된 상기 개구부의 내벽을 덮는 하부 금속 전극;상기 하부 금속 전극의 내벽 및 상부면을 덮는 유전막; 및상기 유전막 상에 배치되는 상부 금속 전극을 포함하되,상기 하부 금속 전극의 상부는 상기 개구부의 상부보다 작거나 같은 크기의 폭을 갖는 것을 특징으로 하는 복합칩 반도체 장치의 커패시터.
- 제 13 항에 있어서,상기 실리사이드 패턴은 티타늄 실리사이드 및 코발트 실리사이드 중의 한가지인 것을 특징으로 하는 복합칩 반도체 장치의 커패시터.
- 제 13 항에 있어서,상기 하부 금속 전극은 질화 티타늄(TiN), 텅스텐(W) 및 루세늄(Ru) 중의 적어도 한가지인 것을 특징으로 하는 복합칩 반도체 장치의 커패시터.
- 제 13 항에 있어서,상기 개구부 하부의 반도체기판에 형성된 고농도 불순물 영역을 더 포함하는 복합칩 반도체 장치의 커패시터.
- 제 13 항에 있어서,상기 유전막은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 하프늄 산화막(HfO2) 및 BST((Ba,Sr)TiO3) 및 PZT(Lead Zirconium Titanate) 중에 선택된 적어도 한가지 물질막인 것을 특징으로 하는 복합칩 반도체 장치의 커패시터.
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| US7067385B2 (en) | 2003-09-04 | 2006-06-27 | Micron Technology, Inc. | Support for vertically oriented capacitors during the formation of a semiconductor device |
| US7125781B2 (en) * | 2003-09-04 | 2006-10-24 | Micron Technology, Inc. | Methods of forming capacitor devices |
| US6825080B1 (en) * | 2003-10-02 | 2004-11-30 | Chartered Semiconductor Manufacturing Ltd. | Method for forming a MIM capacitor |
| JP4049119B2 (ja) * | 2004-03-26 | 2008-02-20 | セイコーエプソン株式会社 | 強誘電体メモリ素子の製造方法 |
| US7387939B2 (en) | 2004-07-19 | 2008-06-17 | Micron Technology, Inc. | Methods of forming semiconductor structures and capacitor devices |
| JP4543378B2 (ja) * | 2004-11-15 | 2010-09-15 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| US7320911B2 (en) | 2004-12-06 | 2008-01-22 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| US7557015B2 (en) | 2005-03-18 | 2009-07-07 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| US7544563B2 (en) | 2005-05-18 | 2009-06-09 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| JP2007081189A (ja) * | 2005-09-15 | 2007-03-29 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
| US7902081B2 (en) | 2006-10-11 | 2011-03-08 | Micron Technology, Inc. | Methods of etching polysilicon and methods of forming pluralities of capacitors |
| US7648872B2 (en) * | 2006-12-11 | 2010-01-19 | Micron Technology, Inc. | Methods of forming DRAM arrays |
| US7785962B2 (en) | 2007-02-26 | 2010-08-31 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US7682924B2 (en) | 2007-08-13 | 2010-03-23 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US8388851B2 (en) | 2008-01-08 | 2013-03-05 | Micron Technology, Inc. | Capacitor forming methods |
| US8274777B2 (en) | 2008-04-08 | 2012-09-25 | Micron Technology, Inc. | High aspect ratio openings |
| US7759193B2 (en) | 2008-07-09 | 2010-07-20 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| KR101589912B1 (ko) * | 2009-03-20 | 2016-02-01 | 삼성전자주식회사 | 커패시터 및 이의 제조 방법 |
| US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| KR101718356B1 (ko) * | 2010-09-01 | 2017-03-22 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
| KR101867958B1 (ko) * | 2011-10-31 | 2018-06-18 | 삼성전자주식회사 | 반도체 기억 소자 및 반도체 기억 소자의 형성 방법 |
| US8946043B2 (en) | 2011-12-21 | 2015-02-03 | Micron Technology, Inc. | Methods of forming capacitors |
| US8652926B1 (en) | 2012-07-26 | 2014-02-18 | Micron Technology, Inc. | Methods of forming capacitors |
| US9059095B2 (en) * | 2013-04-22 | 2015-06-16 | International Business Machines Corporation | Self-aligned borderless contacts using a photo-patternable dielectric material as a replacement contact |
| US9397181B2 (en) * | 2014-03-19 | 2016-07-19 | International Business Machines Corporation | Diffusion-controlled oxygen depletion of semiconductor contact interface |
| US9728719B2 (en) * | 2014-04-25 | 2017-08-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Leakage resistant RRAM/MIM structure |
| US9443848B1 (en) * | 2015-09-24 | 2016-09-13 | International Business Machines Corporation | Methods for contact formation for 10 nanometers and beyond with minimal mask counts |
| CN108538818A (zh) * | 2017-05-19 | 2018-09-14 | 睿力集成电路有限公司 | 一种高深径比孔洞的制备方法及结构 |
| CN109239815A (zh) * | 2017-07-10 | 2019-01-18 | 上海箩箕技术有限公司 | 盖板及其形成方法、盖板母板、电子设备 |
| CN108538835B (zh) * | 2018-05-16 | 2024-02-06 | 长鑫存储技术有限公司 | 电容器阵列结构及其制备方法 |
| US11587782B2 (en) * | 2018-11-30 | 2023-02-21 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement and method for making |
| US11594539B2 (en) * | 2021-05-13 | 2023-02-28 | Nanya Technology Corporation | Semiconductor device with composite dielectric structure and method for forming the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010060565A (ko) * | 1999-12-27 | 2001-07-07 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5238862A (en) * | 1992-03-18 | 1993-08-24 | Micron Technology, Inc. | Method of forming a stacked capacitor with striated electrode |
| US6030847A (en) * | 1993-04-02 | 2000-02-29 | Micron Technology, Inc. | Method for forming a storage cell capacitor compatible with high dielectric constant materials |
| US6791131B1 (en) * | 1993-04-02 | 2004-09-14 | Micron Technology, Inc. | Method for forming a storage cell capacitor compatible with high dielectric constant materials |
| JP2986668B2 (ja) | 1993-12-21 | 1999-12-06 | 川崎製鉄株式会社 | 半導体集積回路 |
| US5760474A (en) * | 1996-07-09 | 1998-06-02 | Micron Technology, Inc. | Capacitor, integrated circuitry, diffusion barriers, and method for forming an electrically conductive diffusion barrier |
| US5895250A (en) * | 1998-06-11 | 1999-04-20 | Vanguard International Semiconductor Corporation | Method of forming semicrown-shaped stacked capacitors for dynamic random access memory |
| US6277687B1 (en) * | 1999-06-01 | 2001-08-21 | Micron Technology, Inc. | Method of forming a pair of capacitors having a common capacitor electrode, method of forming DRAM circuitry, integrated circuitry and DRAM circuitry |
| KR100375221B1 (ko) * | 2000-07-10 | 2003-03-08 | 삼성전자주식회사 | 스토리지 노드 형성방법 |
| EP1172924A3 (en) | 2000-07-11 | 2002-02-13 | Sony Corporation | Switching power supply having an improved power factor by voltage feedback |
| KR100390849B1 (ko) * | 2001-06-30 | 2003-07-12 | 주식회사 하이닉스반도체 | 하프늄산화막을 구비하는 캐패시터의 제조 방법 |
| KR20030048695A (ko) | 2001-12-12 | 2003-06-25 | 한국전기연구원 | 정지상태 전류값 검사를 위한 내장형 전류감지회로 |
| TW546776B (en) * | 2002-06-24 | 2003-08-11 | Winbond Electronics Corp | Method of forming contact |
-
2002
- 2002-02-05 KR KR10-2002-0006436A patent/KR100487519B1/ko active IP Right Grant
-
2003
- 2003-02-04 US US10/357,383 patent/US7163859B2/en not_active Expired - Lifetime
- 2003-02-05 JP JP2003028573A patent/JP2003264246A/ja not_active Withdrawn
-
2006
- 2006-11-29 US US11/605,272 patent/US20070069271A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010060565A (ko) * | 1999-12-27 | 2001-07-07 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070069271A1 (en) | 2007-03-29 |
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| JP2003264246A (ja) | 2003-09-19 |
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| US20030148581A1 (en) | 2003-08-07 |
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