KR100375221B1 - 스토리지 노드 형성방법 - Google Patents
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Abstract
본 발명은 COB 타입 실린더형의 스토리지 노드를 형성방법에 관한 것으로서, 스토리지 노드에 대한 주형층을 2 이상의 다층 실리콘 산화막으로 8000Å 이상 형성하되, 하층을 이루는 실리콘 산화막의 식각 속도가 상층을 이루는 실리콘 산화막의 식각 속도에 비해 상대적으로 빠르도록 막을 배치하는 것을, 바람직하게는, 하층막은 BPSG 막질 혹은 플라즈마 인가형 산화막으로 형성하며, 상층막은 PE TEOS 막을 이용하는 것을 특징으로 한다.
Description
본 발명은 디램 셀의 스토리지 노드 형성방법에 관한 것으로서, 보다 상세하게는 8000Å 이상의 실리콘 산화막을 주형으로 사용하는 스토리지 노드 형성방법에 관한 것이다.
반도체 장치의 소자 고집적화에 따라 디램 셀에서 캐퍼시터가 차지하는 면적은 점차 작아지게 된다. 따라서 캐퍼시터의 용량을 늘리는 다양한 방법이 개발되고 있다. 이들 가운데 많이 사용되는 것으로, 셀의 스토리지 캐퍼시터를 비트라인 위로 올려서 높게 형성하여 표면적을 늘리는 COB(Capacitor On Bit line) 타입의 스토리지 형성방법이 있다.
COB 타입의 초기에는 폴리실리콘층을 높게 적층하고 식각하여 그 표면적을 넓히는 단순 스택형이 사용된다. 그러나, 근래에는 주형층 산화막을 적층하고, 콘택 플러그가 드러나도록 산화막에 홀을 형성하고 그 위로 콘포말하게 도전층을 형성하여 콘택 플러그와 연결되는 실린더형의 스토리지 노드를 형성하는 방법이 많이 사용되고 있다.
그러나, 반도체 장치 소자 고집적화가 진행되면서 실린더형 스토리지 노드의 가로세로비(aspect ratio)가 매우 높아지면서 이상적인 실린더형의 스토리지 노드 형성이 어렵게 되고 있다. 주된 이유 가운데 하나는 주형층 산화막을 좁고 깊게 식각하는 것이 어렵다는 것이다. 도1은 종래에 큰 가로세로비를 가지는 주형막(20)의 식각형태의 문제를 나타내는 도면이다. 슬롭 에치(slop etch) 경향이 심화되면서식각 깊이가 증가할수록 식각 홀(18)의 폭이 급속히 좁아진다. 심한 경우에는, 하부의 스토리지 콘택 플러그(25)를 드러내야 하는 단계에서는 폭의 좁아짐으로 인하여 콘택 플러그(25)가 거의 드러나지 않거나, 좁은 면적만 드러나는 형태가 된다.
주형막(20)에서 식각으로 형성되는 식각 홀(18) 폭의 좁아짐은 주형막(20) 위로 적층된 도전층(22)의 콘택 플러그(25)와의 전기 접속을 방해하는 극단적인 경우 외에도 도전층(22)으로 이루어질 스토리지 노드의 표면적을 좁혀서 용량을 감소시키는 일반적인 문제가 있다.
종래의 기술에서도 슬롭 에치에 대한 논의는 많이 이루어지고 있다. 본 발명과 관련된 종래기술상의 문제점과는 무관하지만, 일본 특허공개공보 제08-321542호에 의하면 층간 절연막을 형성함에 있어서, 하부를 BPSG(Boro Phospho Silicate Glass)와 같은 에칭 속도가 상대적으로 큰 막을 사용하고, 상부를 실리콘 질화막과 같은 에칭 속도가 상대적으로 작은 막을 사용하고, 콘택홀 에칭에서 의도적으로 슬롭에치를 이용하고 있다. 이 예에서 실리콘 질화막은 에칭조건에 따라 폴리머가 발생하여 슬롭이 심하게 형성되는데, 필요에 따라 실리콘 질화막을 배치하여 상부는 넓은 폭의 콘택홀을 형성하고, 중간부 혹은 하부에서는 소정의 폭만큼 콘택홀을 좁혀 공정의 마아진을 늘리고 있다.
그러나, 이런 종래의 기술은 오히려 슬롭에칭을 이용하는 것이며, 슬롭에칭으로 인한 문제점을 방지하기 위한 목적과는 오히려 상치되는 기술이다. 그리고, 이러한 종래 기술의 예에 비교적 에칭 속도가 크다고 나타난 TEOS(Tetra ethylene Ortho Silicate)막도 본 발명과 관련하여 문제부위를 이루는 스토리지 노드의 형성을 위한 주형용 산화막으로 사용된다면 슬롭에칭 경향으로 인한 문제점을 극복할 수 없는 것이다.
따라서, 본 발명은 상기와 같은 8000A 이상 두께의 주형층 산화막을 채택하는 COB 타입의 실린더형 스토리지 노드 형성에 있어서의 문제점을 해결하기 위한 것으로서, 주형층 산화막에 고른 폭의 스토리지 노드 홀을 형성할 수 있는 스토리지 노드 형성방법을 제공하는 것을 목적으로 한다.
다른 측면에서, 본 발명은 디램 셀의 스토리지 캐퍼시터의 용량을 장치의 디자인 값으로 유지할 수 있는 스토리지 노드 형성방법을 제공하는 것을 목적으로 한다.
그리고, 본 발명은 또한, 슬롭에치로 인하여 스토리지 노드홀 저면에 스토리지 콘택 플러그가 드러나지 않는 문제점을 제거하여 스토리지 콘택 플러그와의 전기적인 접속을 확보할 수 있는 스토리지 노드 형성방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 하층에 통상 사용하는 PE-TEOS(Plasma Enhanced Tetra ethylene Ortho Silicate) 보다 식각율이 높은 막을 사용하여 전체적인 식각의 시간을 줄이고, 효율을 높일 수 있는 스토리지 노드 형성방법을 제공하는 것을 목적으로 한다.
도1은 종래의 스토리지 노드 형성방법에서의 문제점을 나타내기 위한 공정 단면도,
도2내지 도7은 본 발명의 일 실시예에 따른 스토리지 노드 형성의 각 단계를 나타내는 공정 단면도들이다.
※ 도면의 주요 부분에 대한 부호의 설명
10: 기판 11: 게이트 패턴
13: 제1 층간절연막 15: SAC 패드
17: 제2 층간절연막 18: 식각 홀(hole)
19: 제3 층간절연막 20,30: 주형막(molding layer)
21: 식각 저지막 22: 도전층
23: 콘택홀 25: 콘택 플러그
27: BPSG막 29: PE-TEOS막
31: 노드홀(node hole) 33: 스토리지 노드
35: 포토레지스트 37: 유전막
39: 플레이트 전극
상기 목적을 달성하기 위한 본 발명은, COB 타입 실린더형의 스토리지 노드를 형성함에 있어서, 상기 스토리지 노드에 대한 주형층을 2 이상의 다층 실리콘 산화막으로 8000Å 이상 형성하되, 하층을 이루는 실리콘 산화막의 식각 속도가 상층을 이루는 실리콘 산화막의 식각 속도에 비해 상대적으로 빠르도록 막을 배치하는 것을 특징으로 한다.
바람직하게는, 하층막은 BPSG 막질 혹은 플라즈마 인가형 산화막으로 형성하며, 상층막은 PE TEOS 막을 이용하도록 한다.
또한, 본 발명은 주형층을 이루는 실리콘 산화막의 두께가 적어도 8000Å 이상, 그리고 일반적으로는 20000Å 이상되는 경우에 그 효용을 잘 나타낼 수 있다.
이하 도면을 참조하면서, 본 발명의 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
도2를 참조하면, 디램 셀 형성을 위해 MOS 트랜지스터가 형성된 기판(10)에 게이트 패턴(11) 사이의 공간을 채우는 제1 층간절연막(13)을 증착 형성한다. 그리고 제1 층간절연막(13)에 대한 자기정렬 방식을 가미한 패터닝 작업과 도전층 적층 및 평탄화 작업을 통해 SAC 패드(15:Self Aligned Contact pad)가 활성 영역의 소오스 및 드레인 부분에 형성된다.
다음으로는 SAC 패드(15)가 형성된 기판(10)에 제2 층간절연막(17)을 증착되고, 도면에 표시되지 않았지만, 비트라인 콘택홀을 패터닝을 통해 형성한다. 따라서 비트라인 콘택 패드가 드러난다. 그리고, 도전층 적층과 패터닝 작업을 통해 비트라인 콘택 플러그와 함께 비트라인이 형성된다.
도3을 참조하면, 도시되지 않은 비트라인 위로 제3 층간절연막(19)이 형성된다. 제3층간 절연막(19) 위에 식각 저지막(21)이 실리콘 질화막으로 형성된다. 식각 저지막(21)은 50 내지 500Å의 두께로 얇게 형성된다. 그리고, 패터닝을 통해 제3 층간절연막(19) 및 제2 층간절연막(17)을 관통하는 스토리지 콘택용 SAC 패드(15)를 드러내는 스토리지 콘택홀(23)이 형성된다. 스토리지 콘택홀(23)이 형성된 기판(10)에는 스토리지 콘택홀(23)을 채우도록 폴리실리콘이 적층되고 식각저지막(21) 위로 적층된 폴리실리콘은 평탄화 식각작업을 통해 제거되어 스토리지 콘택 플러그(25)만 남게 된다.
도4를 참조하면, 스토리지 콘택 플러그(25)를 포함하여 실리콘 질화막으로 된 식각 저지막(21)위로 실리콘 산화막으로 이루어진 주형막(30)이 형성된다. 먼저 BPSG막(27)이 혹은 플라즈마 인가 산화막(PE-Ox)이 16000Å 형성된다. 그리고, 이어서 PE-TEOS막(29)이 적층된다. BPSG막(27)은 PE-TEOS막(29)에 비하여 습식으로나 건식으로나 높은 식각선택성을 가지고 있다. 따라서 PE-TEOS막(29)에 10000 혹은 20000Å 이상의 깊이로 식각이 이루어지고, BPSG막(27)이 드러나면 식각이 가속화되면서 동일 막질에서 슬롭 에치에 의해 스토리지 노드홀의 폭이 줄어드는 현상을 현저히 감소시킬 수 있다.
BPSG막은 상압에 400℃ 온도에서, TEB(tri-ethyl borate)/TMOP(tri-methyl ortho phosphate)=12.5slm/5.9slm(standard liter per minute) 또는 TEB/TMOP=11.3slm/5.2 slm의 조건으로 형성될 수 있으며, 플라즈마 인가 산화막은 압력 2.2 Torr, 온도 400C, 해드(head)와 웨이퍼의 간격(Gap): 535mils, 소오스 가스로는 사일렌(SiH4) 115 sccm(standard cubic centimeter per minute), 산화 이질소(N2O) 1700sccm, 인가전력 295W의 조건으로 형성될 수 있다.
PE-TEOS막은 온도 390C, 압력 2.4Torr, 산소 유량 10.0slm, TEOS 유량 1.8slm, 인가전력 최대 650 내지 최소 450W의 조건으로 10000 또는 20000Å 두께로 형성될 수 있다.
도5를 참조하면, 앞서 형성된 BPSG막(27)과 PE-TEOS막(29)에는 산화막 에칭을 통해 스토리지 노드홀(31)이 형성된다. 산화막 에칭을 통해 드러나는 식각 저지막(21)도 식각을 통해 제거한다. 따라서 스토리지 노드홀(31)의 저면에는 스토리지 콘택 플러그(25)가 드러나게 된다.
이때, 산화막 에칭은 포토레지스트를 이용한 패턴을 주형막(30) 위에 형성한 상태에서 이루어지는 것이다. 포토레지스트 형성 전에 통상 실리콘 질화막이나 실리콘 질산화막 등의 반사 방지막(ARC: Aani Reflection Coating)을 사용하는 것을 전제하면, 첫 단계는 반사 방지막 에칭 및 폴리머 부착(attaching) 단계로 50mTorr 압력에서, 플라즈마의 형성을 위한 소오스 파워(source power) 1200Ws, 플라즈마 입자의 가속을 위한 바이어스 파워(bias power) 1500Wb, 소오스 가스로는 부피비로 40CH2F2: 10O2: 300Ar: 40CHF3조건으로 80초간 이루어진다.
그리고, 두번째 단계는 스토리지 노드홀 에칭 단계로 20mTorr 압력에서 소오스 파워 900Ws, 바이어스 파워 1500Wb, 소오스 가스 혼합비 15C5F8: 15O2: 500Ar 조건에서 5분간 이루어진다. 이때 사용된 에칭장비는 TEL사의 SCCM(혹은 AIEM) 장비이다.
이상의 단계별 에칭을 통해 주형막(30)을 이루는 26000 혹은 36000Å 두께의 실리콘 산화막에는 상부 폭과 하부 폭의 변화가 거의 없는 스토리지 노드홀(31)이 형성된다. 제3 층간절연막(19) 위에 있는 식각 저지막(21)도 함께 식각한다. 스토리지 노드홀(31)이 형성된 다음에는 노드홀(31) 식각을 위한 포토레지스트 패턴을 제거한다.
도6을 참조하면, 이상에서 형성된 깊은 스토리지 노드홀(31)에 폴리실리콘을 콘포말하게 적층하고 주형막(30) 상면에 적층된 폴리실리콘층을 식각하여 스토리지 노드(33) 분리를 실시한다. 좀 더 상세히 살펴보면, 스토리지 노드홀(31)을 매우 큰 가로세로비(Aspect ratio)를 가지므로 노드홀(31)을 형성하는 것도 어렵지만 스토리지 노드(33)를 형성하는 것도 어렵다. 우선, 스토리지 노드홀(31)을 형성한 상태에서 폴리실리콘층은 좁은 틈에도 잘 적층되어 채워지므로 스토리지 노드층을 적층하는 것은 큰 어려움이 없다.
다음으로 주형막(30)을 이루는 실리콘 산화막을 드러내기 위해 그대로 에치 백을 실시할 경우, 노드홀(31) 저면에 쌓인 폴리실리콘층도 함께 식각되어 스토리지 노드(33)와 스토리지 콘택 플러그(25)의 전기접속이 문제가 되므로 에치 백은 적합하지 않다. 그러나, 좁은 틈에 실리콘 산화막을 채워넣는 것은 매우 어려우므로 실리콘 산화막을 채우고 에칭하는 방법도 이용하기 어렵다.
따라서, 폴리실리콘층을 얇게 형성하고 스토리지 노드홀(31)의 좁은 틈을 채우지 않은 상태에서 CMP로 주형막(30) 상층의 폴리실리콘층을 제거하는 방법을 고려할 수 있다. 그러나 이런 방법은 후속 공정에서 파티클의 문제를 야기하기 쉬우므로 기판에 포토레지스트를 도포하여 좁은 틈을 채운 다음, 평탄화 식각의 방법으로 포토레지스트층과 폴리실리콘층을 함께 제거하여 노드 분리를 하는 방법이 바람직하게 사용될 수 있다.
이때 평탄화 식각으로는, 먼저 포토레지스트를 산소 플라즈마를 이용하여 식각하는 애싱에 이어서, 폴리실리콘층이 주형막 위로 드러나는 단계에서 폴리실리콘과 포토레지스트에 대한 선택성이 없는 CMP나 기타 비등방성 에칭을 사용하는 방법을 생각할 수 있다. 노드 분리가 이루어지면 좁은 틈을 채우고 있는 포토레지스트(35)는 스트립핑을 통해 제거될 수 있다.
그리고, 후속 공정에 따르면, 도7과 같이, 분리된 스토리지 노드(33) 위로 캐퍼시터 유전막(37)을 적층한다. 그리고 플레이트 전극(39)으로 사용하기 위해 폴리실리콘을 적층하여 캐퍼시터의 대향 전극 구조를 완성한다. 분리된 스토리지 노드(33) 위로 유전막(37)을 적층하기 전에 먼저 HSG(Hemi Spherical Grain)을 형성시켜 스토리지 노드(33)의 표면적을 늘리는 방법을 사용할 수 있다.
이상의 예에서는 하층의 PE-Ox 혹은 BPSG와 상층의 PE-TEOS막의 조합만을 한정하여 설명하였으나 본 발명은 이런 예에 한정되는 것은 아니며, 하층의 식각 선택성 즉 에칭 속도가 큰 다른 산화막 조합도 선택될 수 있다.
또한, 2층이 아닌 다층 실리콘 산화막으로 주형막을 구성하면서 그 불순물 성분과 형성 조건을 달리하여 상층으로 갈수록 식각 속도가 낮아지도록 구성하는방법을 사용할 수도 있다.
본 발명에 따르면, 8000Å 이상 주형막을 식각하여 스토리지 노드홀을 형성하고, 여기에 폴리실리콘을 적층하여 실린더형 스토리지 노드를 형성하는 방법을 사용하는 DRAM의 제조에 있어서, 스토리지 노드홀 형성시 슬롭에치 경향을 완화시킬 수 있으므로 콘택 플러그를 노출시키는 식각을 효율적으로 할 수 있다. 그리고, 콘형이 아닌 정상적인 실린더형 스토리지 노드를 형성하여 스토리지 용량을 디자인된 값으로 확보할 수 있다.
Claims (5)
- DRAM(Dynamic Random Access Memory)의 실린더형의 스토리지 노드를 형성함에 있어서,기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 관통하여 상기 기판과 접속되는 콘택플러그를 형성하는 단계;상기 층간절연막 상에 하층 실리콘 산화막의 식각 속도가 상대적으로 상층 실리콘 산화막의 식각 속도보다 빠른 2 이상의 다층 실리콘 산화막으로 이루어진 주형층을 형성하는 단계;상기 주형층을 식각하여 상기 콘택플러그의 표면을 노출시키되 수직한 측벽을 갖는 개구부를 형성하는 단계; 및상기 개구부 및 측벽에 실린더형의 스토리지 전극을 형성하는 단계를 포함하는 스토리지 노드 형성방법.
- 제 1 항에 있어서,상기 하층 실리콘 산화막은 BPSG(Boro Phospho Silicate Glass)로 형성하며, 상기 상층 실리콘 산화막은 PE-TEOS(Plasma Enhanced Tetra ethylene Ortho Silicate)로 형성함을 특징으로 하는 스토리지 노드 형성방법.
- 제 2 항에 있어서,상기 BPSG막은 TEB(tri-ethyl borate)/TMOP(tri-methyl ortho phosphate)=12.5slm/5.9 slm(standard liter per minute) 또는 TEB/TMOP=11.3slm/5.2 slm의 조건으로 형성됨을 특징으로 하는 스토리지 노드 형성방법.
- 제 1 항에 있어서,상기 하층 실리콘 산화막은 PE-Ox(Plasma Enhanced Oxide)로 형성하며, 상기 상층 실리콘 산화막은 PE-TEOS(Plasma Enhanced Tetra ethylene Ortho Silicate)로 형성함을 특징으로 하는 스토리지 노드 형성방법.
- 제 1 항에 있어서,상기 주형층 두께를 20000Å 이상으로 형성하는 것을 특징으로 하는 스토리지 노드 형성방법.
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