KR20050057732A - 향상된 캐패시턴스를 갖는 캐패시터의 제조 방법 및 이를이용한 반도체 장치의 제조 방법 - Google Patents

향상된 캐패시턴스를 갖는 캐패시터의 제조 방법 및 이를이용한 반도체 장치의 제조 방법 Download PDF

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Abstract

향상된 캐패시턴스를 갖는 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법이 개시된다. 도전성 구조물을 포함하는 반도체 기판 상에 제1 식각 저지막 및 몰드막을 형성한 후, 몰드막 상에 제2 식각 저지막을 형성한다. 제2 식각 저지막 상에 마스크를 형성한 다음, 마스크를 이용하여 도전성 구조물을 노출시키는 콘택홀을 형성한다. 콘택홀 내에 도전성 구조물에 접촉되는 스토리지 전극을 형성한 후, 스토리지 전극 상에 유전막 및 플레이트 전극을 형성한다. 스토리지 노드 분리를 통한 화학 기계적 공정 동안 연마 저지막으로 작용하는 추가적인 식각 저지막을 도입함으로써, 특히 스토리지 전극 상부의 손실을 방지할 수 있으므로, 스토리지 전극의 면적 증가를 도모하여 향상된 캐패시턴스를 갖는 캐패시터를 제조할 수 있다.

Description

향상된 캐패시턴스를 갖는 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법{Method for manufacturing a capacitor having enhanced capacitance, and Method for manufacturing a semiconductor device using the same}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 스토리지 전극의 손시 없이 향상된 캐패시턴스를 갖는 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
현재, DRAM 장치의 집적도가 기가(giga)급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 캐패시터의 캐패시턴스를 확보하기 위하여, 초기에는 캐패시터의 형상을 평탄한 구조로 제작하다가, 이후에는 박스 형상 또는 실린더 형상으로 형성하고 있다. 이러한 실린더 형상의 캐패시터는 근래 들어 대체로 산화물로 이루어진 몰드막을 이용하여 형성하고 있다. 이와 같은, 몰드막을 이용하여 높은 어스펙트비(aspect ratio)를 갖는 캐패시터의 제조 방법은 Young Woo Park에게 허여된 미국특허 제 6,482,696호, 일본 공개특허 공보 제2001-210804호 및 대한민국 공개특허 제2003-67821호 등에 개시되어 있다.
도 1a 내지 도 1e는 종래의 몰드막을 이용하는 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 콘택 영역이 마련된 반도체 기판(도시되지 않음) 상에 산화물로 이루어진 층간 절연막(5)을 형성한 다음, 사진 식각 공정으로 층간 절연막(5)을 부분적으로 식각하여 층간 절연막(5)에 상기 반도체 기판의 콘택 영역을 노출시키는 개구(도시되지 않음)를 형성한다.
상기 개구를 채우면서 층간 절연막(5) 상에 도핑된 폴리실리콘 또는 금속으로 구성된 제1 도전막을 도포한 후, 화학 기계적 연마(CMP) 또는 에치 백 공정을 이용하여 층간 절연막(5)이 노출될 때까지 상기 제1 도전막을 식각함으로써, 층간 절연막(5)의 개구에 매립되는 콘택(10)을 형성한다.
콘택(10)이 형성된 층간 절연막(5) 상에 식각 저지막(15), 몰드막(20) 및 마스크층을 순차적으로 형성한 다음, 상기 마스크층 상에 포토레지스트 패턴(30)을 형성한다. 이 경우, 몰드막(20)은 산화물로 구성되고, 식각 저지막(15)은 질화물로 이루어지며, 상기 마스크층 폴리실리콘을 사용하여 형성된다.
포토레지스트 패턴(30)을 식각 마스크로 이용하여 상기 마스크층을 패터닝하여 몰드막(20) 상에 스토리지 노드 마스크(25)를 형성한 후, 스토리지 노드 마스크(25)를 이용하여 몰드막(20) 및 식각 저지막(15)을 부분적으로 식각한다. 이에 따라, 층간 절연막(5)에 형성된 콘택(10)을 노출시키는 스토리지 노드 콘택 홀(35)이 형성된다.
도 1b를 참조하면, 포토레지스트 패턴(30)을 애싱 및 스트리핑 공정으로 제거한 후, 노출된 콘택(10)의 상면, 스토리지 노드 콘택 홀(35)의 내벽 및 스토리지 노드 마스크(25) 상에 도핑된 폴리실리콘을 사용하여 제2 도전막(40)을 형성한다.
도 1c를 참조하면, 스토리지 노드 콘택홀(35)을 채우면서 제2 도전막(40) 상에 스토리지 노드 분리를 위하여 산화물로 이루어진 희생막(50)을 형성한다.
도 1d를 참조하면, 화학 기계적 연마(CMP) 공정으로 몰드막(20)이 노출될 때까지 희생막(50), 제2 도전막(40) 및 스토리지 노드 마스크(25)를 제거하는 스토리지 노드 분리 공정을 통하여, 콘택(10)에 접촉되는 스토리지 전극(60)을 형성한다. 이 경우, 실린더형 스토리지 전극(60) 내에는 희생막 패턴(55)이 남아 있게 된다.
도 1e를 참조하면, 몰드막(20) 및 희생막 패턴(55)을 제거하여, 콘택(10)에 연결되는 스토리지 전극(60)을 완성한 다음, 스토리지 전극(60) 상에 유전막(65) 및 플레이트 전극(70)을 차례로 형성하여 캐패시터(75)를 형성한다.
그러나, 전술한 몰드막을 이용한 캐패시터의 제조 방법에 있어서, 스토리지 노드 분리를 위하여 화학 기계적 연마(CMP) 공정을 수행하는 동안 스토리지 노드 마스크(25) 하부의 스토리지 전극(60)도 함께 부분적으로 제거되는 문제점이 있다. 이와 같이, 스토리지 전극(60)의 부분적으로 소실될 경우, 스토리지 전극(60)의 면적이 축소되며 결국 캐패시터(75)가 요구되는 캐패시턴스를 갖지 못하는 캐패시턴스의 저하되는 문제를 유발한다.
본 발명의 제1 목적은 추가적인 식각 저지막을 도입하여 스토리지 전극의 손실이 없이 향상된 캐패시턴스를 갖는 캐패시터의 제조 방법을 제공하는 것이다.
본 발명의 제2 목적은 스토리지 전극의 손실이 없이 향상된 캐패시턴스를 갖는 캐패시터를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 캐패시터의 제조 방법에 의하면, 도전성 구조물을 포함하는 반도체 기판 상에 제1 식각 저지막 및 몰드막을 형성한 후, 상기 몰드막 상에 제2 식각 저지막을 형성한다. 이어서, 상기 제2 식각 저지막 상에 마스크를 형성한 다음, 상기 마스크를 이용하여 상기 도전성 구조물을 노출시키는 콘택홀을 형성한다. 계속하여, 상기 콘택홀 내에 상기 도전성 구조물에 접촉되는 스토리지 전극을 형성한 후, 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성한다. 여기서, 상기 스토리지 전극은, 상기 도전성 구조물, 상기 콘택홀의 내벽 및 상기 마스크 상에 도전막을 형성하고, 상기 제2 식각 저지막이 노출될 때까지 상기 마스크를 제거한 다음, 상기 제2 식각 저지막 및 상기 몰드막을 제거하여 형성된다.
전술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 제1 및 제2 콘택 영역을 형성한 후, 상기 제2 콘택 영역에 접촉되는 비트 라인을 형성한다. 상기 비트 라인을 포함하는 반도체 기판 상에 층간 절연막, 제1 식각 저지막 및 몰드막을 순차적으로 형성한 다음, 상기 몰드막 상에 제2 식각 저지막을 형성한다. 상기 제2 식각 저지막 상에 마스크를 형성한 후, 상기 마스크를 이용하여 상기 제2 식각 저지막, 몰드막, 제1 식각 저지막 및 층간 절연막을 부분적으로 식각하여 상기 제1 콘택 영역을 노출시키는 콘택홀을 형성한다. 이어서, 상기 콘택홀 내에 스토리지 전극을 형성한 후, 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성한다.
본 발명에 따르면, 스토리지 노드 분리를 통한 화학 기계적 공정 동안 연마 저지막으로 작용하는 추가적인 식각 저지막을 도입함으로써, 스토리지 전극, 특히 스토리지 전극 상부의 손실을 방지할 수 있다. 이에 따라, 스토리지 전극의 면적 증가를 도모할 수 있으며, 결국 증가된 캐패시턴스를 갖는 캐패시터를 구현할 수 있다. 또한, 스토리지 전극 형성을 위한 스토리지 마스크에 대하여 적절한 두께를 갖는 식각 저지막을 형성하기 때문에, 스토리지 전극의 손실을 효과적으로 방지할 수 있는 동시에 식각 저지막을 용이하게 제거할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 캐패시터를 포함하는 반도체 장치의 제조 방법을 상세하게 설명하지만 본 발명이 하기의 실시예들에 의하여 제한되거나 한정되는 것은 아니다.
도 2a 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a는 각기 반도체 장치를 비트 라인 방향을 따라 자른 단면도들이며, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b 및 도 10b는 각기 반도체 장치를 워드 라인 방향을 따라 자른 단면도들이다. 도 2a 내지 도 10b에 있어서, 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 2a 및 도 2b는 반도체 기판 상에 워드 라인, 제1 패드 및 제2 패드를 형성하는 단계들을 설명하기 위한 단면도들이다.
도 2a 및 도 2b를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정이나 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 소자 분리막(105)을 형성함으로써, 반도체 기판(100)에 액티브 영역 및 필드 영역을 정의한다.
열 산화법(thermal oxidation)이나 화학 기상 증착(CVD) 공정으로 소자 분리막(105)이 형성된 반도체 기판(100) 상에 얇은 두께를 가지는 게이트 산화막을 형성한다. 여기서, 상기 게이트 산화막은 소자 분리막(105)에 의해 정의되는 상기 액티브 영역에만 형성된다.
상기 게이트 산화막 상에 제1 도전막 및 제1 마스크층을 차례로 형성한다. 이 경우, 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 후에 게이트 도전막 패턴(115)으로 패터닝된다. 본 발명의 다른 실시예에 따르면, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조로 형성될 수 있다. 상기 제1 마스크층은 후에 게이트 마스크(120)로 패터닝되며, 후속하여 형성되는 제1 층간 절연막(145)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(145)이 실리콘 산화물과 같은 산화물로 이루어질 경우에는, 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 순차적으로 패터닝한다. 따라서, 반도체 기판(100) 상에 각기 게이트 산화막 패턴(110), 게이트 도전막 패턴(115) 및 게이트 마스크(120)를 포함하는 게이트 구조물(130)들이 형성된다. 본 발명의 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층을 먼저 패터닝함으로써, 상기 제1 도전막 상에 게이트 마스크(120)를 형성한다. 이어서, 애싱 및 스트리핑 공정으로 게이트 마스크(120) 상의 상기 제1 포토레지스트 패턴을 제거한 후, 게이트 마스크(120)를 식각 마스크로 이용하여 상기 제1 도전막 및 게이트 산화막을 차례로 패터닝하여, 각기 게이트 산화막 패턴(110), 게이트 도전막 패턴(115) 및 게이트 마스크(120)를 포함하는 게이트 구조물들(130)을 형성할 수 있다.
게이트 구조물들(130)이 형성된 반도체 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막을 형성한 다음, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물들(130)들의 측면에 게이트 스페이서인 제1 스페이서(125)를 형성한다.
게이트 구조물들(130)을 이온 주입 마스크로 이용하여 게이트 구조물들(130) 사이에서 노출된 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소오스/드레인 영역들에 해당하는 제1 콘택 영역(135) 및 제2 콘택 영역(140)을 형성한다. 따라서, 반도체 기판(100) 상에는 제1 및 제2 콘택 영역들(135, 140)과 게이트 구조물들(130)을 포함하는 MOS 트랜지스터 구조물들인 워드 라인들(160)이 형성된다.
상기 액티브 영역에 형성된 워드 라인들(160)은 각기 그 측벽에 형성된 게이트 스페이서인 제1 스페이서(125)에 의하여 인접하는 워드 라인(160)과 전기적으로 절연된다. 즉, 각 워드 라인(160)의 상면 및 측면에는 질화물로 이루어진 게이트 마스크(120) 및 제1 스페이서(125)가 위치하기 때문에, 워드 라인들(160) 사이에 후속하여 제1 및 제2 패드(150, 155)를 형성할 경우, 인접하는 워드 라인들(160)은 서로 전기적으로 절연된다.
제1 및 제2 콘택 영역들(135, 140)은 캐패시터(270)(도 10a 및 도 10b 참조)를 위한 제1 패드(150)와 비트 라인을 위한 제2 패드(155)가 각기 접촉되는 캐패시터 콘택 영역 및 비트 라인 콘택 영역에 해당된다. 예를 들면, 소오스/드레인 영역들 중 제1 콘택 영역(135)은 제1 패드(150)가 접촉되는 스토리지 노드 콘택 영역에 해당되며, 제2 콘택 영역(140)은 제2 패드(155)가 접촉되는 비트 라인 콘택 영역에 상응한다.
다시 도 2a 및 도 2b를 참조하면, 반도체 기판(100) 상에 산화물을 사용하여 상기 워드 라인들(160)을 덮는 제1 층간 절연막(145)을 형성한다. 제1 층간 절연막(145)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다.
화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마(CMP)와 에치 백을 조합한 공정을 이용하여 제1 층간 절연막(145)의 상부를 평탄화시킨다. 이 때, 제1 층간 절연막(145)은 게이트 구조물들(130)의 게이트 마스크(120)가 노출될 때까지 평탄화된다.
평탄화된 제1 층간 절연막(145) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(145)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(145)에 제1 및 제2 콘택 영역(135, 140)을 각기 노출시키는 제1 콘택홀들(148)을 형성한다. 산화물로 이루어진 제1 층간 절연막(145)을 식각할 때, 질화물로 이루어진 게이트 마스크(120)에 대하여 높은 식각 선택비를 갖는 식각 용액이나 식각 가스를 사용하여 제1 층간 절연막(145)을 식각한다. 이에 따라, 제1 콘택홀들(148)이 워드 라인(160)에 대하여 자기 정렬(self-alignment) 방식으로 형성되면서, 제1 및 제2 콘택 영역(135, 140)을 노출시킨다. 여기서, 제1 콘택홀들(148) 중 일부는 스토리지 노드 콘택 영역인 제1 콘택 영역(135)을 노출시키며, 제1 콘택홀들(148) 중 다른 부분은 비트 라인 콘택 영역인 제2 콘택 영역(140)을 노출시킨다.
상기 제2 포토레지스트 패턴을 애싱 및 스트립 공정으로 제거한 다음, 제1 콘택홀들(148)을 채우면서 제1 층간 절연막(145) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘 또는 금속을 사용하여 형성된다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(145)의 상면이 노출될 때까지 상기 제2 도전막을 식각한다. 따라서, 각기 제1 콘택홀들(148)을 매립하는 자기 정렬된 콘택(SAC) 패드인 제1 패드(150) 및 제2 패드(155)가 형성된다. 이 때, 제1 스토리지 노드 콘택 패드에 해당되는 제1 패드(150)는 스토리지 노드 콘택 영역인 제1 콘택 영역(135) 상에 위치하며, 제1 비트 라인 콘택 패드인 제2 패드(155)는 비트 라인 콘택 영역인 제2 콘택 영역(140) 상에 위치한다. 즉, 제1 패드(150)는 캐패시터(270)의 스토리지 노드 콘택 영역인 제1 영역(135)에 접촉되며, 제2 패드(155)는 비트 라인 콘택 영역인 제2 콘택 영역(140)에 접촉된다.
도 3a 및 도 3b는 반도체 기판 상에 비트 라인 및 제4 패드를 형성하는 단계들을 설명하기 위한 단면도들이다.
도 3a 및 도 3b를 참조하면, 제1 및 제2 패드(150, 155)를 포함하는 제1 층간 절연막(145) 상에 제2 층간 절연막(165)을 형성한다. 제2 층간 절연막(165)은 비트 라인(190)과 제1 패드(133)를 전기적으로 절연시키는 역할을 하며, BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물 등을 사용하여 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(165)을 식각함으로써, 제2 층간 절연막(165)의 상면을 평탄화시킨다.
제2 층간 절연막(165) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(165)을 부분적으로 식각하여, 제2 층간 절연막(165)에 제2 패드(155)를 노출시키는 제2 콘택홀(도시되지 않음)을 형성한다. 여기서, 제2 콘택홀은 후속하여 형성되는 비트 라인(190)과 제2 패드(155)를 서로 연결하기 위한 비트 라인 콘택홀에 해당한다.
상기 제3 포토레지스트 패턴을 애싱 및 스트립 공정을 통하여 제거한 다음, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(165) 상에 제3 도전막 및 제2 마스크층을 순차적으로 형성한다. 계속하여, 상기 제2 마스크층 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층 및 제3 도전막을 차례로 패터닝함으로써, 상기 제2 콘택홀을 채우는 제3 패드(도시되지 않음)를 형성하는 동시에, 제2 층간 절연막(165) 상에 비트 라인 도전막 패턴(175) 및 비트 라인 마스크(180)를 포함하는 비트 라인(190)을 형성한다. 여기서, 상기 제3 패드는 비트 라인(190)과 제1 비트 라인 콘택 패드인 제2 패드(155)를 연결하는 제2 비트 라인 콘택 패드에 해당된다.
비트 라인 도전막 패턴(175)은 티타늄/티타늄 질화물로 구성된 제1 층 및 텅스텐 화합물로 이루어진 제2 층으로 구성된다. 비트 라인 마스크(180)는 스토리지 노드 콘택홀인 제4 콘택홀(235)(도 5a 및 도 5b 참조)을 형성하기 위한 식각 공정 동안 비트 라인 도전막 패턴(175)을 보호한다. 여기서, 비트 라인 마스크(180)는 산화막에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 비트 라인 마스크(180)는 실리콘 질화물과 같은 질화물로 이루어진다. 본 발명의 다른 실시예에 따르면, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층을 패터닝함으로써, 상기 제3 도전막 상에 비트 라인 마스크(180)를 먼저 형성한다. 이어서, 상기 제4 포토레지스트 패턴을 제거한 후, 비트 라인 마스크(180)를 식각 마스크로 이용하여 상기 제3 도전막을 패터닝함으로써, 제2 층간 절연막(165) 상에 비트 라인 도전막 패턴(175)을 형성할 수 있다. 이 때, 제2 층간 절연막(165)에 형성된 상기 제2 콘택홀을 매립하여 비트 라인 도전막 패턴(175)과 제2 패드(155)를 연결하는 제2 비트 라인 콘택 패드인 상기 제3 패드가 동시에 형성된다.
다시 도 3a 및 도 3b를 참조하면, 비트 라인(190) 및 제2 층간 절연막(165) 상에 제2 절연막(도시되지 않음)을 형성한 후, 상기 제2 절연막을 이방성 식각하여 각 비트 라인(190)의 측벽에 비트 라인 스페이서인 제2 스페이서(185)를 형성한다. 제2 스페이서(185)는 후속하여 제2 스토리지 노드 콘택 패드인 제4 패드(195)를 형성하는 동안 비트 라인(190)을 보호한다. 제2 스페이서(185)는 제2 층간 절연막(165) 및 후속하여 형성되는 산화막들에 대하여 식각 선택비를 갖는 물질, 예를 들면, 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
측벽에 제2 스페이서(185)가 형성된 비트 라인(190)을 덮으면서 제2 층간 절연막(165) 상에 제3 층간 절연막(170)을 형성한다. 제3 층간 절연막(170)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물 등과 산화물로 형성된다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 비트 라인 마스크(180)의 상면이 노출될 때까지 제3 층간 절연막(170)을 식각하여 제3 층간 절연막(170)의 상면을 평탄화시킨다.
평탄화된 제3 층간 절연막(170) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(170) 및 제2 층간 절연막(165)을 부분적으로 식각함으로써, 제1 패드(150)들을 노출시키는 제3 콘택홀들(193)을 형성한다. 여기서, 제3 콘택홀들(193)은 비트 라인(190)의 측벽에 형성된 제2 스페이서(185)에 대하여 자기 정렬 방식으로 형성된다.
제3 콘택홀들(193)을 채우면서 제3 층간 절연막(170) 상에 제4 도전막을 형성한 후, 화학 기계적 연마, 에치 백 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(170) 및 비트 라인 마스크 패턴(180)의 상면이 노출될 때까지 상기 제4 도전막을 식각한다. 이에 따라, 제3 콘택홀들(193) 내에 각기 제2 스토리지 노드 콘택 패드인 제4 패드(195)가 형성된다. 제1 패드(150)에 접촉되는 제4 패드(195)는 불순물로 도핑된 폴리실리콘 또는 금속으로 이루어진다. 제4 패드(195)는 제1 스토리지 노드 콘택 패드인 제1 패드(150)와 후속하여 형성되는 캐패시터(270)의 스토리지 전극(255)(도 10a 및 도 10b 참조)을 서로 연결시킨다.
도 4a 및 도 4b는 스토리지 전극을 형성하기 위한 몰드막 및 제3 마스크를 형성하는 단계들을 설명하기 위한 단면도들이다.
도 4a 및 도 4b를 참조하면, 제4 패드(195), 비트 라인(190) 및 제3 층간 절연막(170) 상에 제4 층간 절연막(200)을 형성한다. 제4 층간 절연막(200)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물을 사용하여 형성된다. 제4 층간 절연막(200)은 비트 라인(190)과 후속하여 형성되는 스토리지 전극(190)을 전기적으로 절연시킨다.
제4 층간 절연막(200) 상에 제1 식각 저지막(205)을 형성한다. 제1 식각 저지막(205)은 제4 층간 절연막(200) 및 몰드막(210)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 제1 식각 저지막(205)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다.
본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제4 층간 절연막(200)의 상면을 평탄화시킨 다음, 평탄화된 제4 층간 절연막(200) 상에 제1 식각 저지막(205)을 형성할 수 있다.
제1 식각 저지막(205) 상에 HDP-CVD 산화물, USG, PSG, BPSG 또는 SOG 등을 사용하여 몰드막(210)을 형성한다. 예를 들면, 몰드막(210)은 제1 식각 저지막(205)의 상면으로부터 약 5,000Å 내지 약 50,000Å 정도의 두께를 갖도록 형성된다. 그러나, 이와 같은 몰드막(210)의 두께는 캐패시터(270)에 요구되는 캐패시턴스에 따라 적절하게 조절 가능하다. 즉, 캐패시턴스에 주요한 영향을 미치는 캐패시터(270)의 높이는 몰드막(210)의 두께에 의하여 결정되므로, 반도체 장치의 특성에 따라 요구되는 캐패시턴스를 갖는 캐패시터(270)를 형성하기 위하여 몰드막(210)의 두께를 적절하게 조절할 수 있다. 본 발명의 다른 실시예에 따르면, 제1 식각 저지막(205)을 형성하지 않고 제4 층간 절연막(200) 상에 직접 몰드막(210)을 형성할 수 있다.
몰드막(210) 상에 산화물로 이루어진 몰드막(210)에 대하여 식각 선택비를 갖는 물질을 사용하여 제2 식각 저지막(215)을 형성한다. 이 경우, 제2 식각 저지막(215)은 후속하여 형성되는 제3 마스크층(220)에 대해서도 식각 선택비를 갖는 물질로 이루어진다. 몰드막(210)이 산화물로 구성되고 제3 마스크층(220)이 폴리실리콘으로 이루어질 경우, 제2 식각 저지막(215)은 실리콘 질화물 또는 실리콘 산질화물로 구성된다. 바람직하게는, 제2 식각 저지막(215)은 후속하는 화학 기계적 연마(CMP) 공정 동안 연마 저지막으로 기능하기 때문에, 화학 기계적 연마(CMP) 공정에 대하여 식각율이 적은 실리콘 질화물을 사용하여 형성된다. 제2 식각 저지막(215)은 몰드막(210)의 상면을 기준으로 약 10Å 내지 약 3,000Å 정도의 두께를 갖도록 형성된다.
제2 식각 저지막(215) 상에는 제2 식각 저지막(215) 및 몰드막(210)에 대하여 식각 선택비를 갖는 물질을 사용하여 제3 마스크층(220)을 형성한다. 얘를 들면, 제3 마스크층(220)은 폴리실리콘을 사용하여 형성된다. 예를 들면, 제3 마스크층(220)은 제2 식각 저지막(215)의 상면을 기준으로 약 1,000Å 내지 약 6,000Å 정도의 두께를 가지도록 형성된다. 이에 따라, 제2 식각 저지막(215)은 제3 마스크층(220)의 두께의 약 10 내지 약 50% 정도의 두께를 가진다. 본 발명에 있어서, 스토리지 노드 분리를 위한 화학 기계적 연마 공정을 진행하여 스토리지 노드 마스크(223)를 제거하는 동안 제2 식각 저지막(215)이 소모되지 않는 동시에 스토리지 노드 분리 후에는 제2 식각 저지막(215)을 용이하게 제거할 수 있어야 한다. 따라서, 제2 식각 저지막(215)은 스토리지 노드 마스크(223)의 두께의 약 20 내지 약 35% 정도의 두께로 형성되는 것이 바람직하다. 예를 들면, 스토리지 노드 마스크(223)가 약 1,000Å 내지 약 6,000Å 정도의 두께를 가질 경우, 제2 식각 저지막(215)은 약 200Å 내지 약 2,100Å 정도의 두께로 형성된다.
다시 도 4a 및 도 4b를 참조하면, 제2 식각 저지막(215) 상에 제2 식각 저지막(215) 및 몰드막(210)에 대하여 상이한 식각 선택비를 갖는 물질을 사용하여 제3 마스크층(220)을 형성한다. 예를 들면, 제3 마스크층(220)은 폴리실리콘을 사용하여 형성한다. 전술한 바와 마찬가지로, 제3 마스크층(220)의 두께는 몰드막(210)의 두께에 따라 적절하게 조절 가능하다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 몰드막(210)의 상면을 평탄화시킨 다음, 평탄화된 몰드막(210) 상에 재2 식각 저지막(215) 및 제3 마스크층(220)을 형성할 수 있다.
제3 마스크층(220) 상에는 후속하여 스토리지 노드 마스크(223)를 형성하기 위한 제6 포토레지스트막(225)이 도포된다.
도 5a 및 도 5b는 스토리지 노드 콘택홀을 형성하는 단계들을 설명하기 위한 단면도들이다.
도 5a 및 도 5b를 참조하면, 제6 포토레지스트막(225)을 노광 및 현상하여 제3 마스크층(220) 상에 제6 포토레지스트 패턴(230)을 형성한다. 이어서, 제6 포토레지스트 패턴(230)을 식각 마스크로 이용하여 제3 마스크층(220)을 패터닝함으로써, 몰드막(210) 상에 스토리지 노드 마스크(223)를 형성한다.
스토리지 노드 마스크(223)를 이용하여 제2 식각 저지막(215), 몰드막(210), 제1 식각 저지막(205) 및 제4 층간 절연막(200)을 부분적으로 식각하여, 제2 스토리지 노드 콘택 패드인 제4 패드(195)를 노출시키는 제4 콘택홀(235)을 형성한다. 여기서, 제4 콘택홀(235)은 스토리지 전극(255)의 형성을 위한 스토리지 노드 콘택홀에 해당된다. 제4 콘택홀(235)을 형성하는 동안 제6 포토레지스트 패턴(230)은 소모되어 스토리지 노드 마스크(223) 상에 잔류하지 않게 되지만, 제6 포토레지스트 패턴(230)이 완전히 소모되지 않을 경우에는 추가적인 애싱 및 스트립 공정을 이용하여 제6 포토레지스트 패턴(230)을 제거할 수 있다.
도 6a 및 도 6b는 제5 도전막 및 희생막을 형성하는 단계들을 설명하기 위한 단면도들이다.
도 6a 및 도 6b를 참조하면, 제4 콘택홀(235)을 통하여 노출되는 제4 패드(195), 제4 콘택홀(235)의 내벽 및 스토리지 노드 마스크(223) 상에 제5 도전막(240)을 형성한다. 제5 도전막(240)은 도핑된 폴리실리콘 또는 금속을 사용하여 형성한다.
제4 콘택홀(235)을 채우면서 제5 도전막(240) 상에 산화물로 구성된 희생막(245)을 형성한다. 희생막(245)은 스토리지 전극(255)의 형성을 위한 스토리지 노드 분리 공정 및 후속되는 식각 공정 시에 스토리지 전극(255)을 보호하며, 스토리지 전극(255)의 형성 후에는 제거된다. 희생막(245)은 BPSG, USG, PSG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성된다. 본 발명의 다른 실시예에 따르면, 희생막(245)의 상부를 화학 기계적 연마 공정, 에치백 공정 또는 이들을 조합한 공정을 이용하여 평탄화시킬 수 있다.
도 7a 및 도 7b는 스토리지 전극(255)을 형성하는 단계를 설명하기 위한 단면도들이다.
도 7a 및 도 7b를 참조하면, 화학 기계적 연마 공정, 에치백 공정 또는 이들을 조합한 공정을 통하여 제2 식각 저지막(215)이 노출될 때까지 희생막(245), 제5 도전막(240) 및 스토리지 노드 마스크(223)를 제거한다. 이러한 스토리지 노드 분리 공정에 따라, 제4 콘택홀(235) 내에 스토리지 전극(255) 및 희생막 패턴(250)이 형성된다. 여기서, 화학 기계적 연마 공정을 통하여 희생막(245), 제5 도전막(240) 및 스토리지 노드 마스크(223)를 제거할 경우, 산화물, 폴리실리콘 및 실리콘 질화물 사이에 식각 선택비를 갖는 슬러리를 사용하는 것이 유리하지만, 세리아(CeO2) 또는 실리카(SiO2)를 연마제로 포함하는 통상적인 산화물계 슬러리를 사용하여도 무방하다. 바람직하게는, 상기 슬러리는 패시베이션제 약 1.6 내지 약 2.1 중량%, 연마 입자 약 0.5 내지 약 2.0 중량%, 4차 아민 약 0.2 내지 약 0.8 중량%, pH 조절제 약 7 내지 9 중량%를, 그리고 나머지 중량%의 순수를 포함한다. 이 경우, 상기 패시베이션제는 폴리에틸렌이민, 폴리비닐술폰산, 폴리카르복실산, 폴리에틸렌이민염, 폴리비닐술폰산염 또는 폴리카르복실산염을 포함하며, 상기 연마 입자는 알루미나(Al2O3), 티타니아(TiO2), 지르코니아(ZrO2), 게르마니아(GeO 2), 세리아, 또는 실리카를 포함한다. 또한, 상기 4차 아민은 콜린 또는 테트라메틸암모늄하이드록사이드를 포함하며, 상기 pH 조절제는 수산화암모늄 또는 수산화칼륨을 포함한다. 이와 조성을 갖는 슬러리를 사용하여 스토리지 노드 마스크(223)가 완전히 제거되어 제2 식각 저지막(215)이 노출될 때까지 화학 기계적 연마 공정을 수행한다.
본 발명의 다른 실시예에 따르면, 희생막(245)의 상부를 먼저 에치백 또는 화학 기계적 연마 공정으로 제거한 다음, 제2 식각 저지막(215)이 노출될 때까지 제5 도전막(240)의 일부 및 스토리지 노드 마스크(223)를 제거할 수 있다.
도 8a 및 도 8b는 제2 식각 저지막을 제거하는 단계를 설명하기 위한 단면도들이다.
도 8a 및 도 8b를 참조하면, 건식 식각 공정 또는 습식 식각 공정으로 제2 식각 저지막(215)을 제거한다. 따라서, 희생막 패턴(250)을 포함하여 스토리지 전극(255)의 상부가 부분적으로 노출된다. 제2 식각 저지막(215)은 CF4, C3F6, C4F6 또는 C5F8 등과 같은 CxFy를 포함하는 식각 가스를 사용하는 건식 식각 공정으로 제거하는 것이 바람직하지만, 인산을 포함하는 식각 용액을 사용하는 습식 식각 공정으로 제2 식각 저지막(215)을 제거할 수 있다. 이 경우, 스토리지 전극(255), 몰드막(210) 및 희생막 패턴(250)은 제2 식각 저지막(215)에 대하여 식각 선택비를 가지기 때문에 제거되지 않는다. 이에 따라, 제2 식각 저지막(215)의 두께에 상응하여 스토리지 전극(255)의 상부가 약 10 내지 약 3,000Å 정도의 높이로 몰드막(210)의 상면으로부터 돌출된다. 마찬가지로, 제4 콘택홀(235)을 매립하는 희생막(250) 패턴(250)도 몰드막(210)의 상면을 기준으로 약 10 내지 약 3,000Å 정도의 높이로 돌출하여 스토리지 전극(255)을 보호한다.
종래의 캐패시터의 제조 방법에 있어서, 스토리지 노드 분리를 위하여 화학 기계적 연마 공정을 진행하는 동안 스토리지 노드 마스크와 함께 스토리지 전극의 상부로 부분적으로 제거되기 때문에, 스토리지 전극의 면적이 감소되어 결국 캐패시터의 캐패시턴스의 저하를 초래하는 단점이 있었다. 그러나, 본 발명에 따르면, 제2 식각 저지막(215)이 스토리지 노드 분리를 위한 화학 기계적 연마 공정 동안 연마 저지막으로 기능하기 때문에 스토리지 전극의 손실을 방지할 수 있다. 이에 따라, 스토리지 전극 면적의 증가로 인한 캐패시터의 캐패시턴스의 증가를 도모할 수 있다.
도 9a 및 도 9b는 몰드막 및 희생막 패턴을 제거하는 단계를 설명하기 위한 단면도들이다.
도 9a 및 도 9b를 참조하면, 몰드막(210) 및 희생막 패턴(250)을 건식 식각 공정 또는 습식 식각 공정으로 제거하여, 제4 패드(195)에 접촉되는 스토리지 전극(255)을 완성한다. 이에 따라, 상부의 손실이 없이 종래에 비하여 증가된 면적을 갖는 스토리지 전극(255)이 형성된다.
도 10a 및 도 10b는 캐패시터를 형성하는 단계들을 설명하기 위한 단면도들을 도시한 것이다.
도 10a 및 도 10b를 참조하면, 스토리지 전극(255) 상에 유전막(260) 및 플레이트 전극(265)을 순차적으로 형성하여 캐패시터(270)를 완성한다. 계속하여, 도시하지는 않았지만, 캐패시터(270) 상에 상부 배선과의 전기적 절연을 위한 제5 층간 절연막을 형성한 다음, 상기 제5 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.
전술한 바와 같이 본 발명에 따르면, 스토리지 노드 분리를 통한 화학 기계적 공정 동안 연마 저지막으로 작용하는 추가적인 식각 저지막을 도입함으로써, 스토리지 전극, 특히 스토리지 전극 상부의 손실을 방지할 수 있다. 이에 따라, 스토리지 전극의 면적 증가를 도모할 수 있으며, 결국 증가된 캐패시턴스를 갖는 캐패시터를 구현할 수 있다.
또한, 스토리지 전극 형성을 위한 스토리지 마스크에 대하여 적절한 두께를 갖는 식각 저지막을 형성하기 때문에, 스토리지 전극의 손실을 효과적으로 방지할 수 있는 동시에 식각 저지막을 용이하게 제거할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 종래의 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 10b는 본 발명의 바람직한 실시예에 따른 캐패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100：반도체 기판 105：소자 분리막
110：게이트 산화막 패턴 115：게이트 도전막 패턴
120：게이트 마스크 125, 185：제1 및 제2 스페이서
130：게이트 구조물 135, 140：제1 및 제2 콘택 영역
145, 165, 170, 200：제1 내지 제4 층간 절연막
150, 155：제1 및 제2 패드 160：워드 라인
175：비트 라인 도전막 패턴 185：비트 라인 마스크
190：비트 라인 195：제4 패드
205, 215：제1 및 제2 식각 저지막 210：몰드막
223：스토리지 노드 마스크 245：희생막
255：스토리지 전극 260：유전막
265：플레이트 전극 270：캐패시터

Claims (25)

  1. 도전성 구조물을 포함하는 반도체 기판 상에 제1 식각 저지막 및 몰드막을 형성하는 단계;
    상기 몰드막 상에 제2 식각 저지막을 형성하는 단계;
    상기 제2 식각 저지막 상에 마스크를 형성하는 단계;
    상기 마스크를 이용하여 상기 도전성 구조물을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 상기 도전성 구조물에 접촉되는 스토리지 전극을 형성하는 단계; 및
    상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법.
  2. 제1항에 있어서, 상기 마스크를 형성하는 단계는,
    상기 제2 식각 저지막 상에 마스크층을 형성하는 단계;
    상기 마스크층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 마스크층을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  3. 제1항에 있어서, 상기 스토리지 전극을 형성하는 단계는,
    상기 도전성 구조물, 상기 콘택홀의 내벽 및 상기 마스크 상에 도전막을 형성하는 단계;
    상기 제2 식각 저지막이 노출될 때까지 상기 마스크를 제거하는 단계;
    상기 제2 식각 저지막을 제거하는 단계; 및
    상기 몰드막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  4. 제3항에 있어서, 상기 제2 식각 저지막은 상기 마스크의 두께의 10 내지 50%의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  5. 제4항에 있어서, 상기 제2 식각 저지막은 10 내지 3,000Å의 두께를 갖는 것을 특징으로 하는 캐패시터의 제조 방법.
  6. 제3항에 있어서, 상기 스토리지 전극을 형성하는 단계는, 상기 콘택홀을 채우면서 상기 도전막 상에 희생막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  7. 제6항에 있어서, 상기 희생막은 상기 몰드막과 동시에 제거되는 것을 특징으로 하는 캐패시터의 제조 방법.
  8. 제3항에 있어서, 상기 제2 식각 저지막은 상기 몰드막 및 상기 마스크에 대하여 식각 선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
  9. 제8항에 있어서, 상기 몰드막은 산화물로 이루어지고, 상기 마스크는 폴리실리콘으로 구성되며, 상기 제2 식각 저지막은 질화물로 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
  10. 제3항에 있어서, 상기 마스크는 화학 기계적 연마 공정, 에치백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정을 이용하여 제거되는 것을 특징으로 하는 캐패시터의 제조 방법.
  11. 제10항에 있어서, 상기 마스크는 상기 몰드막 및 상기 제2 식각 저지막에 대하여 식각 선택비를 갖는 슬러리를 사용하는 화학 기계적 연마 공정으로 제거되는 것을 특징으로 하는 캐패시터의 제조 방법.
  12. 제3항에 있어서, 상기 제2 식각 저지막은 CxFy를 함유하는 식각 가스를 사용하는 건식 식각 공정으로 제거되는 것을 특징으로 하는 캐패시터의 제조 방법.
  13. 제3항에 있어서, 상기 제2 식각 저지막은 인산을 포함하는 식각 용액을 사용하는 습식 식각 공정으로 제거되는 것을 특징으로 하는 캐패시터의 제조 방법.
  14. 제3항에 있어서, 상기 제2 식각 저지막의 제거에 따라 상기 스토리지 전극의 상부가 상기 제2 식각 저지막의 두께에 상응하는 높이로 돌출되는 것을 특징으로 하는 캐패시터의 제조 방법.
  15. 도전성 구조물을 포함하는 반도체 기판 상에 식각 저지막 및 몰드막을 형성하는 단계;
    상기 몰드막 상에 연마 저지막을 형성하는 단계;
    상기 연마 저지막 상에 마스크를 형성하는 단계;
    상기 마스크를 이용하여 상기 도전성 구조물을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 상기 도전성 구조물에 접촉되는 도전막을 형성하는 단계;
    상기 연마 저지막이 노출될 때까지 화학 기계적 연마 공정으로 상기 마스크를 제거하여 상기 콘택홀 내에 스토리지 전극을 형성하는 단계;
    상기 연마 저지막을 제거하는 단계;
    상기 몰드막을 제거하는 단계; 및
    상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법.
  16. 제15항에 있어서, 상기 스토리지 전극을 형성하는 단계는, 상기 콘택홀을 채우면서 상기 도전막 상에 희생막을 형성하는 단계를 더 포함하며, 상기 희생막은 상기 몰드막과 동시에 제거되는 것을 특징으로 하는 캐패시터의 제조 방법.
  17. 제15항에 있어서, 상기 연마 저지막은 상기 몰드막 및 상기 마스크에 대하여 식각 선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
  18. 제15항에 있어서, 상기 마스크는 상기 연마 저지막 및 상기 몰드막에 대하여 식각 선택비를 갖는 슬러리를 사용하여 제거되는 것을 특징으로 하는 캐패시터의 제조 방법.
  19. 제15항에 있어서, 상기 연마 저지막은 CxFy를 함유하는 식각 가스를 사용하는 건식 식각 공정 또는 인산을 함유하는 식각 용액을 사용하는 습식 식각 공정으로 제거되는 것을 특징으로 하는 캐패시터의 제조 방법.
  20. 반도체 기판 상에 제1 및 제2 콘택 영역을 형성하는 단계;
    상기 제2 콘택 영역에 접촉되는 비트 라인을 형성하는 단계;
    상기 비트 라인을 포함하는 반도체 기판 상에 층간 절연막, 제1 식각 저지막 및 몰드막을 순차적으로 형성하는 단계;
    상기 몰드막 상에 제2 식각 저지막을 형성하는 단계;
    상기 제2 식각 저지막 상에 마스크를 형성하는 단계;
    상기 마스크를 이용하여 상기 제2 식각 저지막, 몰드막, 제1 식각 저지막 및 층간 절연막을 부분적으로 식각하여 상기 제1 콘택 영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 스토리지 전극을 형성하는 단계; 및
    상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서, 상기 스토리지 전극을 형성하는 단계는,
    상기 제1 콘택 영역, 상기 콘택홀의 내벽 및 상기 마스크 상에 도전막을 형성하는 단계;
    상기 콘택홀을 채우면서 상기 도전막 상에 희생막을 형성하는 단계;
    상기 제2 식각 저지막이 노출될 때까지 화학 기계적 연마 공정으로 상기 마스크를 제거하는 단계;
    상기 제2 식각 저지막을 제거하는 단계; 및
    상기 몰드막 및 희생막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서, 상기 제2 식각 저지막의 제거에 따라 상기 스토리지 전극의 상부가 상기 제2 식각 저지막의 두께에 상응하는 높이로 돌출되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제21항에 있어서, 상기 제2 식각 저지막은 상기 몰드막 및 상기 마스크에 대하여 식각 선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제21항에 있어서, 상기 마스크는 상기 몰드막 및 상기 제2 식각 저지막에 대하여 식각 선택비를 갖는 슬러리를 사용하여 제거되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제21항에 있어서, 상기 제2 식각 저지막은 CxFy를 함유하는 식각 가스를 사용하는 건식 식각 공정 또는 인산을 포함하는 식각 용액을 사용하는 습식 식각 공정으로 제거되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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