JP2010245374A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】新規な半導体装置及びその製造方法を提供する。
【解決手段】主面を有する半導体基板上に層間膜を形成する層間膜形成工程と、前記層間膜に、第１開口幅を有する第１溝と、前記第１開口幅より広い第２開口幅を有する第２溝とを形成する溝形成工程と、前記層間膜の上面上並びに前記第１溝及び前記第２溝の側面上及び底面上に、導電膜を形成する導電膜形成工程と、前記導電膜をエッチングして、前記層間膜の上面上に形成された前記導電膜を除去すると共に、前記第１溝及び前記第２溝の側面上及び底面上に形成された前記導電膜を残すことで、前記第１溝の側面上及び底面上にかけて連続する導電膜から成る第１導電体と、前記第２溝の側面上及び底面上にかけて連続する導電膜から成る第２導電体とを形成する導電膜エッチング工程とを有する方法により、半導体装置を製造する。
【選択図】図１Ａ

Description

本発明に係る実施形態は、半導体装置及びその製造方法に関し、特に三次元構造を有する電極が形成される半導体装置及びその製造方法に関する。
ＤＲＡＭでは、チップサイズの縮小に伴いメモリセルのキャパシタの占有面積が縮小され、キャパシタの容量値が小さくなり、ＤＲＡＭの電荷保持特性などが低下するという問題がでてきた。この問題を対策する方法として、キャパシタの構造を３次元的にして、表面積を増やす構造が開発されている。そのような３次元構造のキャパシタとしてシリンダ型キャパシタ構造がある（例えば、特許文献１及び２）。
特開２００３−１４２６０５号公報 特開２００５−２２９０９７号公報 特開２００６−１４０４０５号公報 特開２００３−３４７４３０号公報
ところが、このようなシリンダ型キャパシタの製造において、異物が発生しウエハ内に飛散して再付着し、製造歩留まりを低下させるという問題が発生した。これら問題が発生する原因を、図１１Ａ〜１１Ｇを用いて説明する。なお、図１１Ａ〜１１Ｇは、一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂの垂直断面図である。また、Ｚ１−Ｚ２は、メモリセル近方領域と、周辺領域の間の領域を省略した。
（図１１Ａに示す構造を形成する工程）
メモリセルキャパシタ１６１、メモリセルキャパシタのアレイを囲んでガードリング１６２、及びチップ外周にリソグラフィーマーク１６３が形成される。メモリセルキャパシタが形成される領域をメモリセル領域１６５とし、その周りの領域を周辺領域１６６とする。
半導体基板上に、ウエル、素子分離領域、トランジスタ、ビット線、セルコンタクトプラグ、及びビット線コンタクトを通常のＤＲＡＭの形成方法で形成する。次いで、半導体基板上に、ビット線上層間膜１４０、キャパシタコンタクトプラグ１４１を形成する。ビット線上層間膜１４０は、例えばシリコン酸化膜を用いて形成され、キャパシタコンタクトプラグ１４１は、例えばリンドープトポリシリコン膜を用いて形成される。ストッパ絶縁膜１４２を形成する。ストッパ絶縁膜１４２の材料は窒化膜で、膜厚は１００ｎｍである。
キャパシタを形成するためのキャパシタ層間膜１５０を成膜する。材料はシリコン酸化膜で、膜厚は１〜３μｍである。キャパシタ梁絶縁膜１５１を形成する。キャパシタ梁絶縁膜１５１の材料は窒化膜で、膜厚は１００ｎｍなどが用いられる。
キャパシタコンタクトプラグの上部が露出するようにメモリセルキャパシタ１６１の孔部を形成する。孔部の形成では、ガードリング１６２、及びリソグラフィーマーク１６３の孔部も同時に形成する。孔部の大きさは、メモリセルキャパシタ１６１の開口幅が１００ｎｍであり、ガードリング１６２の開口幅が３００ｎｍであり、リソグラフィーマーク１６３の開口幅が５００ｎｍである。ここで、孔部の開口幅は、その開口部の縁に接する内接円を描いたときの最大内接円の直径が開口幅である。例えば、メモリセルキャパシタのような短辺と長辺を持つ楕円形状の場合、短辺において最も広い部分の幅に相当する。すなわち、孔部に膜を成膜したときに、上から見て孔部が塞ぐのに必要な横方向の膜厚を意味する。
メモリセルキャパシタ１６１の孔部の側面及び底面とキャパシタ層間膜１５０上面を覆うように、蓄積電極導電膜１５５を形成する。蓄積電極導電膜１５５の材料は、例えばＴｉＮ膜であり、膜厚は３０ｎｍである。
（図１１Ｂに示す構造を形成する工程）
マスク絶縁膜１５７を成長して、メモリセルキャパシタ１６１の孔部を埋め込む。マスク絶縁膜１５の材料は、例えばシリコン酸化膜であり、膜厚は７０ｎｍである。このマスク絶縁膜１５７の形成は、キャパシタ酸化膜上の蓄積電極導電膜１５５をエッチングする際に、孔部ボトムの導電膜がエッチングされて下部のコンタクトとの電気的接続不良が発生するのを防ぐため、また、メモリセルアレイ表面にできるキャパシタ孔が作る段差を平坦化し、その後のキャパシタ梁を形成するリソグラフィー工程でのパターン形成を容易にするために行われる。
（図１１Ｃに示す構造を形成する工程）
キャパシタ層間膜１５０上のマスク絶縁膜１５７をエッチング除去して、蓄積電極導電膜１５５を露出させる。メモリセルキャパシタ１６１の孔部内には、マスク絶縁膜１５７が埋め込まれる。
（図１１Ｄに示す構造を形成する工程）
キャパシタ層間膜１５０上の蓄積電極導電膜１５５をドライエッチングにより除去し、メモリセルキャパシタ１６１の孔部の側面と底面のみに蓄積電極導電膜１５５を残すと共に、隣接するメモリセルキャパシタの蓄積電極導電膜を電気的に分離する。キャパシタ層間膜上の蓄積電極導電膜１５５を除去する方法はドライエッチング技術を用いる。
（図１１Ｅに示す構造を形成する工程）
微細化が進むと共にキャパシタのアスペクトが高くなり、それに伴いキャパシタの機械的強度が弱くなり、洗浄工程などのウエット処理工程においてキャパシタが倒れるという問題が現れた。この問題を対策するため、近接するキャパシタを窒化膜などから成る梁で連結して支え合うことにより、倒れを防止する。
反射防止膜１７１及びフォトフォトレジスト膜１７２を形成する。支持体を形成するレジストマスクを、フォトリソグラフィー技術を用いて形成する。ドライエッチングにより、レジストをマスクに、反射防止膜１７１及びキャパシタ梁絶縁膜１５１を順次エッチングする。
（図１１Ｆに示す構造を形成する工程）
反射防止膜１７１とフォトフォトレジスト膜１７２を除去する。
（図１１Ｇに示す構造を形成する工程）
シリコン窒化膜などから成るキャパシタ梁絶縁膜１５１と、ＴｉＮ膜などから成る蓄積電極導電膜１５５に対してエッチング速度が小さく、シリコン酸化膜であるキャパシタ層間膜１５０に対してエッチング速度が大きいフッ酸液を用いてエッチングを行い、キャパシタ層間膜１５０をエッチングし、キャパシタ梁絶縁膜１５１と蓄積電極導電膜１５５を残す。この工程により蓄積電極導電膜１５５の外周壁を露出させ、内壁と外壁を利用する内外壁利用のシリンダ型キャパシタが形成される。
ところが、上述したキャパシタの製造方法において、図１１Ｇのフッ酸液でキャパシタ酸化膜をエッチングする工程で、異物が発生するという問題があることを発明者らは発見した。この異物は、リソグラフィーマーク１６３、ガードリング１６２の底部のビット線上層間膜１４０から下の層間膜がフッ酸液でエッチングされて蓄積電極導電膜１５５が剥がれたもの、又はビット線上層間膜１４０からの下に形成されていたビット線やトランジスタの素子が剥がれたものであった。これら剥がれた異物は、ウエハ内に飛散し、ウエハに再付着し、シリンダ電極の短絡や、キャパシタの上に形成する層間膜に段差が作られ配線のパターニング不良などの問題を発生させた。また、蓄積電極導電膜１５５で覆われていたキャパシタ層間膜１５０、ビット線上層間膜１４０の下の層間膜がフッ酸液でエッチングされて空洞が形成され、その下に形成されていたビット線及びゲート電極が露出し、これらの上に容量絶縁膜、プレート電極が形成された。この空洞内に形成された容量膜は信頼性に劣り、プレート電極とビット線、ゲート電極との間で短絡を生じるなどの問題が発生した。これらが原因となり、製品の歩留まり低下を引き起こした。
高集積化が進むに従い、キャパシタのパターンとその前後のリソグラフィー工程との間の合わせ余裕が小さくなり、位置合わせの精度を高くすることが重要になってきている。その要求から、パターンの重ね合わせずれを検査するマーク、露光用アライメントマークが形成された。これらリソグラフィーマークは、光学的にマークを認識する必要性から幅２００ｎｍ〜２μｍ程度のパターンが用いられている。
また、キャパシタの外壁を露出させるウエットエッチングでは、エッチングをメモリセル領域の所定の領域に限定するために、蓄積電極導電膜を用いてガードリング１６２が形成された。このガードリング１６２は、図１１Ｇの工程のフッ酸を用いたエッチングにおいて、メモリセル領域の外側の周辺領域にウエットエッチングが進行するのを防止するために形成される。メモリセル領域外のシリンダ層間膜がエッチングされると、高さ方向に大きな段差が形成され、プレート電極のパターニングが難しい、プレート上層間膜の平坦化が難しいという問題を発生する。ガードリングパターンは、メモリセルアレイを囲むラインパターンで形成される。ライン状のパターンは、リソグラフィー工程での露光による形成工程で、ドットパターンに比べると光の回りこみが大きくて、パターンの幅はドットパターンに比べてが太く形成されやすい。またガードリングのパターンは、一部でも断線すると、冗長置き換えで救済できないようなチップの不良を引き起こす原因となるので開口不良が起きないよう、幅が広めに形成されることの要請から、幅は３００ｎｍ程度のパターンが形成される。
これらリソグラフィーマーク１６３及びガードリング１６２の開口幅は、メモリセルのキャパシタに対して大きな開口幅を持っており、図１１Ｄの孔部の側壁と底部のみに導電膜を残すドライエッチング工程で、孔部ボトムの導電膜がエッチング除去された。これらリソグラフィーマーク１６３及びガードリング１６２にできる蓄積電極導電膜のサイドウォールは、本来、メモリセルのキャパシタのような素子としての役割があるものではなく、副次的なものであり、蓄積電極とコンタクトプラグとの電気的接続の必要がないため、ボトムの導電膜がエッチング除去されないようには作られていなかった。しかし、図１１Ｇのウエットエッチング工程で、フッ酸液が孔部ボトムに染み出し、層間膜がエッチングされ、さらに、導電膜はリフトオフして異物となり不良を発生した。
本発明に係る実施形態は、上記のような問題を解決できる新規な半導体装置及びその製造方法を提供する。
本発明の一実施形態に係る半導体装置の製造方法は、
主面を有する半導体基板上に層間膜を形成する層間膜形成工程と、
前記層間膜に、第１開口幅を有する第１溝と、前記第１開口幅より広い第２開口幅を有する第２溝とを形成する溝形成工程と、
前記層間膜の上面上並びに前記第１溝及び前記第２溝の側面上及び底面上に、導電膜を形成する導電膜形成工程と、
前記導電膜をエッチングして、前記層間膜の上面上に形成された前記導電膜を除去すると共に、前記第１溝及び前記第２溝の側面上及び底面上に形成された前記導電膜を残すことで、前記第１溝の側面上及び底面上にかけて連続する導電膜から成る第１導電体と、前記第２溝の側面上及び底面上にかけて連続する導電膜から成る第２導電体とを形成する導電膜エッチング工程と
を有することを特徴とする。
本発明の一実施形態に係る半導体装置は、
主面を有する半導体基板と、
前記半導体基板上に形成され、前記主面に対して平行な方向に第１幅を有し、前記主面に対して垂直方向に延在する第１側壁部と前記主面に対して平行方向に延在する第１底面部とを有し、前記第１側壁部から前記第１底面部にかけて連続して形成された導電膜から成る第１導電体と、
前記半導体基板上に形成され、前記主面に対して平行な方向に第１幅よりも広い第２幅を有し、前記主面に対して垂直方向に延在する第２側壁部と前記主面に対して平行方向に延在する第２底面部とを有し、前記第２側壁部から前記第２底面部にかけて連続して形成された導電膜から成る第２導電体と
を有することを特徴とする。
本発明に係る実施形態では、小さな開口幅を有するキャパシタと大きさ開口幅を有するキャパシタを備える半導体装置において、キャパシタの下部電極の底部を残すように形成することにより、製造工程途中でのキャパシタ部分からの異物の発生を防止することができる。かくして、小さな開口幅を有するキャパシタと大きさ開口幅を有するキャパシタを備え、信頼性の高い半導体装置を、歩留まりよく提供することができる。
第１の実施形態に係る半導体装置におけるメモリセルの構造を示す垂直断面図である。 第１の実施形態に係る半導体装置におけるメモリセルの構造を示す、図１ＡのＬＺ１３ａ−ＬＺ１３ｂを横切る平面断面図である。 第１の実施形態に係る半導体装置におけるメモリセルの構造を示す、図１ＡのＬＺ１３ｃ−ＬＺ１３ｄを横切る平面断面図である。 第１の実施形態に係る半導体装置の構造を示す概念図であり、（ａ）が半導体装置全体の外観図、（ｂ）がメモリセルアレイの拡大図、（ｃ）がメモリセルキャパシタのパターンの拡大図、（ｄ）がリソグラフィーマーク部分の拡大図である。 第１の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第１の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第１の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第１の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第１の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第１の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第１の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第１の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第１の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第１の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第１の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 図３Ｅの工程におけるメモリセルの構造を示す、図１ＣのＬＹ１３ａ−ＬＹ１３ｂを横切る垂直断面図である。 図３Ｋの工程におけるメモリセルの構造を示す、図１ＣのＬＹ１３ａ−ＬＹ１３ｂを横切る垂直断面図である。 第２の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第２の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第３の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第３の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第４の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第４の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第４の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第４の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第４の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第４の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第５の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第５の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第５の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第５の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第５の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第５の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第６の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第６の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第７の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第７の実施形態に係る半導体装置におけるメモリセルの構造を示す、図１Ａに相当する垂直断面図である。 第８の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第８の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 第８の実施形態に係る半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図である。 本実施形態に関連する半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂの垂直断面図である。 本実施形態に関連する半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂの垂直断面図である。 本実施形態に関連する半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂの垂直断面図である。 本実施形態に関連する半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂの垂直断面図である。 本実施形態に関連する半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂの垂直断面図である。 本実施形態に関連する半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂの垂直断面図である。 本実施形態に関連する半導体装置の製造方法の一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂの垂直断面図である。
＜本実施形態に係る半導体装置及びその製造方法＞
以下、本実施形態について、図面を参照して説明する。
〔第１の実施形態〕
《構造》
図２は、第１の実施形態に係る半導体装置の構造を示す概念図であり、（ａ）が半導体装置全体の外観図、（ｂ）がメモリセルアレイの拡大図、（ｃ）がメモリセルキャパシタのパターンの拡大図、（ｄ）がリソグラフィーマーク部分の拡大図である。
図２（ａ）に示すように、半導体チップ１３は、スクライブ線１７が周囲を囲っており、その内側に素子領域１８が形成されている。素子領域１８には、メモリセルがアレイ状に配置されるメモリセルアレイ１４、メモリセルアレイ１４を駆動するアレイ回路１５、及び周辺回路１６が形成されている。一方、スクライブ線１８には、リソグラフィーマーク１６３、第２リソグラフィーマーク１６４などのリソグラフィーマークが形成されている。なお、第１の実施形態では、リソグラフィーマークはスクライブ領域に形成されているが、本チップ内に形成してもよい。
図２（ｂ）に示すように、メモリセルアレイ１４には、ドット状のメモリセルのメモリセルキャパシタ１６１がアレイ状に形成されている。このメモリセルキャパシタ１６１のパターンは、図２（ｃ）に示すようになっている。また、アレイを囲むように、ガードリング１６２が形成されている。ガードリング１６２は、シリンダの外壁を露出するための酸化膜エッチングをメモリセルアレイ領域に限定するために用いられる。第１の実施形態ではガードリングを用いているが、製品によっては、ガードリングは必ずしも形成されるとは限らない。
一方、図２（ｄ）に拡大図を示すように、リソグラフィーマーク１６３は、露光により形成されたキャパシタパターンと、それの前後の工程との位置合わせずれを検出するためのマークである。第２リソグラフィーマーク１６４は、露光する際にウエハ位置を検出するためのマークである。
第１の実施形態では、最小加工寸法が１００ｎｍであるリソグラフィー技術を用いている。メモリセルキャパシタ１６１の短辺の幅ｗ１１は１００ｎｍであり、ガードリングパターンの幅ｗ１２は３００ｎｍであり、リソグラフィーマーク１６３の幅ｗ１３は５００ｎｍであり、第２リソグラフィーマーク１６４の幅ｗ１４は５００ｎｍである。リソグラフィーマークは、第１の実施形態では、半導体チップ内に形成される最も大きな幅を有するキャパシタ工程で形成する孔部である。なお、孔部の開口部の開口幅は、前記半導体基板の主面に対して平行な平面で見て、その上面の開口部の外周に接する内接円を描いたときの最大内接円の直径をいう。例えば、メモリセルキャパシタのような短辺と長辺を持つ楕円形状の場合、短辺において最も広い部分の幅に相当する。すなわち、孔部に膜を成膜したときに、上から見て孔部が塞ぐのに必要な横方向の膜厚を意味する。
キャパシタ工程では、これら以外に、キャパシタ層間膜の膜厚測定パターンなどのＴＥＧが形成されることもある。その場合、一辺の長さが３０μｍの矩形パターンなどを用いる。
図１Ａは、第１の実施形態に係る半導体装置におけるメモリセルの構造を示す垂直断面図である。なお、図１Ａは、次に示す図１ＢのＬＸ１３ａ−ＬＸ１３ｂを横切る断面図である。また、Ｚ１−Ｚ２において、メモリセル近方領域と、周辺領域の間の領域を省略した。
図１Ａに示す符号は、以下の通りである。１０１は半導体基板であり、１０２は素子分離領域であり、１０３は素子形成領域であり、１０４はゲート絶縁膜であり、１０５はゲート電極であり、１０７はシリコン窒化膜マスクであり、１０８はシリコン窒化膜サイドウォールであり、１１０はソース・ドレイン拡散層であり、１１１はメモリセルトランジスタであり、１１２は周辺トランジスタであり、１２０はゲート上層間膜であり、１２２はセルコンタクトプラグであり、１３０はセルコンタクトプラグ上層間膜であり、１３１はビット線コンタクトであり、１３２はビット線であり、１４０はビット線上層間膜であり、１４１はキャパシタコンタクトプラグであり、１４２はストッパ絶縁膜であり、１５０はキャパシタ層間膜であり、１５１はキャパシタ梁絶縁膜であり、１５５は蓄積電極導電膜であり、１６１はメモリセルキャパシタであり、１６２はガードリングであり、１６３はリソグラフィーマークであり、１８１は容量絶縁膜であり、１８２はプレート電極であり、１８３はプレート電極上層間膜であり、１９１はＴｉＮ膜であり、１９２はＡｌＣｕ配線であり、１９３は配線上層間膜である。
図１Ｂは、図１ＡのＬＺ１３ａ−ＬＺ１３ｂの平面断面図である。この断面では、蓄積電極導電膜１５５、キャパシタ梁絶縁膜１５１、容量絶縁膜１８１、及びプレート電極１８２が形成されている。
図１Ｃは、図１ＡのＬＺ１３ｃ−ＬＺ１３ｄの平面断面図である。この断面では、蓄積電極導電膜１５５、容量絶縁膜１８１、及びプレート電極１８２が形成されている。
《製造方法》
第１の実施形態に係る半導体装置の製造方法について、図３Ａ〜３Ｍを用いて説明する。なお、図３Ａ〜３Ｋは、一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂを横切る垂直断面図であり、図３Ｌ〜３Ｍは、それぞれ図３Ｅ及び３Ｋの工程におけるメモリセルの構造を示す、図１ＣのＬＹ１３ａ−ＬＹ１３ｂを横切る垂直断面図である。また、Ｚ１−Ｚ２において、メモリセル近方領域と、周辺領域の間の領域を省略した。
（図３Ａに示す構造を形成する工程）
ｐ型の半導体基板１０１上に素子分離領域１０２を形成し、素子形成領域１０３上にゲート絶縁膜１０４、ゲート電極１０５、シリコン窒化膜マスク１０７、シリコン窒化膜サイドウォール１０８、及びソース・ドレイン拡散層１１０を形成する。メモリセル部にはメモリセルトランジスタ１１１を形成し、周辺領域には周辺トランジスタ１１２を形成する。
シリコン酸化膜を堆積した後、ＣＭＰ法により平坦化を行い、ゲート上層間膜１２０を形成する。リソグラフィー技術及びエッチング技術により、ゲート上層間膜１２０にセルコンタクト孔を形成する。ＬＰ−ＣＶＤ法でリンドープ多結晶シリコン膜を堆積した後、ＣＭＰ法によりプラグを形成し、前記ソース・ドレイン拡散層１１０に接続するセルコンタクトプラグ１２２を形成する。
シリコン酸化膜を堆積した後、ＣＭＰ法により平坦化を行い、セルコンタクトプラグ上層間膜１３０を形成する。リソグラフィー技術及びエッチング技術により、セルコンタクトプラグ１２２を露出するビット線コンタクト孔を形成する。
ビット線コンタクト１３１を形成する。ビット線コンタクト１３１は、例えばＴｉＮ膜／Ｔｉ膜のバリアメタル膜とタングステン膜を堆積した後、ＣＭＰで埋め込んで形成する。タングステン膜を堆積した後、リソグラフィー技術及びドライエッチング技術を用いてタングステン膜をパターニングし、ビット線１３２を形成する。
シリコン酸化膜を堆積した後、ＣＭＰ法による平坦化処理を施してビット線上層間膜１４０を形成する。リソグラフィー技術及びエッチング技術により、前記ビット線１３２間における前記ビット線上層間膜１４０を貫通して、前記セルコンタクトプラグ１２２に達するキャパシタ用コンタクト孔を開口し、リンドープ多結晶シリコン膜などから成るキャパシタコンタクトプラグ１４１を形成する。キャパシタの蓄積電極下部に、後の工程のシリコン酸化膜のエッチング工程でのストッパとなるストッパ絶縁膜１４２を堆積する。ストッパ絶縁膜１４２の材料は、例えば、ＬＰ−ＣＶＤで成膜されたシリコン窒化膜であり、膜厚は１００ｎｍである。
一層間膜としてのキャパシタ層間膜１５０を形成する。キャパシタ層間膜１５０として、例えばＬＰ−ＣＶＤ法により、膜厚約１０００ｎｍのシリコン酸化膜を堆積する。シリコン酸化膜としては、ＢＰＳＧ膜等の不純物をドープしたシリコン酸化膜やノンドープドシリコン酸化膜等を適用することができる。ＣＭＰ法により、このキャパシタ層間膜１５０の表面を平坦化する。
キャップ絶縁膜としてのキャパシタ梁絶縁膜１５１を堆積する。キャパシタ梁絶縁膜１５１の材料は、例えばシリコン窒化膜で、膜厚は、例えば１００ｎｍである。
（図３Ｂに示す構造を形成する工程）
反射防止膜１５２、及びフォトレジスト膜１５３を塗布する。リソグラフィー技術を用いて、メモリセルキャパシタ１６１、ガードリング１６２、及びリソグラフィーマーク１６３を形成するための開口パターンが、フォトレジスト膜１５３に形成される。
ドライエッチング技術により、フォトレジスト膜１５３をマスクに反射防止膜１５２をエッチングする。ひきつづき、フォトレジスト膜１５３と反射防止膜１５２をマスクにキャパシタ梁絶縁膜１５１、キャパシタ層間膜１５０、及びストッパ絶縁膜１４２をエッチングし、キャパシタコンタクトプラグ１４１に達する孔部１５４を形成する。メモリセルキャパシタ１６１、ガードリング１６２、及びリソグラフィーマーク１６３の孔部を開口する。
ここで、メモリセルが形成される領域をメモリセル領域１６５とし、メモリセル領域の外側を周辺領域１６６とする。メモリセル領域１６５にはメモリセルキャパシタ１６１が形成される。メモリセルキャパシタ１６１がアレイ状に形成されたメモリセルアレイを囲んでガードリング１６２が形成される。チップ外周にリソグラフィーマーク１６３が形成される。
第１の実施形態では、メモリセルキャパシタ１６１の短辺幅Ｄ１６１は１００ｎｍでありお、ガードリング１６２のパターンの幅Ｄ１６２は３００ｎｍであり、リソグラフィーマーク１６３の幅Ｄ１６３は５００ｎｍである。リソグラフィーマーク１６３は、第１の実施形態では、キャパシタ工程で形成される最も大きな幅を有する孔部である。
（図３Ｃに示す構造を形成する工程）
メモリセルキャパシタ１６１、ガードリング１６２、及びリソグラフィーマーク１６３の孔部からキャパシタ層間膜１５０上にかけて、連続膜から成る導電膜としての蓄積電極導電膜１５５を堆積する。導電膜１５５の材料は、例えばＣＶＤ法で成長されたＴｉＮ膜の単層膜３０ｎｍを用いる。あるいは、ＴｉとＴｉＮ膜の積層膜（Ｔｉ：１０ｎｍ、ＴｉＮ：２０ｎｍ）などを用いることもできる。
マスク絶縁膜１５７を堆積する。マスク絶縁膜１５７の材料は、例えばＬＰＣＶＤ法で成長したシリコン酸化膜で、膜厚は７０ｎｍである。マスク絶縁膜１５７は、メモリセルキャパシタ１６１の孔部から底部まで良好なカバレッジで埋め込まれ、開口部は塞がれる。マスク絶縁膜１５７の形成は、キャパシタ酸化膜上の蓄積電極導電膜１５５をエッチングする際に、孔部ボトムの導電膜がエッチングされて下部のコンタクトとの電気的接続不良が発生するのを防ぐため、また、メモリセルアレイ表面にできるキャパシタ孔が作る段差を平坦化し、その後の梁を形成するリソグラフィー工程でのパターン形成を容易にするために行われる。
（図３Ｄに示す構造を形成する工程）
反射防止膜１７１とフォトレジスト膜１７２を塗布する。反射防止膜１７１及びフォトレジスト膜１７２の膜厚は、例えば、それぞれ、１００ｎｍ及び３００ｎｍである。
ここで、蓄積電極導電膜１５５上に形成する３層の絶縁膜であるマスク絶縁膜１５７の膜厚と反射防止膜１７１の膜厚とフォトレジスト膜１７２の膜厚を合計した厚さｔにおいて、キャパシタ層間膜上での厚さをｔ１、大きな開口径を持つリソグラフィーマーク１６３での底部からの厚さをｔ２としたとき、ｔ２＞ｔ１となるように形成する。ｔ２＞ｔ１とするには、前記３層の絶縁膜の流動性を高めること、リソグラフィーマーク１６３の開口幅Ｄ１としてｔ１＞Ｄ１となるように前記３層の絶縁膜を厚く堆積することなどで行われる。
第１の実施形態では、Ｆ＝１００ｎｍ程度の微細な梁パターンを形成する必要があるので、フォトレジスト膜１７２の厚さは、レジストの倒れを回避するために３００ｎｍ程度以下にする必要がある。フォトレジストの厚さが制限されるので、反射防止膜１７１の厚さ及びマスク絶縁膜１５７の厚さも制限され、第１の実施形態では前記３層の膜厚ｔをＤ１程度まで厚くするのは困難である。前記３層の膜厚ｔをできるだけ厚くすると共に、流動性の良いレジスト膜、反射防止膜を用いてｔ２＞ｔ１となるように、前記３層を形成する。
（図３Ｅに示す構造を形成する工程）
リソグラフィー技術を用いて、キャパシタ梁を加工形成するためのレジストパターンを形成する。レジストパターンは、メモリセルのキャパシタ梁形成領域と、ガードリング１６２から外側領域と、リソグラフィーマーク１６３がレジストで覆われる。
レジストマスク１７２をマスクにして、反射防止膜１７１をドライエッチング技術を用いてエッチング除去する。引き続きマスク絶縁膜１５７をドライエッチング技術を用いてエッチング除去する。
（図３Ｆに示す構造を形成する工程）
フォトレジスト膜１７２及び反射防止膜１７１に対してドライエッチングを行い、キャパシタ層間膜上のフォトレジスト膜１７２及び反射防止膜１７１をエッチング除去し、マスク絶縁膜１５７を露出させる。それと共に、第１の実施形態では、最も大きい開口幅を有するリソグラフィーマーク１６３の孔部の底部には、フォトレジスト膜１７２と反射防止膜１７１を合わせた膜厚ｔ２ａが１００ｎｍ程度以上残るように行う。この膜厚ｔ２ａは、図３Ｇ〜Ｈに示す構造を形成する工程での蓄積電極導電膜１５５のエッチング、キャパシタ梁絶縁膜１５１のエッチング、マスク絶縁膜１５７のエッチング、及び蓄積電極導電膜のエッチングを経た後に、リソグラフィーマーク１６３の底部の蓄積電極導電膜１５５の表面が露出しないような膜厚に設定され、それらのエッチング条件に依存して必要な膜厚が決まる。膜厚ｔ２ａが１００ｎｍ以上残るようにするには、ドライエッチングのオーバーエッチング量を制御することと、初期の膜厚ｔ２の制御により行われる。
フォトレジスト膜１７２及び反射防止膜１７１のエッチングは、例えばＣｌ2とＯ2を含むガスを含む条件を用いることができる。このガス系のエッチングでは、フォトレジスト膜１７２と反射防止膜１７１では概ね同じエッチング速度が得られ、同一材料としてエッチングできる。また、シリコン酸化膜に対しては高い選択比が得られ、下部のマスク絶縁膜は殆どエッチングされない。
（図３Ｇに示す構造を形成する工程）
ドライエッチングにより、マスク絶縁膜１５７をマスクに、蓄積電極膜１５５をエッチング除去する。エッチングは塩素を含むガスなどを用いる。引き続き、ドライエッチングにより、マスク絶縁膜１５７をマスクに、キャパシタ梁絶縁膜１５１をエッチング除去する。エッチングはＣＦ4を含むガスなどを用いる。
（図３Ｈに示す構造を形成する工程）
ドライエッチングにより、キャパシタ層間膜１５０上のマスク絶縁膜１５７を除去する。エッチングは、ＣＦ4を含むガスを用いることができる。
リソグラフィーマーク１６３内の底部はフォトレジスト膜１７２及び反射防止膜１７１で保護され、マスク絶縁膜の底部はエッチングされずに残存し、孔内の側面から底面にかけてマスク絶縁膜が形成される。第１の実施形態では、この工程を経た後に、リソグラフィーマーク１６３の孔部底部に、フォトレジスト膜１７２と反射防止膜１７１を合わせた膜厚ｔ２ｂが５０ｎｍ程度以上残るようにする。この残膜としては、少なくとも反射防止膜が残ればよい。この膜厚ｔ２ｂは、次の図３Ｉに示す構造を形成する工程での蓄積電極導電膜１５５のエッチングを経た後に、リソグラフィーマーク１６３の底部の蓄積電極導電膜１５５の表面が露出しないような膜厚であり、そのエッチング条件に依存する。膜厚ｔ２ｂが５０ｎｍ以上残るようにするには、ドライエッチングのオーバーエッチング量を制御することと、膜厚ｔ２及びｔ２ａの制御により行われる。
（図３Ｉに示す構造を形成する工程）
ドライエッチングにより、キャパシタ層間膜１５０上の蓄積電極導電膜１５５を除去し、隣接するメモリセルのキャパシタ間を電気的に分離する。リソグラフィーマーク１６３内はフォトレジスト膜１７２、反射防止膜１７１、及びマスク絶縁膜１５７で保護されているので、蓄積電極導電膜１５５はエッチングされない。第１の実施形態では、リソグラフィーマーク１６３のような大きな開口径を持つ大キャパシタパターンの底部に保護膜を形成するようにして、メモリセルキャパシタの蓄積電極導電膜１５５の分離を行うエッチングを行うので、大キャパシタパターンであるリソグラフィーマーク１６３の底部の導電膜がエッチングされないようにできる。また、この保護膜の形成を、キャパシタ梁絶縁膜形成のリソグラフィーのフォトレジスト膜、反射防止膜を用いることにより、新たな膜を成膜することなく形成できるため、コストの増加を抑えて行われる。
図３Ｅ〜Ｉまでの一連の工程は、外気に遮断されたドライエッチング装置内で連続して処理する。それぞれのエッチングを別の装置で行わなくて済み、装置への投資コストを抑制できる。
（図３Ｊに示す構造を形成する工程）
リソグラフィーマーク１６３底部に残っているフォトレジスト膜１７２及び反射防止膜１７１を、ウエットエッチングで除去する。また、酸素ガスを用いたアッシング法で除去することも可能である。
（図３Ｋに示す構造を形成する工程）
フッ酸液を用いたウエットエッチングを用いて、上部の表面が露出したキャパシタ層間膜１５０をエッチングする。ウエットエッチングは、例えばキャパシタ梁絶縁膜１５１と蓄積電極導電膜１５５に対して選択比がとれるフッ酸液を用いて行い、キャパシタ梁絶縁膜１５１と蓄積電極導電膜１５５を残す。蓄積電極導電膜１５５の外壁が露出する。これにより、外壁と、内壁の表面を有するシリンダ型キャパシタの蓄積電極が形成される。エッチングは、気相のＨＦガスを用いたエッチングを用いることもできる。
第１の実施形態では、メモリセルアレイの周りにガードリング１６２を形成しており、メモリセルの領域のキャパシタ層間膜をエッチング除去し、その周辺領域はエッチングされないため、メモリセルと周辺の間に段差を生じることはなく、この後工程での素子形成のパターニングに影響を及ぼすことを防止できる。
（その後の工程）
図１に示すように、容量絶縁膜１８１を成膜する。例えば、容量絶縁膜１８１の材料はＴａ2Ｏ5で、膜厚は１０ｎｍなどである。容量絶縁膜１８１上にプレート電極１８２を成膜する。例えば、プレート電極１８２の材料はＴｉＮで、膜厚は１５ｎｍなどである。これにより、シリンダ型キャパシタが完成する。
プレート電極上にプレート電極上層間膜１８３を形成する。プレート電極上層間膜１８３の材料は、例えばシリコン酸化膜である。コンタクトプラグを形成し、それに接続するＴｉＮ膜１９１及びＡｌＣｕ配線１９２などから構成される配線を形成する。配線の上部に配線上層間膜１９３を形成する。この後、ボンディング用のパッド等を形成してＤＲＡＭが完成する。
以上のように、リソグラフィーマーク１６３のような大きな開口径を持つ大キャパシタパターンの底部に保護膜を形成するようにして、メモリセルキャパシタの蓄積電極導電膜１５５の分離を行うエッチングを行うので、大キャパシタパターンであるリソグラフィーマーク１６３の底部の導電膜がエッチングされないようにできる。そして、メモリセルキャパシタの孔部に形成された蓄積電極導電膜の外壁を露出させるためのキャパシタ層間膜１５０のエッチング工程で、大キャパシタパターンであるリソグラフィーマーク１６３の底部の下の層間膜がエッチングされることが防止され異物の発生を抑えることができる。その結果、チップ内に、キャパシタ工程において大きな幅を持つリソグラフィーマークや、ガードリングパターン、ＴＥＧの形成などが可能となり、チップの面積縮小、高信頼性のデバイス形成が可能となる。
また、この大キャパシタパターンの底部を保護する保護膜の形成を、梁絶縁膜形成のリソグラフィーのフォトレジスト膜及び反射防止膜を用いて行うことにより、新たな膜を成膜することなく形成できるため、コストの増加を抑えて行われる。さらに、メモリセルキャパシタの蓄積電極導電膜１５５の分離をエッチングを用いて行うことができ、製造コストが比較的に高いＣＭＰ技術を用いないで行うことができる。加えて、一連のドライエッチング工程を、連続して外気に遮断されたドライエッチング装置内で連続して処理することができ、装置への投資コストを抑制できる。
これらにより、安価で、信頼性の高いシリンダキャパシタを備えるデバイスを提供することができる。
〔第２の実施形態〕
第２の実施形態では、第１の実施形態の製造方法の一部を変更した方法を示す。第２の実施形態に係る半導体装置の製造方法について、図４Ａ〜４Ｂを用いて説明する。なお、これらの図は、一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂの垂直断面図である。
（図４Ａに示す構造を形成する工程）
第１の実施形態における図３Ａ〜３Ｅの工程を行う。引き続き、露出した蓄積電極導電膜１５５をエッチングする。
（図４Ｂに示す構造を形成する工程）
第１の実施形態における図３Ｆの工程を行い、大キャパシタ部分にフォトレジスト膜１７２及び反射防止膜１７１を残す。
（その後の工程）
蓄積電極導電膜１５５は、すでにエッチング除去されているので、第１の実施形態における図３Ｇの工程によりキャパシタ梁絶縁膜１５１をエッチングする。その後の工程は、第１の実施形態における図３Ｈ以降の工程を経て、ＤＲＡＭが完成する。
〔第３の実施形態〕
第３の実施形態では、第１又は第２の実施形態の製造方法の一部を変更した方法を示す。第３の実施形態に係る半導体装置の製造方法について、図５Ａ〜５Ｂを用いて説明する。なお、これらの図は、一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂの垂直断面図である。
（図５Ａに示す構造を形成する工程）
第１の実施形態における図３Ａ〜３Ｅの工程及び第２の実施形態における図４Ａの工程を行う。引き続き、露出したキャパシタ梁絶縁膜１５１をエッチング除去する。
（図５Ｂに示す構造を形成する工程）
第１の実施形態における図３Ｆの工程を行い、大キャパシタ部分にフォトレジスト膜１７２及び反射防止膜１７１を残す。この時点で、第１の実施形態における図３Ｇに示す構造と略同じ断面形状となる。
（その後の工程）
第１の実施形態における図３Ｈ以降の工程を経て、ＤＲＡＭが完成する。
〔第４の実施形態〕
第１〜３の実施形態では、マスク絶縁膜の材料としてＣＶＤ法を用いたシリコン酸化膜を用いていたが、第４の実施形態では、製造コストが安価でスループットに優れるプラズマＣＶＤ法でマスク絶縁膜１５７を形成する方法を示す。第４の実施形態に係る半導体装置の製造方法について、図６Ａ〜６Ｈを用いて説明する。なお、これらの図は、一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂの垂直断面図である。
（図６Ａに示す構造を形成する工程）
第１の実施形態における図３Ａ〜３Ｂの工程、及び図３Ｃの工程のおける蓄積電極導電膜１５５を形成する工程まで行う。
マスク絶縁膜１５７を、プラズマＣＶＤ法を用いて堆積する。マスク絶縁膜１５７の膜厚は、孔部上部が塞がる膜厚であり、孔部径の１〜２倍程度の膜厚で成長する。プラズマＣＶＤ法では被覆性が悪いので、孔部上部でマスク絶縁膜が閉じ、孔の内部部にボイドが形成される。第４の実施形態では、孔の開口幅が１００ｎｍで、マスク絶縁膜１５７を約１００ｎｍ成膜する。メモリセルキャパシタが形成されたアレイ部の上部の表面は、マスク絶縁膜１５７で平坦化され、次のキャパシタ梁絶縁膜を形成するリソグラフィーの形成を容易にする。反射防止膜１７１及びフォトレジスト膜１７２の成膜は、第１の実施形態と同様に行う。
（図６Ｂに示す構造を形成する工程）
第１の実施形態と同様に、リソグラフィー技術を用いて、キャパシタ梁を加工形成するためのレジストパターンを形成する。レジストパターンにより、メモリセルのキャパシタ梁形成領域と、ガードリング１６２から外側領域が覆われる。リソグラフィーマーク１６３は、レジストで覆われる。
レジストマスク１７２をマスクにして、反射防止膜１７１をドライエッチングによりエッチング除去する。引き続き、マスク絶縁膜１５７をドライエッチングによりエッチング除去する。
（図６Ｃに示す構造を形成する工程）
第１の実施形態と同様に、ドライエッチングにより、キャパシタ層間膜上のフォトレジスト膜１７２及び反射防止膜１７１をエッチング除去し、マスク絶縁膜１５７を露出させる。このとき、最も大きい開口幅を有するリソグラフィーマーク１６３の孔部底部には、フォトレジスト膜１７２又は反射防止膜１７１が残るように行う。
（図６Ｄに示す構造を形成する工程）
第１の実施形態と同様に、ドライエッチングにより、マスク絶縁膜１５７をマスクに、蓄積電極導電膜１５５及びキャパシタ梁絶縁膜１５１をエッチング除去する。
（図６Ｅに示す構造を形成する工程）
第１の実施形態と同様に、ドライエッチングにより、キャパシタ層間膜１５０上のマスク絶縁膜１５７を除去する。リソグラフィーマーク１６３の底部に形成されているマスク絶縁膜１５７は、フォトレジスト膜１７２及び反射防止膜１７１で保護され残存する。
メモリセルキャパシタの孔部においては、マスク絶縁膜１５７の被覆性が悪い場合、このエッチングによりメモリセルキャパシタの孔部内に形成されていたボイドの上部が露出して開口部が形成される場合がある。図６Ｅは開口部が形成された場合を示している。この開口部が形成されると、メモリセルキャパシタ孔底部のマスク絶縁膜がエッチングされ蓄積電極導電膜の表面が露出する場合もある。ただし、被覆性が良い場合は、この開口部は形成されない。
（図６Ｆに示す構造を形成する工程）
第１の実施形態と同様に、ドライエッチングにより、キャパシタ層間膜１５０上の蓄積電極導電膜１５５を除去し、隣接するメモリセルキャパシタの蓄積電極導電膜１５５を電気的に分離する。大キャパシタパターンであるガードリング１６２、及び大キャパシタであるリソグラフィーマーク１６３の底部の蓄積電極導電膜１５５は、フォトレジスト膜１７２、反射防止膜１７１、及びマスク絶縁膜で保護されているので、エッチングされないで残存する。
一方メモリセル部は、マスク絶縁膜１５７で蓄積電極導電膜１５５がマスクされていれば、第１の実施形態と同様に行われ問題はないが、図６Ｅのように、メモリセルキャパシタの孔部上部のマスク絶縁膜１５７に開口部が形成されて、孔部のボトムのマスク絶縁膜がエッチングで除去されて残っていない場合が想定される。キャパシタ孔ボトムにマスク絶縁膜１５７が形成されていない場合でも、蓄積電極導電膜１５５形成後の開口部の開口幅に対する高さであるアスペクト比が７以上であれば、孔部ボトムをマスク絶縁膜１５７で保護しておかなくても、孔部ボトムの蓄積電極導電膜１５５がエッチングされないようにすることができる（特許文献３及び４）。マスク絶縁膜１５７が、キャパシタ孔部ボトムに殆ど成膜されない場合は、メモリセルキャパシタのアスペクト比を７以上に形成しておく必要がある。
（その後の工程）
第１の実施形態における図３Ｊ以降の工程を経て、ＤＲＡＭが完成する。
第４の実施形態の方法を用いれば、蓄積電極導電膜１５５上のマスク絶縁膜１５７の形成を、製造コストが安価でスループットに優れるプラズマＣＶＤ法で形成することができ、生産コストを安価にすることができる。
〔第５の実施形態〕
第１〜４の実施形態では、蓄積電極導電膜１５５の上にマスク絶縁膜１５７を形成しており、マスク絶縁膜でメモリセルキャパシタの孔部が作る段差を平坦化してリソグラフィーを容易に行うことを可能にしていた。マスク絶縁膜１５７を形成しない場合、メモリセルキャパシタの孔部が作る段差部からの光の反射によるハレーション、反射防止膜１７１又はレジスト膜１７２の膜厚変動による寸法変動を起こすなどの問題が発生しやすい。
ただし、キャパシタ梁のパターン寸法が太い場合など、これら影響が小さい場合、マスク絶縁膜の形成を行わない方法が考えられるので、この方法を第５の実施形態で示す。第５の実施形態に係る半導体装置の製造方法について、図７Ａ〜７Ｆを用いて説明する。なお、これらの図は、一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂの垂直断面図である。
（図７Ａに示す構造を形成する工程）
第１の実施形態における図３Ａ〜３Ｂの工程、及び図３Ｃの工程のおける蓄積電極導電膜１５５を形成する工程まで行う。
その後、第１の実施形態と同様に反射防止膜１７１及びフォトレジスト膜１７２を塗布する。反射防止膜１７１及びフォトレジスト膜１７２の膜厚は、例えば、それぞれ、１００ｎｍ及び３００ｎｍである。反射防止膜１７１及びフォトレジスト膜１７２は、第１の実施形態と同様に、最も大きな開口径を持つ大キャパシタ部分での膜厚が、キャパシタ層間膜上の膜厚よりも厚くなるように形成する。メモリセルキャパシタ孔部の段差の影響が無視できない場合、反射防止膜１７１を厚めにして、次の露光工程での反射の影響を防止する検討も場合により行われる。
（図７Ｂに示す構造を形成する工程）
リソグラフィー技術を用いて、キャパシタ梁を形成するためのレジストパターンを形成する。第５の実施形態では、マスク絶縁膜が形成されていないので、下地のメモリセルキャパシタ孔の段差による影響が発生する可能性があるので注意をして行う。
（図７Ｃに示す構造を形成する工程）
フォトレジスト膜１７２をマスクに、反射防止膜１７１をドライエッチングによりエッチング除去する。エッチングは、蓄積電極導電膜１５５の表面が露出するように行われる。この工程では、メモリセルキャパシタの孔部に埋め込まれた反射防止膜のエッチングされた上面から溝底面までの距離ｔ１５１ｂは、大キャパシタパターンであるリソグラフィーマーク１６３の孔部のレジスト膜上面の位置から溝底面までの距離ｔ１５１ａ以上になるように、反射防止膜１７１のエッチングのオーバーエッチング量を設定する。
（図７Ｄに示す構造を形成する工程）
フォトレジスト膜１７２及び反射防止膜１７１をマスクに、蓄積電極導電膜１５５とキャパシタ梁絶縁膜１５１を順次エッチングする。
（図７Ｅに示す構造を形成する工程）
フォトレジスト膜１７２及び反射防止膜１７１を、第１の実施形態における図３Ｆと同様にドライエッチングして、キャパシタ層間膜上のフォトレジスト膜１７２及び反射防止膜１７１を除去し、キャパシタ層間膜１５０上の蓄積電極導電膜１５５を露出させる。かつ、リソグラフィーマーク１６３の孔部及びメモリセルキャパシタの孔部の底部には、フォトレジスト膜１７２又は反射防止膜１７１の残膜ｔ１５１ｃ、ｔ１５１ｄが５０ｎｍ程度以上残存するようにして、次の工程でのエッチングで底部の蓄積電極導電膜１５５の表面が露出しないように行う。残膜の厚さは、ドライエッチングのオーバーエッチング量と、初期の膜厚ｔ１５１ａ、ｔ１５１ｂで制御する。ただし、メモリセルキャパシタの孔部においては、第４の実施形態で述べたように、開口部のアスペクト比が７以上であれば、蓄積電極導電膜１５５上の反射防止膜の残膜を考慮しなくても、底部の蓄積電極導電膜１５５のエッチング抜けを防止する方法することができる。
（図７Ｆに示す構造を形成する工程）
キャパシタ部分に貯められた反射防止膜１７１及びフォトレジスト膜１７２をマスクに、キャパシタ層間膜１５０上の蓄積電極導電膜１５５をドライエッチング除去し、隣接するメモリセルキャパシタを電気的に分離する。
（その後の工程）
第１の実施形態における図３Ｊ以降の工程を経て、ＤＲＡＭが完成する。
第５の実施形態を用いれば、マスク絶縁膜１５７の形成と、マスク絶縁膜１５７をエッチングする工程が不要となり、生産コストを安価にすることができる。第５の実施形態は、キャパシタ梁パターンのリソグラフィーパターン形成ができ、反射防止膜１７１のエッチングではメモリセルキャパシタの孔部の中に反射防止膜１７１の残膜を確保をし得る場合に実施可能である。
〔第６の実施形態〕
第１〜５の実施形態では、メモリセル部の蓄積電極は、内壁に空隙を有するシリンダ型をしているが、第６の実施形態では、内壁部を蓄積電極導電膜１５５で埋め込んだ円柱型電極を用いるキャパシタの形成方法を示す。第６の実施形態に係る半導体装置の製造方法について、図８Ａ〜８Ｂを用いて説明する。なお、これらの図は、一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂの垂直断面図である。
（図８Ａに示す構造を形成する工程）
第１の実施形態における図３Ａ〜３Ｂの工程、及び図３Ｃの工程のおける蓄積電極導電膜１５５を形成する工程まで行う。ただし、蓄積電極導電膜１５５の成長では、例えばＴｉＮ膜を６０ｎｍ成長させて、メモリセル開口部を埋め込む。その後、第１の実施形態と同様にマスク絶縁膜１５７を形成する。
（図８Ｂに示す構造を形成する工程）
第１の実施形態における図３Ｄ〜３Ｋと同じ工程を行う。
（その後の工程）
第１の実施形態における図３Ｌ以降の工程を経て、ＤＲＡＭが完成する。
メモリセルサイズの縮小を進めた場合、内壁にできる空隙部分が小さくなり、容量として殆ど寄与しなくなる。又は、蓄積電極導電膜で埋め込まれ空隙ができなくなる。このような場合、第６の実施形態のように外壁のみを利用する構造が用いられる。例えば、メモリセルキャパシタ孔の開口幅が５０ｎｍまで縮小した場合、蓄積電極導電膜を、第１の実施形態と同じ膜厚ＴｉＮ膜３０ｎｍを形成すると、メモリセルキャパシタ孔の内壁が導電膜で埋め込まれて、外壁のみを利用する円柱型キャパシタが形成される。
〔第７の実施形態〕
第１〜６の実施形態では、蓄積電極導電膜１５５の外壁を露出するエッチング工程でメモリセル部のみキャパシタ層間膜１５０をウエットエッチングにより除去していた。第７の実施形態では、メモリセルから見てガードリングの外側の領域もエッチングする場合を示す。第７の実施形態に係る半導体装置の製造方法について、図９Ａ〜９Ｂを用いて説明する。なお、図９Ａは、一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂの垂直断面図であり、図９Ｂは、メモリセルの完成構造図であり、図１Ａに相当する垂直断面図である。
（図９Ａに示す構造を形成する工程）
第１の実施形態における図３Ｅの工程まで行う。ただし、第７の実施形態では、メモリセル内の支持体のパターンと、ガードリング１６２、リソグラフィーマーク１６３を覆うパターンを形成し、その間の中間領域にはマスクパターンを形成しない。
（図９Ｂに示す構造を形成する工程）
第１の実施形態における図３Ｆ以降の工程を経て、ＤＲＡＭが完成する。
メモリセルアレイの周りを囲むガードリングを形成しているが、プレート電極上の層間膜の平坦化工程において、メモリセルキャパシタの角が露出しないようにするために残配置されている。この問題がなければガードリングは削除してもよい。
キャパシタ層間膜のウエットエッチングの工程で、周辺部もエッチングすることにより、周辺部の層間膜の基板からの高さを低くすることができる。こうすることにより、スルーホール１９０の形成のエッチングが容易になり、かつ、スルーホールの電気的接続が容易になるという利点を持つ。この場合、メモリセル部とその周辺部に段差が形成され、配線の形成が難しくなるので、配線パターン加工に余裕がある場合に用いることができる。
〔第８の実施形態〕
第１〜７の実施形態では、メモリセルの蓄積電極を支えるキャパシタ梁を形成していたが、キャパシタの強度に問題がない場合にはキャパシタ梁を形成しない構造を用いることが可能である。第８の実施形態では、この構造を製造する方法を示す。この方法では、支持体梁のマスクパターンを形成するリソグラフィー工程で、キャパシタ梁を形成せずメモリセル領域を開口するパターンが用いられる。第８の実施形態に係る半導体装置の製造方法について、図１０Ａ〜１０Ｃを用いて説明する。なお、これらの図は、一製造工程におけるメモリセルの構造を示す、図１ＣのＬＸ１３ａ−ＬＸ１３ｂの垂直断面図である。
（図１０Ａに示す構造を形成する工程）
第１の実施形態における図３Ｅの工程を行う。ただし、メモリセル内のキャパシタ梁のパターンが形成されていない。
（図１０Ｂに示す構造を形成する工程）
第１の実施形態における図３Ｆの工程と同様に、フォトレジスト膜１７２及び反射防止膜１７１をドライエッチングによりエッチングして、キャパシタ層間膜１５０上のフォトレジスト膜１７２及び反射防止膜１７１を除去し、リソグラフィーマーク１６３内にフォトレジスト膜１７２及び反射防止膜１７１を残す。その後、第１の実施形態における図３Ｇ〜３Ｉの工程と同様に、キャパシタ層間膜１５０上のマスク絶縁膜１５７、蓄積電極導電膜１５５、キャパシタ梁絶縁膜１５１、及びマスク絶縁膜１５７をエッチングする。
（図１０Ｃに示す構造を形成する工程）
第１の実施形態における図３Ｊ〜３Ｋの工程と同様にして、メモリセルキャパシタ１６１の蓄積電極導電膜１５５の外壁が露出される。
キャパシタ梁の形成では、Ｆ値程度のリソグラフィーを用いる必要があるが、梁を形成しない場合、この微細なリソグラフィー工程は不要となり、安価な生産工程でできる。
〔その他の実施形態〕
第１〜８の実施形態では、ＤＲＡＭのシリンダキャパシタに適用する例を説明したが、この適用例に限定されず、シリンダキャパシタと同様の構造を持ち、大きさの異なる開口幅を有する電極を備える半導体装置に適用可能である。
第１〜８の実施形態では、大キャパシタパターンの底部保護膜として、反射防止膜及びフォトレジスト膜を用いているが、マスク絶縁膜を埋め込んでも良い。この際、マスク絶縁膜は、ノンドープトシリコン酸化膜の他に、ＢＰＳＧ膜、ＳＯＧ膜などを適用しても良い。第１〜８の実施形態では、シリンダ層間膜にシリコン酸化膜を用いているが、これに限定されず、ＢＰＳＧ膜、ＳＯＧ膜などの絶縁膜であれば用いることが可能である。
第１〜８の実施形態では、キャパシタ梁絶縁膜としてシリコン窒化膜を用いているが、フッ酸でシリンダ層間膜をエッチングする際に選択比がとれる材料であれば用いることが可能であり、タンタル酸化膜、アルミナなども適用である。また、第１〜８の実施形態では、キャパシタ梁絶縁膜としてシリコン窒化膜を用い、シリンダ層間膜にシリコン酸化膜を用い、下部電極にＴｉＮ膜を用い、シリンダ酸化膜のエッチングをフッ酸を用いて行っているが、これら材料やエッチング方法に限定されず、シリンダ層間膜に対してキャパシタ梁絶縁膜及び下部電極材料が高いエッチング選択比を示す材料、エッチング条件を用いることが可能である。
１３ 半導体チップ
１４ メモリセルアレイ
１５ アレイ回路
１６ 周辺回路
１７ スクライブ線
１８ 素子領域
１０１ 半導体基板
１０２ 素子分離領域
１０３ 素子形成領域
１０４ ゲート絶縁膜
１０５ ゲート電極
１０７ シリコン窒化膜マスク
１０８ シリコン窒化膜サイドウォール
１１０ ソース・ドレイン拡散層
１１１ メモリセルトランジスタ
１１２ 周辺トランジスタ
１２０ ゲート上層間膜
１２２ セルコンタクトプラグ
１３０ セルコンタクトプラグ上層間膜
１３１ ビット線コンタクト
１３２ ビット線
１４０ ビット線上層間膜
１４１ キャパシタコンタクトプラグ
１４２ ストッパ絶縁膜
１５０ キャパシタ層間膜
１５１ キャパシタ梁絶縁膜
１５２ 反射防止膜
１５３ フォトレジスト膜
１５４ 孔部
１５５ 蓄積電極導電膜
１５７ マスク絶縁膜
１６１ メモリセルキャパシタ
１６２ ガードリング
１６３ リソグラフィーマーク
１６４ 第２リソグラフィーマーク
１６５ メモリセル領域
１６６ 周辺領域
１７１ 反射防止膜
１７２ フォトレジスト膜
１８１ 容量絶縁膜
１８２ プレート電極
１８３ プレート電極上層間膜
１９０ スルーホール
１９１ ＴｉＮ膜
１９２ ＡｌＣｕ配線
１９３ 配線上層間膜

Claims (21)

  1. 主面を有する半導体基板上に層間膜を形成する層間膜形成工程と、
    前記層間膜に、第１開口幅を有する第１溝と、前記第１開口幅より広い第２開口幅を有する第２溝とを形成する溝形成工程と、
    前記層間膜の上面上並びに前記第１溝及び前記第２溝の側面上及び底面上に、導電膜を形成する導電膜形成工程と、
    前記導電膜をエッチングして、前記層間膜の上面上に形成された前記導電膜を除去すると共に、前記第１溝及び前記第２溝の側面上及び底面上に形成された前記導電膜を残すことで、前記第１溝の側面上及び底面上にかけて連続する導電膜から成る第１導電体と、前記第２溝の側面上及び底面上にかけて連続する導電膜から成る第２導電体とを形成する導電膜エッチング工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記第１開口幅及び前記第２開口幅は、前記主面に対して平行な平面で見て、それぞれ前記第１溝及び前記第２溝の縁に接する最大の内接円の直径であることを特徴とする半導体装置の製造方法。
  3. 請求項１又は２に記載の半導体装置の製造方法において、
    前記導電膜形成工程と前記導電膜エッチング工程の間に、さらに、
    前記導電膜上に、絶縁膜を形成する絶縁膜形成工程と、
    前記絶縁膜をエッチングして、前記層間膜の上面上に形成された前記絶縁膜を除去すると共に、前記第２溝の底面上に形成された前記絶縁膜を残す絶縁膜埋め込みエッチング工程と、
    を有することを特徴とする半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記絶縁膜形成工程では、
    前記第２溝の底面上に形成された前記絶縁膜が、前記層間膜の上面上に形成された前記絶縁膜より厚くなるように、前記絶縁膜を形成することを特徴とする半導体装置の製造方法。
  5. 請求項３又は４に記載の半導体装置の製造方法において、
    前記絶縁膜は、レジスト膜を含む膜であることを特徴とする半導体装置の製造方法。
  6. 請求項３又は４に記載の半導体装置の製造方法において、
    前記絶縁膜は、ＣＶＤ法で成膜されたＣＶＤ絶縁膜を含む膜であることを特徴とする半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記ＣＶＤ絶縁膜は、シリコン酸化膜であることを特徴とする半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記シリコン酸化膜は、プラズマＣＶＤ法で成膜されたシリコン酸化膜であることを特徴とする半導体装置の製造方法。
  9. 請求項６乃至８のいずれかに記載の半導体装置の製造方法において、
    前記絶縁膜は、前記ＣＶＤ絶縁膜とレジスト膜とを含む積層膜であることを特徴とする半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記絶縁膜形成工程が、
    前記導電膜上に、前記第１溝の上部が塞がるようにＣＶＤ絶縁膜を形成する工程と、
    前記ＣＶＤ絶縁膜上にレジスト膜を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  11. 請求項３乃至１０のいずれかに記載の半導体装置の製造方法において
    前記導電膜エッチング工程の後に、さらに、
    前記絶縁膜を除去する絶縁膜除去工程と、
    前記層間膜をエッチングして、前記第１導電体の外壁を露出する層間膜エッチング工程と、
    前記第１導電体上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜上に第２の導電膜を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  12. 請求項３乃至１０のいずれかに記載の半導体装置の製造方法において、
    前記層間膜は、第１層間膜と、前記第１層間膜の上に形成されたキャップ膜との積層膜から成り、
    前記第１溝及び前記第２溝は、前記キャップ膜を貫いて前記第１層間膜内に達するように形成されており、
    前記絶縁膜形成工程の後に、さらに、
    前記半導体基板の主面に対して平行な平面で見て前記第２溝の領域を覆っている前記絶縁膜のパターンを形成する絶縁膜パターン形成工程と、
    前記パターンを前記導電膜に転写する導電膜パターン形成工程と
    前記パターンを前記キャップ膜に転写するキャップ膜パターン形成工程と
    とを有し、
    前記絶縁膜埋め込みエッチング工程は、前記キャップ膜パターン形成工程の後に行われることを特徴とする半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記パターンは、前記第１溝の上面の少なくとも一部分を覆っていることを特徴とする半導体装置の製造方法。
  14. 請求項１２又は１３記載の半導体装置の製造方法において、
    前記導電膜エッチング工程の後に、さらに、
    前記絶縁膜を除去する絶縁膜除去工程と、
    前記キャップ膜及び前記第１導電体に対して選択比が高いエッチングにより前記第１層間膜をエッチングして、前記第１導電体の外壁を露出させる第１層間膜エッチング工程と、
    前記第１導電体上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜上に第２の導電膜を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  15. 請求項１１又は１４に記載の半導体装置の製造方法において
    前記第１導電体を下部電極とし、前記第２の絶縁膜を容量膜とし、前記第２の導電膜を上部電極とするキャパシタを形成することを特徴とする半導体装置の製造方法。
  16. 請求項１乃至１５のいずれかに記載の半導体装置の製造方法において
    前記導電膜形成工程では、前記第１溝の開口部の上部が前記導電膜で塞がるように、前記導電膜を形成することを特徴とする半導体装置の製造方法。
  17. 請求項１乃至１５のいずれかに記載の半導体装置の製造方法において
    前記導電膜形成工程では、前記第１溝の側面上及び底面上に形成された前記導電膜の内側に溝が残り、前記溝の開口幅に対する高さであるアスペクト比が７以上となるように、前記導電膜を形成することを特徴とする半導体装置の製造方法。
  18. 主面を有する半導体基板と、
    前記半導体基板上に形成され、前記主面に対して平行な方向に第１幅を有し、前記主面に対して垂直方向に延在する第１側壁部と前記主面に対して平行方向に延在する第１底面部とを有し、前記第１側壁部から前記第１底面部にかけて連続して形成された導電膜から成る第１導電体と、
    前記半導体基板上に形成され、前記主面に対して平行な方向に第１幅よりも広い第２幅を有し、前記主面に対して垂直方向に延在する第２側壁部と前記主面に対して平行方向に延在する第２底面部とを有し、前記第２側壁部から前記第２底面部にかけて連続して形成された導電膜から成る第２導電体と
    を有することを特徴とする半導体装置。
  19. 請求項１８に記載の半導体装置において、
    前記第１幅及び前記第２幅は、前記主面に対して平行な平面で見て、それぞれ前記第１導電体及び前記第２導電体の外周の縁に接する最大の内接円の直径であることを特徴とする半導体装置。
  20. 請求項１８又は１９に記載の半導体装置において、
    前記第２側壁部に形成されている導電膜の厚さが、前記第２底面部に形成されている導電体の厚さと同じであることを特徴とする半導体装置。
  21. 請求項１８乃至２０のいずれかに記載の半導体装置において、
    前記第１導電体の側壁部を覆う第２の絶縁膜と、
    前記第２の絶縁膜の上に形成された第２の導電膜と、
    を有することを特徴とする半導体装置。
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