KR20110132013A - 반도체 소자의 스토리지노드 전극 형성방법 - Google Patents

반도체 소자의 스토리지노드 전극 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 스토리지노드 전극 형성방법은, 셀 영역, 어시스트 피쳐 영역 및 셀 영역과 어시스트 피쳐 영역 사이를 구분하는 경계 영역이 정의되고, 컨택플러그가 구비된 반도체 기판 상에 스토리지노드용 절연막을 형성하는 단계; 스토리지노드용 절연막 상에 셀 영역을 선택적으로 노출시키는 제1 마스크 패턴을 형성하는 단계; 제1 마스크 패턴과 대비되는 노광 특성을 가지는 제2 마스크막을 제1 마스크 패턴 및 노출 부분 상에 형성하는 단계; 제2 마스크막을 패터닝하여 셀 영역의 스토리지노드용 절연막을 선택적으로 노출시키는 제2 마스크 패턴을 형성하는 단계; 제2 마스크 패턴을 식각마스크로 스토리지노드용 절연막을 식각하여 컨택플러그를 노출시키는 스토리지노드 콘택홀을 형성하는 단계; 및 스토리지노드 콘택홀 측벽에 스토리지노드 전극을 형성하는 단계를 포함한다.

Description

반도체 소자의 스토리지노드 전극 형성방법{Method for fabricating a storage node in semiconductor device}
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 반도체 소자의 스토리지노드 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 소자의 크기가 축소됨에 따라 한정된 면적 내에서 커패시터의 정전용량(capacitance)을 확보하는 것이 중요한 이슈가 되고 있다. 특히, 트랜지스터와 커패시터로 구성되는 디램(DRAM; Dynamic Random Access Memory) 소자에서는 커패시터의 면적을 축소하면서 정전용량을 증가시키는 것의 중요성이 더욱 높아지고 있다. 커패시터의 정전용량을 증가시키기 위하여 커패시터를 구성하는 물질 및 커패시터 제조 공정 방법에 대한 연구가 진행되고 있다. 예를 들어, 커패시터의 높이를 증가시켜 면적을 증가시키는 방법이 있다. 그러나 커패시터의 높이를 증가시키는 방법은 면적 증가에 따른 정전용량이 증가하는 효과가 있는 반면, 포토 공정 및 식각 공정의 공정 마진 부족으로 커패시터의 높이를 증가시키는데 한계가 있다.
이에 커패시터의 정전용량을 확보하기 위한 방법 가운데 하나로 실린더 타입(cylinder typed)의 스토리지노드 전극(storagenode electrode)이 제안되어 있다. 실린더 타입의 스토리지노드 전극은 외측면 및 내측면을 모두 전극으로 이용할 수 있어 커패시터의 면적을 증가시킴으로써 정전용량을 증가시킬 수 있다. 이러한 스토리지노드 전극은 워드라인 및 비트라인과 같은 하부전극과 전기적으로 연결하기 위해 컨택플러그와 접촉하도록 오버랩되어 배치된다. 스토리지노드 전극을 형성하는 공정은 셀 영역(cell region), 주변회로영역(peripheral region) 및 셀 영역과 주변회로영역 사이를 구분하는 경계 영역(border region)에서 동시에 진행되고 있다. 그리고 주변회로영역은 실제 웨이퍼 상에 패턴이 형성되지 않는 어시스트 피쳐(assist feature) 영역을 포함한다. 그런데 스토리지노드 전극을 형성하기 위해 스토리지노드 콘택홀을 형성하는 공정에서 경계 영역 방향으로 가까이 위치할수록 스토리지노드 콘택홀의 선폭(CD; Critical Dimension)이 커지는 경향이 나타나 자기정렬콘택(SAC; Self align contact) 불량으로 이어지면서 이후 형성되는 스토리노드 전극과 하부 전극이 연결되는 불량이 발생되고 있다.
도 1은 웨이퍼의 각 영역에 형성된 스토리지노드 콘택홀을 개략적으로 나타내보인 도면이다. 그리고 도 2는 도 1을 A-A' 방향의 단면도를 일부 나타내보인 도면이다.
도 1을 참조하면, 식각 공정에 의해 셀 영역의 가장자리 부분 및 셀 영역과 주변회로영역 사이를 구분하는 경계 영역에 스토리지노드 콘택홀(10, 15)이 형성되어 있다. 이 경우, 경계 영역에 형성된 스토리지노드 콘택홀(15)의 선폭(CD)은 셀 영역에 형성된 스토리지노드 콘택홀(10)의 선폭(CD)과 비교하여 상대적으로 3Å 내지 500Å의 범위로 과도하게 식각되는 문제가 발생하고 있다. 이와 같이, 경계 영역에 형성된 스토리지노드 콘택홀(15)의 선폭이 과도하게 식각됨에 따라 자기정렬콘택(SAC) 불량이 발생하여 도 2에 도시된 바와 같이, 스토리노드 전극과 하부 전극이 연결되는 불량이 발생된다. 도 2를 참조하면, 반도체 기판(20) 상에 제1 층간절연막(25)이 배치되어 있고, 제1 층간절연막(25) 상에 비트라인(30)이 배치되어 있다. 비트라인(30) 측벽에는 스페이서(35)가 배치되어 있고, 비트라인(30)을 사이의 공간에 콘택플러그(45)가 배치되어 있다. 그리고 비트라인(30) 상에 스토리지노드 콘택홀(60, 65)을 포함하는 제2 층간절연막(50)을 형성한다. 이 경우, 과도 식각에 의한 영향으로 경계 영역에 형성된 스토리지노드 콘택홀(65)은 셀 영역에 형성된 스토리지노드 콘택홀(60)과 비교하여 상대적으로 크게 형성되고, 이에 따라 스토리지노드 콘택홀(65)의 일부분이 비트라인(30)과 접촉되어 있는 것을 확인할 수 있다. 이 경우, 후속 공정에서 스토리지노드 전극을 형성하게 되면 스토리노드 전극과 하부 전극이 연결되어 전기적으로 단락되는 불량이 발생된다. 아울러, 반도체 소자의 디자인 룰이 작아지면서, 특히 40nm 이하로 낮아지면서 실제로 패턴이 형성되지 않아야 하는 어시스트 피쳐 영역에 패턴이 형성되는 문제가 발생하고 있다. 이에 따라 자기정렬(SAC) 공정 마진을 증가시키고, 어시스트 피쳐 영역에 패턴이 형성되는 것을 방지하는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 캐패시터를 형성하는 과정에서 유발되는 비트라인과 스토리지노드 전극 사이의 브릿지 불량을 개선할 수 있고, 포토 공정 마진 및 다른 공정 단계에 대한 변경 없이 공정 마진을 증가시켜 반도체 소자의 신뢰도를 향상시킬 수 있는 반도체 소자의 스토리지노드 전극 형성방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 반도체 소자의 스토리지노드 전극 형성방법은, 셀 영역, 어시스트 피쳐 영역 및 상기 셀 영역과 어시스트 피쳐 영역 사이를 구분하는 경계 영역이 정의되고, 컨택플러그가 구비된 반도체 기판 상에 스토리지노드용 절연막을 형성하는 단계; 상기 스토리지노드용 절연막 상에 상기 셀 영역을 선택적으로 노출시키는 제1 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴과 대비되는 노광 특성을 가지는 제2 마스크막을 상기 제1 마스크 패턴 및 노출 부분 상에 형성하는 단계; 상기 제2 마스크막을 패터닝하여 상기 셀 영역의 스토리지노드용 절연막을 선택적으로 노출시키는 제2 마스크 패턴을 형성하는 단계; 상기 제2 마스크 패턴을 식각마스크로 상기 스토리지노드용 절연막을 식각하여 상기 컨택플러그를 노출시키는 스토리지노드 콘택홀을 형성하는 단계; 및 상기 스토리지노드 콘택홀 측벽에 스토리지노드 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 스토리지노드 절연막을 형성하는 단계 이후에, 상기 스토리지노드 절연막 위에 상기 스토리지노드 전극을 상부에서 고정하는 지지막을 형성하는 단계; 및 상기 지지막 위에 하드마스크막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 지지막은 질화막을 포함하여 형성하고, 상기 하드마스크막은 비정질 탄소막을 포함하여 형성할 수 있다.
상기 제1 마스크 패턴은 네가티브 타입(negative type)의 레지스트 물질로 형성하면, 상기 제2 마스크 패턴은 포지티브 타입(positive type)의 레지스트 물질로 형성하는 것이 바람직하다.
상기 제1 마스크 패턴은 경계 영역 및 어시스트 피쳐 영역을 차단하게 형성하는 것이 바람직하다.
상기 제2 마스크 패턴은 상기 경계 영역 및 어시스트 피쳐 영역을 덮으면서 상기 셀 영역의 스토리지노드용 절연막을 선택적으로 노출하게 형성한다.
본 발명에 따르면, 반도체 기판의 경계 영역 및 어시스트 피쳐 영역에 네거티브 타입의 마스크 패턴을 남겨두면서 상기 마스크 패턴 위에 포지티브 타입의 마스크 패턴을 형성함으로써 경계 영역에서 식각 공정에 대한 공정 마진을 셀 영역보다 증가시킬 수 있어 이후 스토리지노드 콘택홀을 형성하기 위한 식각 공정에서 경계 영역에서 과도 식각으로 스토리지노드 콘택홀의 선폭이 증가하는 불량을 방지할 수 있다.
또한 경계 영역 및 어시스트 피쳐 영역은 이중막의 마스크 패턴으로 형성하고, 셀 영역은 단일막으로 구성하여 경계 영역, 어시스트 피쳐 영역과 셀 영역 사이에 단차를 유도함으로써 이후 스토리지노드 콘택홀을 형성하는 과정에서 어시스트 피쳐 영역에 패턴이 형성되는 것을 방지할 수 있다.
도 1은 웨이퍼의 각 영역에 형성된 스토리지노드 콘택홀을 개략적으로 나타내보인 도면이다.
도 2는 도 1을 A-A' 방향의 단면도를 일부 나타내보인 도면이다.
도 3 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 스토리지노드 전극 형성방법을 설명하기 위해 나타내보인 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 3 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 스토리지노드 전극 형성방법을 설명하기 위해 나타내보인 단면도들이다.
도 3을 참조하면, 반도체 기판(100) 상에 비트라인 스택(120)이 배치되어 있다. 반도체 기판(100) 상에는 워드라인(미도시함)과, 워드라인 사이에 형성되고 비트라인 스택과 연결되는 랜딩플러그(미도시함)를 포함하는 하부 구조물이 배치되어 있다. 여기서 반도체 기판(100)은 셀 영역, 주변회로영역(미도시함) 및 셀 영역과 주변회로영역 사이를 구분하는 경계 영역으로 정의된다. 그리고 반도체 기판(100)과 비트라인 스택(120) 사이에는 상기 비트라인 스택(120)을 하부 구조물과 절연시키는 제1 층간절연패턴(105)이 배치되어 있다. 제1 층간절연패턴(105)은 산화막을 포함하여 형성할 수 있다. 여기서 비트라인 스택(120)은 비트라인 금속 패턴(110) 및 하드마스크 패턴(115)이 적층된 구조로 구성된다. 비트라인 스택(120)은 제2 층간절연패턴(125)으로 각각의 비트라인 스택(120)이 분리되어 있다. 이를 위해 반도체 기판(100) 상에 제2 층간절연막을 형성하여 비트라인 스택(120)을 매립한다. 이어서 제2 층간절연막 상에 평탄화 공정, 예를 들어 화학적기계적연마(CMP; Chemical Mechanical Polishing) 공정으로 비트라인 스택(120)의 상부면이 노출되는 지점까지 연마하여 비트라인 스택(120)을 제2 층간절연패턴(125)으로 분리한다.
도 4를 참조하면, 비트라인 스택(120) 사이에 컨택플러그(130)를 형성한다. 구체적으로, 비트라인 스택(120) 사이를 분리하는 제2 층간절연패턴(125)을 선택적으로 식각하여 비트라인 스택(120) 사이에 하부 구조물을 노출시키는 콘택홀을 형성한다. 이어서, 콘택홀 내부를 도전성 물질, 예컨대 폴리실리콘물질로 매립하여 하부 구조물과 이후 형성될 커패시터와 연결시키는 컨택플러그(130)를 형성한다. 여기서 컨택플러그(130)가 형성된 영역을 제외한 영역은 제2 층간절연패턴(125)으로 절연시킨다.
도 5를 참조하면, 컨택플러그(130) 및 비트라인 스택(120) 위에 식각 정지막(135) 및 스토리지노드용 절연막(140)을 형성한다. 여기서 식각 정지막(135)은 이후 스토리지노드용 콘택홀을 형성하는 과정에서 식각이 과도하게 진행하는 것을 방지하며, 산화막에 대해 식각 선택비를 가지는 물질, 예컨대 실리콘 질화막(Si3N4)으로 형성할 수 있다. 스토리지노드용 절연막(140)은 이후 스토리지노드 전극이 형성될 위치를 지정할 수 있는 몰드(mold) 역할을 하며, 산화막을 포함하여 형성할 수 있다.
도 6을 참조하면, 스토리지노드용 절연막(140) 위에 지지막(145)을 형성한다. 지지막(145)은 이후 형성될 실린더형 스토리지노드 전극의 위치를 상부에서 고정하여 스토리지노드 전극이 쓰러지는 것을 방지하는 역할을 한다. 특히, 실린더형 스토리지노드전극의 경우 유효 면적의 증가를 위해 높이는 점차 높아지고 있는 반면, 직경은 작아지고 있어 종횡비가 급격히 높아지고 있다. 이러한 높은 종횡비로 인해 스토리지노드 전극이 쓰러지거나 인접하는 스토리지노드 전극끼리 연결되는 불량이 발생하고 있다. 이에 스토리지노드 전극이 쓰러지거나 연결되는 불량을 방지하기 위해 인접하여 위치하는 실린더 타입의 스토리지노드 전극들의 상부를 질화막으로 연결하여 지지하는 NFC(Nitride Floating Cylinder) 공정을 적용하고 있다. 이를 위한 지지막(145)은 질화막으로 형성할 수 있다. 계속해서 지지막(145) 위에 하드마스크막(150)으로 비정질 탄소막을 형성하고, 하드마스크막(150) 위에 반사방지막(155)을 형성한다. 반사방지막(155)은 후속 진행할 노광 공정에서 원하는 패턴을 정확하게 구현하기 위해 빛의 반사를 방지하는 역할을 한다. 이러한 반사방지막(155)은 실리콘옥시나이트라이드(SiON)를 포함하여 형성한다. 다음에 반사방지막(155) 위에 제1 마스크막(160)을 형성한다. 제1 마스크막(160)은 이후 셀 영역과 주변회로영역 사이를 구분하는 경계 영역의 과도 식각을 방지하는 마스크 역할을 한다. 이러한 제1 마스크막(160)은 1000Å 내지 3000Å의 두께로 형성하며, 네가티브 타입(negative type)의 레지스트 물질로 형성하는 것이 바람직하다.
도 7 및 도 8을 참조하면, 제1 마스크막(160)을 패터닝 및 현상하여 셀 영역의 반사방지막(155) 표면 일부를 노출시키는 제1 마스크 패턴(165)을 형성한다. 구체적으로, 제1 마스크막(160) 상에 전자빔을 이용한 노광 공정을 진행한다. 노광 공정은 경계 영역 및 어시스트 피쳐 영역에만 선택적으로 빛을 조사한다. 계속해서 현상액을 이용한 현상 공정을 진행하면, 네거티브 타입 레지스트 물질의 특성에 의해 빛이 조사된 부분이 남게 된다. 이에 따라 도 7의 도면을 상부에서 나타내보인 평면도인 도 8에 도시한 바와 같이, 셀 영역과 주변회로영역 사이를 구분하는 경계 영역 및 어시스트 피쳐 영역은 제1 마스크 패턴(165)으로 덮여 있고, 셀 영역의 제1 마스크막은 제거되어 반사방지막(155)의 일부 표면이 노출된다. 이 경우, 경계 영역 및 어시스트 피쳐 영역을 차단하는 제1 마스크 패턴(165)을 네거티브 타입의 레지스트 물질로 형성함에 따라 후속 스토리지노드 콘택홀을 형성하기 위한 마스크 공정에서 영향을 받지 않는다.
도 9를 참조하면, 제1 마스크 패턴(165) 및 반사방지막(155)의 노출 부분을 매립하는 제2 마스크막(170)을 형성한다. 여기서 제2 마스크막(170)은 네거티브 타입의 레지스트 물질로 형성된 제1 마스크 패턴(165)과 다르게 빛이 조사된 부분이 현상액으로 제거되는 포지티브 타입(positive type)의 레지스트 물질로 형성하는 것이 바람직하다. 제2 마스크막(170)을 형성하기 전 제1 마스크 패턴(165) 및 반사방지막 상에 시너(thinner)를 이용하여 세정한다. 시너는 제1 마스크 패턴(165) 및 반사방지막 표면의 불순물을 제거함으로써 제2 마스크막(170)의 형성이 잘 이루어지게 하는 역할을 한다. 여기서 포지티브 타입의 레지스트 물질은 시너에 용이하게 녹고, 네거티브 타입의 레지스트 물질은 잘 녹지 않는다. 따라서 경계 영역 및 어시스트 피쳐 영역에 제1 마스크 패턴(165)을 남게 하기 위해서는 네거티브 타입의 레지스트 물질로 제1 마스크 패턴(165)을 형성하는 것이 바람직하다.
도 10을 참조하면, 제2 마스크막(170) 상에 노광 공정 및 현상 공정을 포함하는 리소그래피 공정을 진행하여 스토리지노드 콘택홀을 형성하기 위한 제2 마스크 패턴(175)을 형성한다. 이 경우 제2 마스크 패턴(175)은 경계 영역 및 어시스트 피쳐 영역을 모두 덮으면서 스토리지노드 콘택홀이 형성될 셀 영역의 반사방지막(155) 표면 일부를 선택적으로 노출시키는 개구부(177)을 포함한다. 여기서 제2 마스크막(170)은 포티지브 타입의 레지스트 물질로 형성되므로 노광 공정에서 하부의 제1 마스크 패턴(165)에 영향을 미치지 않고, 경계 영역 및 어시스트 피쳐 영역에 형성된 제1 마스크 패턴(165)은 그대로 남게 된다. 경계 영역 및 어시스트 피쳐 영역에는 제1 마스크 패턴(165) 및 제2 마스크 패턴(175)이 적층되어 있다. 이에 따라 식각 공정에 대한 마진이 셀 영역보다 증가하여 이후 스토리지노드 콘택홀을 형성하기 위한 식각 공정에서 경계 영역에서 과도 식각으로 스토리지노드 콘택홀의 선폭이 증가하는 불량을 방지할 수 있다.
도 11을 참조하면, 제2 마스크 패턴(175) 및 제1 마스크 패턴(165)을 식각마스크로 개구부(177, 도 11 참조)에 의해 노출된 하부막들, 예를 들어 반사방지막(155), 하드마스크막(150), 지지막(145) 및 스토리지노드용 절연막(140)을 식각하여 스토리지노드 콘택홀(180)을 형성한다. 여기서 스토리지노드 콘택홀(180)은 컨택플러그(130)의 표면을 노출시킨다. 이 경우, 경계 영역 및 어시스트 피쳐 영역은 제2 마스크 패턴(175) 및 제1 마스크 패턴(165)의 이중막으로 형성되어 있고, 셀 영역은 제1 마스크 패턴(165)의 단일막으로 형성되어 있어 경계 영역, 어시스트 피쳐 영역과 셀 영역 사이에 단차가 존재한다. 이에 따라 40nm 이하의 소자의 경우에도 어시스트 피쳐 영역에 패턴이 형성되는 것을 방지할 수 있다. 다음에 제2 마스크 패턴(175) 및 제1 마스크 패턴(165)은 제거한다.
도 12를 참조하면, 스토리지노드 콘택홀(180)의 측벽에 스토리지노드 전극(185)을 형성한다. 구체적으로, 스토리지노드 콘택홀(180)의 노출면 및 지지막(145) 위에 스토리지노드 금속막을 형성한다. 다음에 지지막(145) 위에 스토리지노드 금속막을 제거하여 스토리지노드 전극(185)을 형성한다. 스토리지노드 전극(185)은 셀 단위로 분리된다. 다음에 후속 공정으로 비록 도면에 도시하지는 않았지만, 스토리지노드용 절연막(140)을 모두 제거하는 딥-아웃(dip-out) 공정을 진행하여 스토리지노드 전극(185)의 외측 표면을 노출시키는 실린더형 스토리지노드 전극을 형성할 수 있다. 이 경우, 딥-아웃 공정으로 스토리지노드용 절연막(140)이 모두 제거되는 동안, 지지막(145)에 의해 여러 개의 스토리지노드 전극이 고정되어 스토리지노드 전극이 쓰러지는 현상을 방지할 수 있다.
본 발명에 의하면, 경계 영역 및 어시스트 피쳐 영역에 제1 마스크 패턴을 남겨둔 상태에서 제1 마스크 패턴와 상이한 노광 특성을 가지는 제2 마스크 패턴을 형성함으로써 경계 영역에서 식각 공정에 대한 공정 마진을 셀 영역보다 증가시켜 이후 스토리지노드 콘택홀을 형성하기 위한 식각 공정에서 경계 영역에서 과도 식각으로 스토리지노드 콘택홀의 선폭이 증가하는 불량을 방지할 수 있다. 또한 경계 영역 및 어시스트 피쳐 영역은 이중막의 마스크 패턴이 형성되어 있고, 셀 영역은 단일막으로 구성하여 경계 영역, 어시스트 피쳐 영역과 셀 영역 사이에 단차를 유도함으로써 이후 스토리지노드 콘택홀을 형성하는 과정에서 어시스트 피쳐 영역에 패턴이 형성되는 것을 방지할 수 있다.
100: 반도체 기판 120: 비트라인 스택
130: 컨택플러그 135: 식각정지막
140: 스토리지노드용 절연막 145: 지지막
150: 하드마스크막 155: 반사방지막
160: 제1 마스크막 170: 제2 마스크막
185: 스토리지노드 전극

Claims (7)

  1. 셀 영역, 어시스트 피쳐 영역 및 상기 셀 영역과 어시스트 피쳐 영역 사이를 구분하는 경계 영역이 정의되고, 컨택플러그가 구비된 반도체 기판 상에 스토리지노드용 절연막을 형성하는 단계;
    상기 스토리지노드용 절연막 상에 상기 셀 영역을 선택적으로 노출시키는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴과 대비되는 노광 특성을 가지는 제2 마스크막을 상기 제1 마스크 패턴 및 노출 부분 상에 형성하는 단계;
    상기 제2 마스크막을 패터닝하여 상기 셀 영역의 스토리지노드용 절연막을 선택적으로 노출시키는 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴을 식각마스크로 상기 스토리지노드용 절연막을 식각하여 상기 컨택플러그를 노출시키는 스토리지노드 콘택홀을 형성하는 단계; 및
    상기 스토리지노드 콘택홀 측벽에 스토리지노드 전극을 형성하는 단계를 포함하는 반도체 소자의 스토리지노드 전극 형성방법.
  2. 제1항에 있어서, 상기 스토리지노드 절연막을 형성하는 단계 이후에,
    상기 스토리지노드 절연막 위에 상기 스토리지노드 전극을 상부에서 고정하는 지지막을 형성하는 단계; 및
    상기 지지막 위에 하드마스크막을 형성하는 단계를 더 포함하는 반도체 소자의 스토리지노드 전극 형성방법.
  3. 제2항에 있어서,
    상기 지지막은 질화막을 포함하여 형성하는 반도체 소자의 스토리지노드 전극 형성방법.
  4. 제2항에 있어서,
    상기 하드마스크막은 비정질 탄소막을 포함하여 형성하는 반도체 소자의 스토리지노드 전극 형성방법.
  5. 제1항에 있어서,
    상기 제1 마스크 패턴은 네가티브 타입(negative type)의 레지스트 물질로 형성하면, 상기 제2 마스크 패턴은 포지티브 타입(positive type)의 레지스트 물질로 형성하는 반도체 소자의 스토리지노드 전극 형성방법.
  6. 제1항에 있어서,
    상기 제1 마스크 패턴은 경계 영역 및 어시스트 피쳐 영역을 차단하게 형성하는 반도체 소자의 스토리지노드 전극 형성방법.
  7. 제1항에 있어서,
    상기 제2 마스크 패턴은 상기 경계 영역 및 어시스트 피쳐 영역을 덮으면서 상기 셀 영역의 스토리지노드용 절연막을 선택적으로 노출하는 반도체 소자의 스토리지노드 전극 형성방법.
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* Cited by examiner, † Cited by third party
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CN110767538A (zh) * 2018-07-26 2020-02-07 长鑫存储技术有限公司 版图结构以及半导体集成电路器件的形成方法

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