KR20110028971A - 사이즈가 구별되는 2종의 콘택 홀을 1회 포토 공정으로 형성하는 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 BC 스토리지 콘택 패드의 사이즈는 확대되고, DC 비트 라인 콘택 패드의 사이즈는 축소되도록, 단면적 사이즈가 구별되는 2종의 콘택 홀을 1회 포토 공정으로 형성하는 반도체 소자의 제조방법에 관한 것이다. 이를 위하여, 액티브 영역이 사선 형태로 비스듬한 반도체 기판을 준비하고, 반도체 기판의 전면에 하드 마스크를 형성하며, 워드 라인(WL)과 겹치지 않게 마스크 홀을 패턴닝하며, 하드 마스크 상에 제1산화막을 증착한 후 하드 마스크를 제거하여 피스톤 형상의 희생 패턴을 형성하며, 희생 패턴 상에 제1폴리막을 증착한 후 패턴닝하여 상기 피스톤을 둘러싸는 실린더 형상의 제1희생 마스크를 형성하며, 다시 제1희생 마스크 상에 제2산화막을 증착하되 보이드가 형성될 수 있는 정도로 코팅하고, 상기 보이드에 제2폴리막을 증착하여 필러 형상의 제2희생 마스크를 패턴닝하며, 상기 액티브 영역이 노출되도록 상기 산화막을 제거할 수 있다.
Figure P1020090086631
스토리지 전극, DC 비트 라인 콘택 패드, 희생 마스크, 폴리막

Description

사이즈가 구별되는 2종의 콘택 홀을 1회 포토 공정으로 형성하는 반도체 소자의 제조방법 {Methods of manufacturing semiconductor device forming two different contact holes for each size by using one photo process}
본 발명은 사이즈가 구별되는 2종의 콘택 홀을 1회 포토 공정으로 형성하는 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 아이솔레이션 영역에 의해 한정되는 액티브 영역이 사선 형태로 틸팅되는 6F2 레이아웃을 갖는 반도체 메모리 소자에 있어서, 한 번의 포토 공정을 통하여 스토리지 전극의 BC 콘택과 접촉하는 BC 스토리지 콘택 패드와, 비트 라인(BL)의 DC 콘택과 접촉하는 DC 비트라인 콘택 패드의 사이즈를 각각 달리 형성할 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근 반도체 메모리 소자, 특히 디램(DRAM; Dynamic Random Access Memory)소자의 대용량화에 대한 요구가 점점 커지고 있다. 그럼에도 불구하고, 칩 사이즈가 증가하면서 DRAM 소자의 용량 증가 또한 한계를 보이는 실정이다. 칩 사이즈가 증가하게 되면 웨이퍼당 칩의 수가 감소하여 소자의 생산성이 감소하게 된다. 따 라서 최근에는 셀 레이아웃을 변화시켜 셀 면적을 감소시키고, 그에 따라 보다 많은 메모리 셀을 하나의 웨이퍼에 집적시키고자 하는 노력이 진행되고 있다. 그 노력의 결과, 기존의 8F2 레이아웃에서 6F2 레이아웃으로 점차 변화하고 있다.
그러나, 6F2 DRAM 셀을 구비한 반도체 메모리 소자는 액티브 영역 사이에 1F의 간격을 갖기 때문에, 그 간격이 작고, 정렬 오차시 BC 콘택과 BC 스토리지 콘택 패드의 접촉 면적이 취약해지는 현상이 있다. 반대로, BC 콘택이 이웃하는 DC 비트 라인 콘택 패드와 접촉함으로써, 쇼트되는 한계가 있다.
따라서, 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 BC 스토리지 콘택 패드 및 DC 비트라인 콘택 패드의 사이즈를 증가 혹은 감소시킴으로써, 접촉 면적을 선택적으로 확대하거나 축소시킬 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 BC 스토리지 콘택 패드의 단면 사이즈가 상기 DC 비트라인 콘택 패드의 단면 사이즈보다 크게 형성되는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 콘택 홀을 형성하는 공정에서, 1회 포토 공정을 이용하여 사이즈가 서로 다른 2종의 콘택 홀을 형성할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명의 반도체 소자의 제조방법은 아이솔레이션 영역에 의하여 한정되는 액티브 영역이 2개의 워드 라인(WL)과 교차하는 반도체 기판 상에 실리콘 하드 마스크 물질막(Si-SOH)를 코팅하고, 상기 물질막의 사진 및 식각 공정을 통하여 다수의 마스크 홀이 구비되는 하드 마스크를 형성하며, 상기 마스크 홀에 제1산화막을 증착한 다음, 상기 하드 마스크를 제거하여, 피스톤 형상의 희생 패턴을 형성하며, 상기 희생 패턴 상에 상기 제1산화막에 대하여 식각 선택비를 가지는 물질막을 증착하고, 식각하여 실린더 형상의 제1희생 마스크를 형성하며, 상기 제1희생 마스크 상에 제2산화막을 증착하되, 상기 제2산화막 상에 보이드를 형성되도록 균일하게 형성하고, 상기 보이드에 상기 제2산화막과 식각 선택비를 가지는 물질막을 증착하고 에치백하여 필러 형상의 제2희생 마스크를 형성하며, 상기 액티브 영역이 노출되도록 상기 제1 및 제2산화막을 제거하고, 상기 제1희생 마스크와 제2희생 마스크 사이의 BC 콘택 홀과, 상기 제1희생 마스크의 실린더 내부의 DC 콘택 홀을 형성하고, 상기 BC 콘택 홀에 스토리지 전극과 연결될 BC 스토리지 콘택 패드를 형성하고, 상기 DC 콘택 홀에 비트 라인(BL)과 연결될 DC 비트라인 콘택 패드를 형성하는 것을 포함할 수 있다.
상기 액티브 영역이, 상기 워드 라인(WL)과 비트 라인(BL)에 대하여 사선 형태로 틸팅되는 6F2 레이아웃을 갖을 수 있다.
상기 마스크 홀은, 상기 워드 라인(WL) 및 비트 라인(BL)과는 겹치지 않고, 상기 액티브 영역(A)과는 겹치는 영역에 등간격으로 배열되되, 상기 워드 라인(WL) 사이의 간격보다 작은 써클 형태로 형성될 수 있다.
상기 제1희생 마스크 및 제2희생 마스크의 물질막은, 산화막과 식각 선택비를 가지는 폴리막 혹은 질화막일 수 있다.
상기 보이드는, 상기 제2산화막을 제1희생 마스크 상에 증착할 때 이웃하는 제1희생 마스크 사이에서 등간격으로 형성될 수 있다.
상기 희생 패턴, 상기 제1희생 마스크 및 상기 제2희생 마스크 패턴의 단면 적 사이즈에 따라 상기 BC 스토리지 콘택 패드 및 DC 비트라인 콘택 패드의 상대적 사이즈가 달라질 수 있다.
상기 BC 스토리지 콘택 패드의 단면 사이즈가 상기 DC 비트라인 콘택 패드의 단면 사이즈보다 클 수 있다.
상기 피스톤 형상의 희생 패턴 형성할 때, 상기 피스톤의 단면 반경(R) 사이즈를 작게함으로써, 상기 DC 콘택 홀의 단면 사이즈가 좁아질 수 있다.
상기 실린더 형상의 제1희생 마스크를 형성할 때, 상기 실린더의 단면 두께(D) 사이즈를 작게함으로써, 상기 BC 콘택 홀의 단면 사이즈가 커질 수 있다.
상기 필러 형상의 제2희생 마스크를 형성할 때, 상기 필러의 단면 길이(L) 사이즈를 작게함으로써, 상기 BC 콘택 홀의 단면 사이즈가 커질 수 있다.
상기 BC 스토리지 콘택 패드와 DC 비트라인 콘택 패드 상에 제2층간 절연막을 증착하고, 상기 제2층간 절연막에 상기 DC 비트라인 콘택 패드를 노출하는 DC 노출 홀을 형성한 후, 상기 DC 노출 홀을 도전 물질로 채워서, DC 콘택을 형성하며, 상기 DC 콘택 상에 비트 라인 배선과 캡핑 절연막을 형성하고, 상기 캡핑 절연막 상에 제3층간 절연막을 증착하며, 상기 제3층간 절연막의 일부를 리세스한 후 상기 캡핑 절연막 혹은 비트 라인 배선 양측으로 스페이서를 형성하고, 상기 스페이서를 식각 마스크로 하여 BC 스토리지 콘택 패드를 노출하는 BC 노출 홀을 형성하고, 상기 BC 노출 홀을 도전 물질로 채워서, BC 콘택을 형성하며, 상기 BC 콘택 상에 스토리지 전극을 형성하는 것을 더 포함할 수 있다.
본 발명의 다른 특징에 의하면, 본 발명의 반도체 소자의 제조방법은, 사이 즈가 서로 다른 2종의 제1콘택 홀 및 제2콘택 홀을 형성하는 반도체 소자의 제조방법에 있어서, 상기 반도체 기판 상에 산화막으로 구성되는 실린더 형상의 희생 패턴을 형성하되, 상기 실린더의 직경(R)은 상기 제1콘택 홀과 대응되는 사이즈로 형성되며, 상기 희생 패턴의 주위에 제1폴리막으로 구성되는 실린더 형상의 제1희생 마스크를 형성하되, 상기 실린더의 두께는 상기 제1, 2콘택 홀과의 간격에 대응되는 사이즈로 형성되며, 상기 제1희생 마스크 사이에 제1폴리막으로 구성되는 필러 형상의 제2희생 마스크를 형성하되, 상기 필러의 길이는 이웃하는 한 쌍의 제2콘택 홀 사이의 이격 거리에 대응되는 사이즈로 형성될 수 있다.
상기 희생 패턴을 형성하는 것은, 1회의 사진 식각 공정을 이용하고, 상기 사진 식각 공정은, 상기 반도체 기판 상에 하드 마스크 물질막을 적층하고, 상기 하드 마스크 물질막 상에 포토 레지스트를 도포, 노광 및 현상함으로써, 상기 제1콘택 홀에 대응되도록 마스크 홀이 구비되는 하드 마스크를 형성하며, 상기 마스크 홀에 산화막을 증착한 후 상기 하드 마스크를 제거할 수 있다.
상기 제1희생 마스크를 형성하는 것은, 상기 희생 패턴 상에 상기 제1폴리막을 증착 및 식각하여 실린더 형상으로 형성할 수 있다.
상기 제2희생 마스크를 형성하는 것은, 상기 제1희생 마스크 상에 산화막을 다시 증착하여 보이드를 형성하고, 상기 보이드에 상기 제2폴리막을 증착 및 식각하여 필러 형상으로 형성할 수 있다.
본 발명의 또 다른 특징에 의하면, 본 발명의 반도체 소자의 제조방법은 게이트 전극의 워드 라인(WL)이 액티브 영역에 대하여 사선 형태로 비스듬하게 형성 되는 반도체 기판을 준비하고, 상기 반도체 기판의 전면에 상기 워드 라인(WL)과 겹치지 않게 마스크 홀이 구비되는 하드 마스크를 패턴닝하고, 상기 하드 마스크 상에 제1산화막을 증착하고, 상기 하드 마스크를 제거하여, 피스톤 형상의 희생 패턴을 패턴닝하며, 상기 희생 패턴 상에 제1폴리막 혹은 제1질화막을 증착하고, 식각하여 상기 피스톤을 둘러싸는 실린더 형상의 제1희생 마스크를 패턴닝하며, 다시 상기 제1희생 마스크 상에 제2산화막을 증착하되, 제1희생 마스크 사이에 보이드가 형성될 수 있는 정도로 코팅하고, 상기 보이드에 제2폴리막 혹은 제2질화막을 증착하여 필러 형상의 제2희생 마스크를 패턴닝하며, 상기 액티브 영역이 노출되도록 상기 산화막을 제거함으로써, 사이즈가 구별되는 2종의 콘택 홀을 패턴닝할 수 있다.
상기 마스크 홀은 상기 액티브 영역과 오버랩되고, 상기 보이드는 액티브 영역과 오버랩되지 않는다.
본 발명의 또 다른 특징에 의하면, 본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 아이솔레이션 공정을 통하여 바(BAR) 형태의 액티브 영역을 형성하고, 게이트 공정을 통하여 스트레이트 형태로 워드 라인(WL)을 형성하며, 상기 워드 라인(WL) 사이의 갭 필 공정을 통하여 층간 절연막을 형성하며, 상기 반도체 기판의 전면에 실리콘 하드 마스크 물질막(Si-SOH)를 코팅하며, 상기 물질막의 사진 및 식각 공정을 통하여 다수의 마스크 홀이 구비되는 하드 마스크를 형성하며, 상기 마스크 홀을 구비하는 하드 마스크 상에 실리콘 산화막을 증착한 다음, 상기 하드 마스크를 제거하여, 피스톤 형상의 희생 패턴을 형성하며, 상기 희생 패턴 상에 제1폴리막 혹은 제1질화막을 증착하고, 패턴닝하여 실린더 형상의 제1희생 마스크를 형성하며, 상기 제1희생 마스크 상에 제1산화막을 균일하게 증착하고, 제1산화막이 증착되지 않은 보이드를 통하여 보이드를 형성하고, 상기 보이드에 제2폴리막 혹은 제2질화막을 증착하여 상기 제1희생 마스크와 겹치지 않는 필러 형상의 제2희생 마스크를 형성하며, 상기 액티브 영역이 노출되도록 상기 제1 및 제2산화막을 제거하고, 상기 제1희생 마스크와 제2희생 마스크 사이의 제1콘택 홀과, 상기 제1희생 마스크의 실린더 내부의 제2콘택 홀을 형성하고, 상기 제1콘택 홀에 스토리지 전극과 연결되는 BC 스토리지 콘택 패드를 형성하고, 상기 제2콘택 홀에 상기 비트 라인(BL)과 연결되는 DC 비트라인 콘택 패드를 형성하는 것을 포함할 수 있다.
BC 스토리지 콘택 패드와 DC 비트라인 콘택 패드의 단면 사이즈가 동일하다.
BC 스토리지 콘택 패드와 DC 비트라인 콘택 패드의 단면 사이즈가 상이하고, BC 스토리지 콘택 패드의 단면 사이즈가 DC 비트라인 콘택 패드의 단면 사이즈보다 크다.
위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.
첫째, 6F2 DRAM 셀을 구비한 반도체 메모리 소자의 경우 액티브 영역 사이의 간격이 1F에 불과하지만, 선택적으로 스토리지 전극의 콘택 패드의 사이즈를 확대함으로써, 접촉면적을 확대하고, 접촉저항을 감소시킬 수 있는 작용효과가 기대된 다.
둘째, BC 콘택과 접촉하는 BC 스토리지 콘택 패드와, DC 콘택과 접촉하는 DC 비트라인 콘택 패드를 이원화함으로써, BC 스토리지 콘택 패드와 DC 비트라인 콘택 패드의 사이즈를 선택적으로 증가시키거가 감소시킬 수 있는 작용효과가 기대된다.
셋째, DC 비트 라인 콘택 패드의 사이즈가 감소됨으로써, 이웃하는 BC 콘택과 쇼트될 염려가 적어지고, BC 스토리지 콘택 패드의 사이즈가 확대됨으로서, BC 콘택과 오버랩되는 접촉 면적은 넓어지는 작용효과가 기대된다.
넷째, 직경이 구별되는 콘택 홀을 형성할 때, 1회 포토 공정을 이용함으로써, 통상 2회 포토 공정을 수행하는 경우보다 비용이 절감되는 경제적인 작용효과가 기대된다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 반도체 소자의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
도 1은, BC 스토리지 콘택 패드와 DC 비트 라인 콘택 패드의 배열 형태를 단순 평면도로 나타낸 것이고, 도 2 및 도 3은 BC 스토리지 콘택 패드와 DC 비트 라인 콘택 패드의 다양한 실시형태를 보여주기 위하여, 도 1의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도를 각각 나타낸 것이다.
도 1에 도시된 바에 따르면, 아이솔레이션 영역(130)에 의해 한정되는 액티브 영역(120)이 소정 간격으로 이격되면서 반복 배열되되, 액티브 영역(120)이 사 선 형태로 틸팅되게 배치된다. 즉, 게이트 전극을 포함하는 워드 라인(WL)은 X축 방향으로 길게 연장되고, 반대로 비트 라인(BL)은 Y축 방향으로 길게 연장되며, 1개의 액티브 영역(120)은 2줄의 워드 라인(WL)과 1줄의 비트 라인(BL)이 상호 교차되도록, 액티브 영역(120)이 워드 라인(WL)과 비트 라인(BL)에 대하여 소정 각도로 경사진다. 따라서, 1개의 액티브 영역(120)은 2개의 단위 셀 구조를 갖게 되고, 1개의 단위 셀은 최소 선폭을 기준으로 Y축 방향의 길이가 4F가 되고, X축 방향의 길이가 2F가 됨으로써, 단위 셀의 면적은 6F2가 되는 것이다.
이와 같이, 6F2 셀 구조에 의하면, 셀 면적을 최소화하기 위하여 워드 라인(WL)과 비트 라인(BL)이 각각 수직으로 교차하고, 여기에 액티브 영역(120)이 아이솔레이션 영역(130)에 의하여 바(BAR) 형태로 한정되되, 워드 라인(WL)과 비트 라인(BL)에 대하여 사선 방향으로 기울어진다.
또한, 스토리지 전극(290)과 비트 라인(BL)을 각각 액티브 영역(120)에 전기적으로 연결하기 위하여, 스토리지 전극(290)과 소스(S) 영역 사이의 콘택 패드(BAURIED CONTACT PAD: 이하, 'BC 스토리지 콘택 패드'라 함)와, 비트 라인(BL)과 드레인(D) 영역 사이의 콘택 패드(DIRECT CONTACT PAD: 이하, 'DC 비트 라인 콘택 패드'라 함)를 포함할 수 있다. 여기서 BC 스토리지 콘택 패드(250a)와 DC 비트라인 콘택 패드(250b)가 서로 다른 단면적을 가지면서, 워드 라인(WL) 사이를 소정 간격으로 배열되어 있을 수 있다.
도 2에 의하면, BC 스토리지 콘택 패드(250a)와 DC 비트라인 콘택 패드(250b)의 단면적(SIZE)이 동일하게 자기 정렬되어 있다. 도 3에 의하면, BC 스 토리지 콘택 패드(250a)의 단면적이 DC 비트라인 콘택 패드(250b)의 단면적(SIZE)보다 넓게 정렬되어 있기 때문에, BC 스토리지 콘택 패드(250a)와 BC 콘택(280)과의 접촉 면적이 확대된다.
콘택이 명백하게 정렬(ALIGN)되지 않는 경우에, 한편에서는 도 2의 P에 도시된 바와 같이, BC 스토리지 콘택 패드(250a)와 DC 비트라인 콘택 패드(250b)의 단면적이 동일하기 때문에, DC 비트라인 콘택 패드(250b) 상에 이웃하는 BC 콘택(280)이 접촉되고, 쇼트(SHORT)되는 현상이 발생한다. 다른 한편에서는 도 2의 Q에 도시된 바와 같이, BC 스토리지 콘택 패드(250a)와 스토리지 콘택(280)이 상호 오버랩(OVERLAP)되는 접촉 면적이 작아지기 때문에 접촉 저항이 증가하는 현상이 발생한다.
도 3의 X를 참조하면, 한편에서는 DC 비트라인 콘택 패드(250b)의 단면적이 작기 때문에, 오정렬(MISS-ALIGN)시에도 DC 비트라인 콘택 패드(250b)가 이웃하는 BC 콘택(280)과 쇼트될 염려가 없다. 도 3의 Y를 참조하면, 다른 한편에서는 BC 스토리지 콘택 패드(250a)의 단면적은 충분히 확보되기 때문에, 정렬(ALIGN)되지 않는 경우에도 BC 스토리지 콘택 패드(250a)와 BC 콘택(280)이 오버랩(OVERLAP)되는 접촉 면적이 커지고, 접촉 저항도 감소한다.
이와 같이, BC 스토리지 콘택 패드(250a)의 단면적 크기와 DC 비트라인 콘택 패드(250b)의 단면적 크기를 증가시키거나 감소시킴으로써 접촉 면적을 늘이거나 줄일 수 있다. 따라서, BC 콘택(280)과 BC 스토리지 콘택 패드(250a)가 정확히 정렬(ALIGN) 되지 않은 경우에도, BC 스토리지 콘택 패드(250a)의 접촉 면적이 확대 됨으로써, 접촉 저항이 커지는 것을 방지할 수 있다.
한편, 도 2와 같이 DC 비트라인 콘택 패드(250b)와 DC 비트라인 콘택 패드(250b)의 단면적이 동일한 경우에는 1번의 포토 공정(ONE PHOTO PROCESS)을 통하여 수행할 수 있다. 반면 도 3과 같이, DC 비트라인 콘택 패드(250b)와 DC 비트라인 콘택 패드(250b)를 서로 다른 단면적으로 형성하기 위해서는, 기본적으로 2번의 포토 공정(TWO PHOTO PROCESS)을 수행하여야 할 것이다. 그러나, 포토 공정을 2번 실시하게 되면, 그 만큼 제조 원가가 상승할 것임은 당연하다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 반도체 소자의 제조방법을 첨부 도면을 참조하여 상세하게 설명하기로 한다.
먼저, 도 4 및 도 5에 도시된 바와 같이, 아이솔레이션 공정을 수행한다. 반도체 기판(110) 상에 트렌치(도면부호 없음)를 형성하고, 상기 트렌치에 절연 물질을 충진함으로써, 액티브 영역(120)을 한정하는 아이솔레이션 영역(130)을 형성할 수 있다. 가령, 아이솔레이션 영역(130)은 셸로우 트렌치 아이솔레이션(Shallow Trench Isolation:STI) 방법으로 형성될 수 있다. 또 다른 방법으로, 식각 공정을 사용하는 트랜치의 형성 없이 산소 이온주입을 통하여 선택된 영역만을 산화시키는 방법으로 아이솔레이션 영역(130)을 형성할 수 있다.
이때, 액티브 영역(120)은 도 4에 도시된 바와 같이, 일정한 방향으로 틸팅되게 형성되기 때문에, 본 실시예의 반도체 소자는 실질적으로 6F2 셀 구조를 이루는 것으로 할 수 있다. 그러나 여기서 8F2, 7F2, 6F2 혹은 4F2 등의 여러가지 셀 구조 중에서 액티브 영역(120)의 길이 방향이 사선 형태로 기울어지는 6F2셀 구조 를 일례로 들어 설명하고 있으나, 반드시 여기에 제한되는 것은 아니다. 반도체 소자의 집적도를 향상시키기 위한, 셀 구조라면 모두 포함될 수 있다.
즉, 액티브 영역(120)은, 폭보다 길이가 긴 바(BAR) 형태로 형성되되, 뒤에 형성될 워드 라인(WL)과 비트 라인(BL)의 방향에 대하여 사선 형태를 취하게 되고, 자기 정렬 콘택(SAC) 패드(PAD) 등은 라인 타입(LINE-Type)이 아닌 콘택 타입(CONTACT-Type)으로 형성될 수 있다.
이어서, 도면에는 자세하게 도시되어 있지 않지만, 게이트 공정을 수행한다. 상기 반도체 기판(110) 상에 게이트막과 게이트 캡핑막 등을 순차적으로 적층한 다음, 사진 식각 공정을 통하여 게이트 캡핑막 패턴과 게이트막 패턴을 각각 형성한다. 그리고, 이온 주입 공정을 통하여 소스 드레인(S/D)을 형성함으로써, 트랜지스터를 완성한다. 상기 트랜지스터 중 게이트 전극은 액티브 영역의 상부를 가로지르는 워드 라인(WL)의 기능을 수행하게 된다. 상기 워드 라인(WL)은 상기 액티브 영역(120)의 길이 방향에 대하여 소정 각도로 기울어진 사선 형태를 취하고 있음은 전술한 바와 같고, 다수의 워드 라인(WL) 사이에는 상기 액티브 영역(120)과 사선 방향으로 갭(GAP)이 형성된다.
도 6 및 도 7에 도시된 바와 같이, 상기 갭을 채우는 갭 필(GAP FILL) 공정이 수행된다. 상기 갭에 절연 물질을 채움으로써, 제1층간 절연막(150)이 형성된다. 상기 제1층간 절연막(150)은 절연성과 갭 필 특성이 우수한 실리콘 산화막으로 구성될 수 있다. 상기 실리콘 산화막으로는 HDP나 BPSG 등이 있을 수 있다. 도면부호 140은 스토퍼막이다.
다음, 상기 제1층간 절연막(150)에 자기 정렬 콘택 공정(Self Alingned Contact Process)을 통하여 콘택 패드를 형성한다. 상기 콘택 패드는, 상기 워드 라인(WL)과 겹치지 않는 영역에 형성될 수 있도록 한다.
도 8 및 도 9에 도시된 바와 같이, 제1층간 절연막(150) 상에 버퍼 기능을 수행하는 캡핑 산화막(160)이 적층되고, 캡핑 산화막(160) 상에 실리콘 하드 마스크 물질막(Si-SOH)이 코팅될 수 있다. 상기 물질막은, 산화막에 대하여 식각 선택비를 가지는 물질이라면, 특별히 제한이 없다.
상기 물질막의 사진 공정 및 식각 공정을 통하여 마스크 물질막을 패턴닝하고, 다수의 마스크 홀(162)이 구비되는 하드 마스크(170)를 완성한다. 상기 마스크 홀(162)은 상기 콘택 패드를 위하여 상기 워드 라인(WL)과 겹치지 않는 영역에 형성되며, 써클 형태(CIRCLE-TYPE) 혹은 사각 형태(RECTANGULAR-TYPE)로 다수 형성될 수 있다.
도 10 및 도 11에 도시된 바와 같이, 상기 하드 마스크(170) 상에 제1산화막(도시되지 않음)을 증착하고, 상기 하드 마스크(170)의 상면이 노출될 때까지 상기 제1산화막을 평탄화한다. 상기 평탄화 공정은, 에치백(E/B) 기술이나 화학 기계적 연마(CMP) 기술을 이용할 수 있다. 상기 하드 마스크(170)를 에치백(E/B)하고, 애슁(ASHING)하여 제거(STRIP)한다. 그러면, 희생 패턴(180)이 피스톤 형상(PISTON-TYPE)으로 캡핑 산화막(160) 상에 우뚝 서게 된다.
도 12 및 도 13에 도시된 바와 같이, 제1폴리막을 균일하게 증착하고, 등방성 식각하여 제1희생 마스크(190)를 형성한다. 제1희생 마스크(190)는, 상기 희생 패턴(180) 주위에 실린더 형상(CYLINDER-TYPE) 혹은 너트 형상(NUT-TYPE)으로 패터닝될 수 있다. 제1희생 마스크(190)를 패턴닝하는 과정에서, 제1폴리막이 등방성 식각되면서 상기 캡핑 산화막(160)의 일부가 제거되어 리세스가 형성될 수 있다. 상기 제1희생 마스크(190)는, 상기 제1산화막과 식각 선택비가 있는 막질이라면, 질화막(Nitride) 등을 사용하여도 무방하다.
도 14 및 도 15에 도시된 바와 같이, 제1희생 마스크(190)가 구비된 반도체 기판 상에 제2산화막(200)을 다시 증착한다. 이때, 사진 공정을 사용하지 않고도, 제2산화막(200)이 제1희생 마스크(190)를 중심으로 그 주변에 균일하게 증착되기 때문에, 자연스럽게 이웃하는 제1희생 마스크(190) 사이에 보이드(202)가 형성될 수 있다. 예컨대, 도 14에 도시된 바와 같이 전후 제1희생 마스크(190) 사이에 그리고 좌우 제1희생 마스크(190) 사이에 동일한 거리에 보이드(202)가 형성될 수 있다.
도 16 및 도 17에 도시된 바와 같이, 보이드(202)에 제2폴리막을 증착하고, 상면을 에치백(E/B) 혹은 CMP 하게 되면, 제2희생 마스크(210)가 형성된다. 전술한 바와 같이, 보이드(202)는 전후 좌우에 이웃하는 제1희생 마스크(190) 사이에 형성되기 때문에, 단면이 사각 형상이 되기 쉽다. 따라서, 제2희생 마스크(210)는 스퀘어 필러 타입(SQUARE PILLER-TYPE)으로 형성될 수 있다.
도 18 및 도 19에 도시된 바와 같이, 제2산화막(200)을 식각하여 제거한다. 이때, 제1층간 절연막(150)과 스토퍼막(140)도 함께 제거된다. 이와 같이, 제2산화막(200)과 스트퍼막(140)이 선택적으로 제거되면, 액티브 영역(120)이 노출되는 BC 콘택 홀(220a) 및 DC 콘택 홀(220b)이 동시에 형성될 수 있다.
도 20 및 도 21에 도시된 바와 같이, 자기 정렬 콘택(SAC) 공정을 통하여 다수의 콘택 패드(250a, 250b)를 형성한다. 도전물질을 증착하여 BC 콘택 홀(220a) 및 DC 콘택 홀(220b)을 메우게 되면, BC 콘택 홀(220a) 및 DC 콘택 홀(220b)에는 이에 대응되는 콘택 패드(250a, 250b)가 각각 형성된다. 콘택 패드(250a, 250b)는 폴리 실리콘과 같이 동일한 도전물질로 구성될 수 있다. 워드 라인(WL) 상에 존재하는 도전물질을 에치백 공정이나 화학 기계적 연마(CMP) 공정을 통하여 제거하면, 콘택 패드(250a, 250b)가 각각 분리되고, 다수의 콘택 패드가 완성된다.
도 22 및 도 23에 도시된 바와 같이, 상기 BC 스토리지 콘택 패드(250a)와 DC 비트라인 콘택 패드(250b) 상에 제2층간 절연막(258)을 증착하고, 상기 제2층간 절연막(258)에 상기 DC 비트라인 콘택 패드(250b)를 노출하는 DC 노출 홀(도시되지 않음)을 형성한 후, 상기 DC 노출 홀을 도전 물질로 채워서, DC 비트라인 콘택 패드(250b)와 비트 라인(WL)을 연결하는 DC 콘택(270)을 형성할 수 있다. 비트 라인 공정을 통하여 DC 콘택(270) 상에 비트 라인 배선(272)과 캡핑 절연막(274)을 형성한다.
계속해서, 캡핑 절연막(274)을 덮는 제3층간 절연막(도시되지 않음)을 형성하고, 상기 제3층간 절연막의 일부를 리세스한 후 상기 비트 라인 배선(272) 양측으로 스페이서(278)를 형성하며, 오버 에칭하여 제2층간 절연막(258)을 이방성 식각할 수 있다. 이때, 스페이서(278)의 폭을 가급적 넓게 하기 위하여 비트 라인 배선(272)과 캡핑 절연막(274)의 양측에 스페이서(278)을 형성할 수 있다. 이와 같이, 스페이서(278)를 식각 마스크로 하여 BC 스토리지 콘택 패드(205a)를 노출하는 BC 노출 홀(도시되지 않음)을 형성하고, 상기 BC 노출 홀에 도전 물질을 충진함으로써, BC 콘택(280)을 형성할 수 있다. 도 3에 도시된 바와 같이 마지막으로, BC 콘택(280) 상에 실린더 타입의 스토리지 전극(290)을 형성할 수 있다.
상기 스페이서(278)을 넓게 형성하고, 이를 식각 마스크로 하여 BC 노출 홀(260a)을 형성하는 경우에도 비트 라인 배선(272)과 스페이서(278)를 합한 단면적은 DC 비트라인 콘택 패드(250b)의 단면적 보다 좁게 형성될 수 있다. 한편, 콘택의 자기 정렬이 충분히 수행되지 않는 경우 이웃하는 BC 콘택(280)이 DC 비트라인 콘택 패드(250b)까지 확장되는 경우가 있다. 이와 같이, 스페이서(278)의 폭만으로 안전 거리를 유지하고, 쇼트를 방지할 수 없는 경우에 대비하여, 가급적 DC 비트라인 콘택 패드(250b)의 폭은 좁게하고, BC 스토리지 콘택 패드(205a)의 폭은 넓게 형성할 필요성이 제기된다.
이를 위하여, 도 24에 도시된 바와 같이 실린더 타입의 제1희생 마스크(190)에 있어서, 링 반경(R)과 링 두께(D) 그리고 제2희생 마스크(210)의 길이(L)의 대소에 따라 BC 스토리지 콘택 패드(250a)와, DC 비트라인 콘택 패드(250b)의 사이즈가 달라지는 점을 활용한다.
첫 번째 예로, 도 25에 도시된 바와 같이 링 반경(R)의 사이즈를 반경(R')으로 축소하게 되고, 링 DC 콘택 홀(220b)의 사이즈는 절대적으로 작아게 된다. 즉, 희생 패턴(180)의 단면적 크기에 따라 DC 비트라인 콘택 패드(250b)의 사이즈가 달라질 수 있다. 한편, 두께(D)는 그대로 유지되기 때문에, BC 스토리지 콘택 패 드(250a)의 사이즈는 상대적으로 확대될 수 있다. 이때, 도 10 및 도 11에 도시된 바와 같이 상기 링 반경(R)의 사이즈는 실린더 형상(CYLINDER-TYPE)의 희생 패턴(180)의 형성 단계에서 결정될 수 있다.
두 번째 예로, 도 26에 도시된 바와 같이 링 반경(R)은 반경(R")으로 축소되고, 반면 링 두께(D)가 두께(D')로 확대되면, BC 콘택 홀(220a)의 사이즈만 작아진다. 따라서, BC 스토리지 콘택 패드(250a)는 그대로 유지되고, DC 비트라인 콘택 패드(250b)의 단면적 사이즈는 좁아진다. 이때, 도 12 및 도 13에 도시된 바와 같이 상기 링 두께(D)의 사이즈는 제1희생 마스크(190) 형성 단계에서 결정될 수 있다.
또한 제2희생 마스크(210)는, 스퀘어 타입(SQUARE-TYPE)으로 형성되기 때문에, 제2희생 마스크(210)의 길이(L)에 따라 BC 스토리지 콘택 패드(250a)의 사이즈가 달라질 수 있는 점을 활용한다.
가령, 도 27에 도시된 바와 같이 제2희생 마스크(210)의 길이(L)가 길이(L')로 길어지면, BC 스토리지 콘택 패드(250a)의 단면적 사이즈는 무조건 넓어지고, 도면에는 도시되어 있지 않지만 반대로 길이(L)가 길어지면 BC 스토리지 콘택 패드(250a)의 단면적 사이즈는 좁아지게 된다. 이때, 도 14 및 도 15에 도시된 바와 같이 상기 스퀘어의 길이(L)는 제2희생 마스크(210) 형성 단계에서 결정될 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 서로 다른 사이즈를 가지는 2종의 콘택 홀을 형성함에 있어서, 2번의 사진 식각 공정을 수행하게 되면, 원가 상승이 염 려되기 때문에, 1번의 사진 식각 공정만을 이용하여 하드 마스크를 형성하고, 나머지 제1희생 마스크와 제2희생 마스크를 형성할 때는 폴리막을 증착하고 식각하는 공정으로 대신하는 구성을 기술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.
도 1은 BC 스토리지 콘택 패드와 DC 비트 라인 콘택 패드의 배열 형태를 나타내는 평면도.
도 2 및 도 3은 BC 스토리지 콘택 패드와 DC 비트 라인 콘택 패드의 다양한 실시형태를 보여주기 위하여, 도 1의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도.
도 4 내지 도 23은 반도체 소자의 제조방법을 각각 나타내는 평면도 및 단면도.
도 24 내지 도 27은 여러 가지 희생 마스크의 사이즈를 각각 나타내는 평면도.
**도면의 주요구성에 대한 부호의 설명**
110: 반도체 기판 120: 액티브 영역
130: 아이솔레이션 영역 140: 스토퍼막
150: 제1층간 절연막 160: 캡핑 산화막
162: 마스크 홀 170: 하드 마스크
180: 희생 패턴 190: 제1희생 마스크
200: 제2산화막 202: 보이드
210: 제2희생 마스크 220a: BC 콘택 홀
220b: DC 콘택 홀 250a: BC 스토리지 콘택 패드
250b: DC 비트 라인 콘택 패드 258: 제2층간 절연막
270: DC 콘택 272: 비트 라인 배선
274: 마스크 패턴 278: 스페이서
280: BC 콘택 290: 스토리지 전극

Claims (20)

  1. 아이솔레이션 영역에 의하여 한정되는 액티브 영역이 2개의 워드 라인(WL)과 교차하는 반도체 기판 상에 실리콘 하드 마스크 물질막(Si-SOH)를 코팅하고,
    상기 물질막의 사진 및 식각 공정을 통하여 다수의 마스크 홀이 구비되는 하드 마스크를 형성하며,
    상기 마스크 홀에 제1산화막을 증착한 다음, 상기 하드 마스크를 제거하여, 피스톤 형상의 희생 패턴을 형성하며,
    상기 희생 패턴 상에 상기 제1산화막에 대하여 식각 선택비를 가지는 물질막을 증착하고, 식각하여 실린더 형상의 제1희생 마스크를 형성하며,
    상기 제1희생 마스크 상에 제2산화막을 증착하되, 상기 제2산화막 상에 보이드를 형성되도록 균일하게 형성하고,
    상기 보이드에 상기 제2산화막과 식각 선택비를 가지는 물질막을 증착하고 에치백하여 필러 형상의 제2희생 마스크를 형성하며,
    상기 액티브 영역이 노출되도록 상기 제1 및 제2산화막을 제거하고, 상기 제1희생 마스크와 제2희생 마스크 사이의 BC 콘택 홀과, 상기 제1희생 마스크의 실린더 내부의 DC 콘택 홀을 형성하고,
    상기 BC 콘택 홀에 스토리지 전극과 연결될 BC 스토리지 콘택 패드를 형성하고, 상기 DC 콘택 홀에 비트 라인(BL)과 연결될 DC 비트라인 콘택 패드를 형성하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 액티브 영역이, 상기 워드 라인(WL)과 비트 라인(BL)에 대하여 사선 형태로 틸팅되는 6F2 레이아웃을 갖는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 마스크 홀은, 상기 워드 라인(WL) 및 비트 라인(BL)과는 겹치지 않고, 상기 액티브 영역(A)과는 겹치는 영역에 등간격으로 배열되되, 상기 워드 라인(WL) 사이의 간격보다 작은 써클 형태로 형성되는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1희생 마스크 및 제2희생 마스크의 물질막은, 산화막과 식각 선택비를 가지는 폴리막 혹은 질화막인 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 보이드는, 상기 제2산화막을 제1희생 마스크 상에 증착할 때 이웃하는 제1희생 마스크 사이에서 등간격으로 형성되는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 희생 패턴, 상기 제1희생 마스크 및 상기 제2희생 마스크 패턴의 단면 적 사이즈에 따라 상기 BC 스토리지 콘택 패드 및 DC 비트라인 콘택 패드의 상대적 사이즈가 달라지는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 BC 스토리지 콘택 패드의 단면 사이즈가 상기 DC 비트라인 콘택 패드의 단면 사이즈보다 큰 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 피스톤 형상의 희생 패턴 형성할 때,
    상기 피스톤의 단면 반경(R) 사이즈를 작게함으로써, 상기 DC 콘택 홀의 단면 사이즈가 좁아지는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 실린더 형상의 제1희생 마스크를 형성할 때,
    상기 실린더의 단면 두께(D) 사이즈를 작게함으로써, 상기 BC 콘택 홀의 단면 사이즈가 커지는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 필러 형상의 제2희생 마스크를 형성할 때,
    상기 필러의 단면 길이(L) 사이즈를 작게함으로써, 상기 BC 콘택 홀의 단면 사이즈가 커지는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 BC 스토리지 콘택 패드와 DC 비트라인 콘택 패드 상에 제2층간 절연막을 증착하고,
    상기 제2층간 절연막에 상기 DC 비트라인 콘택 패드를 노출하는 DC 노출 홀을 형성한 후, 상기 DC 노출 홀을 도전 물질로 채워서, DC 콘택을 형성하며,
    상기 DC 콘택 상에 비트 라인 배선과 캡핑 절연막을 형성하고, 상기 캡핑 절연막 상에 제3층간 절연막을 증착하며,
    상기 제3층간 절연막의 일부를 리세스한 후 상기 캡핑 절연막 혹은 비트 라인 배선 양측으로 스페이서를 형성하고,
    상기 스페이서를 식각 마스크로 하여 BC 스토리지 콘택 패드를 노출하는 BC 노출 홀을 형성하고,
    상기 BC 노출 홀을 도전 물질로 채워서, BC 콘택을 형성하며,
    상기 BC 콘택 상에 스토리지 전극을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  12. 사이즈가 서로 다른 2종의 제1콘택 홀 및 제2콘택 홀을 형성하는 반도체 소자의 제조방법에 있어서,
    상기 반도체 기판 상에 산화막으로 구성되는 실린더 형상의 희생 패턴을 형 성하되, 상기 실린더의 직경(R)은 상기 제1콘택 홀과 대응되는 사이즈로 형성되며,
    상기 희생 패턴의 주위에 제1폴리막으로 구성되는 실린더 형상의 제1희생 마스크를 형성하되, 상기 실린더의 두께는 상기 제1, 2콘택 홀과의 간격에 대응되는 사이즈로 형성되며,
    상기 제1희생 마스크 사이에 제1폴리막으로 구성되는 필러 형상의 제2희생 마스크를 형성하되, 상기 필러의 길이는 이웃하는 한 쌍의 제2콘택 홀 사이의 이격 거리에 대응되는 사이즈로 형성되는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 희생 패턴을 형성하는 것은,
    1회의 사진 식각 공정을 이용하고,
    상기 사진 식각 공정은, 상기 반도체 기판 상에 하드 마스크 물질막을 적층하고, 상기 하드 마스크 물질막 상에 포토 레지스트를 도포, 노광 및 현상함으로써, 상기 제1콘택 홀에 대응되도록 마스크 홀이 구비되는 하드 마스크를 형성하며, 상기 마스크 홀에 산화막을 증착한 후 상기 하드 마스크를 제거하는 반도체 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 제1희생 마스크를 형성하는 것은,
    상기 희생 패턴 상에 상기 제1폴리막을 증착 및 식각하여 실린더 형상으로 형성하는 반도체 소자의 제조방법.
  15. 제 12 항에 있어서,
    상기 제2희생 마스크를 형성하는 것은,
    상기 제1희생 마스크 상에 산화막을 다시 증착하여 보이드를 형성하고,
    상기 보이드에 상기 제2폴리막을 증착 및 식각하여 필러 형상으로 형성하는 반도체 소자의 제조방법.
  16. 게이트 전극의 워드 라인(WL)이 액티브 영역에 대하여 사선 형태로 비스듬하게 형성되는 반도체 기판을 준비하고,
    상기 반도체 기판의 전면에 상기 워드 라인(WL)과 겹치지 않게 마스크 홀이 구비되는 하드 마스크를 패턴닝하고,
    상기 하드 마스크 상에 제1산화막을 증착하고, 상기 하드 마스크를 제거하여, 피스톤 형상의 희생 패턴을 패턴닝하며,
    상기 희생 패턴 상에 제1폴리막 혹은 제1질화막을 증착하고, 식각하여 상기 피스톤을 둘러싸는 실린더 형상의 제1희생 마스크를 패턴닝하며,
    다시 상기 제1희생 마스크 상에 제2산화막을 증착하되, 제1희생 마스크 사이에 보이드가 형성될 수 있는 정도로 코팅하고, 상기 보이드에 제2폴리막 혹은 제2질화막을 증착하여 필러 형상의 제2희생 마스크를 패턴닝하며,
    상기 액티브 영역이 노출되도록 상기 산화막을 제거함으로써, 사이즈가 구별 되는 2종의 콘택 홀을 패턴닝하는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 마스크 홀은 상기 액티브 영역과 오버랩되고, 상기 보이드는 액티브 영역과 오버랩되지 않는 반도체 소자의 제조방법.
  18. 반도체 기판 상에 아이솔레이션 공정을 통하여 바(BAR) 형태의 액티브 영역을 형성하고,
    게이트 공정을 통하여 스트레이트 형태로 워드 라인(WL)을 형성하며,
    상기 워드 라인(WL) 사이의 갭 필 공정을 통하여 층간 절연막을 형성하며,
    상기 반도체 기판의 전면에 실리콘 하드 마스크 물질막(Si-SOH)를 코팅하며,
    상기 물질막의 사진 및 식각 공정을 통하여 다수의 마스크 홀이 구비되는 하드 마스크를 형성하며,
    상기 마스크 홀을 구비하는 하드 마스크 상에 실리콘 산화막을 증착한 다음, 상기 하드 마스크를 제거하여, 피스톤 형상의 희생 패턴을 형성하며,
    상기 희생 패턴 상에 제1폴리막 혹은 제1질화막을 증착하고, 패턴닝하여 실린더 형상의 제1희생 마스크를 형성하며,
    상기 제1희생 마스크 상에 제1산화막을 균일하게 증착하고, 제1산화막이 증착되지 않은 보이드를 통하여 보이드를 형성하고,
    상기 보이드에 제2폴리막 혹은 제2질화막을 증착하여 상기 제1희생 마스크와 겹치지 않는 필러 형상의 제2희생 마스크를 형성하며,
    상기 액티브 영역이 노출되도록 상기 제1 및 제2산화막을 제거하고, 상기 제1희생 마스크와 제2희생 마스크 사이의 제1콘택 홀과, 상기 제1희생 마스크의 실린더 내부의 제2콘택 홀을 형성하고,
    상기 제1콘택 홀에 스토리지 전극과 연결되는 BC 스토리지 콘택 패드를 형성하고, 상기 제2콘택 홀에 상기 비트 라인(BL)과 연결되는 DC 비트라인 콘택 패드를 형성하는 것을 포함하는 반도체 소자의 제조방법.
  19. 제 18 항에 있어서,
    BC 스토리지 콘택 패드와 DC 비트라인 콘택 패드의 단면 사이즈가 동일한 반도체 소자의 제조방법.
  20. 제 19 항에 있어서,
    BC 스토리지 콘택 패드와 DC 비트라인 콘택 패드의 단면 사이즈가 상이하고, BC 스토리지 콘택 패드의 단면 사이즈가 DC 비트라인 콘택 패드의 단면 사이즈보다 큰 반도체 소자의 제조방법.
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