CN114284214A - 半导体器件及其制备方法、存储装置 - Google Patents

Abstract

本发明涉及半导体技术领域，提出一种半导体器件及其制备方法、存储装置。该半导体器件的制备方法包括：提供一半导体衬底，半导体衬底具有交替排布且邻接设置的多个第一区域和多个第二区域；在半导体衬底之上形成与第一区域和第二区域相交的层叠结构；在层叠结构表面形成侧墙结构，侧墙结构与层叠结构组成位线；填充牺牲层，牺牲层的高度大于或等于位线的高度；对第一区域的侧墙结构进行刻蚀，使层叠结构与侧墙结构形成中间高于两侧的台阶状；在第一区域的半导体衬底之上形成介质层；对介质层和位线进行平坦化处理，以去除远离半导体衬底一侧的部分介质层和部分层叠结构。该半导体器件不会产生电容接触孔短路，不会导致绝缘性能下降。

Description

半导体器件及其制备方法、存储装置

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及半导体器件的制备方法、包括该半导体器件的存储装置。

背景技术

动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多阵列排布的存储单元组成。每个存储单元通常包括电容器和晶体管；晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

随着科技的发展，DRAM的存储单元缩小到20nm左右，对于制作工艺需要更高的要求。在DRAM的存储单元的制作过程中，由于制程尺寸的不断缩小，工艺技术的进步，对于绝缘层的绝缘性能也在不断提升，而现有技术容易引发寄生电容或造成电容接触孔短路，从而降低DRAM的良率。

所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于克服上述现有技术的容易引发寄生电容或造成电容接触孔短路的不足，提供一种不容易引发寄生电容也不容易造成电容接触孔短路的导体器件及半导体器件的制备方法、包括该半导体器件的存储装置。

本发明的额外方面和优点将部分地在下面的描述中阐述，并且部分地将从描述中变得显然，或者可以通过本发明的实践而习得。

根据本公开的一个方面，提供一种半导体器件的制备方法，包括：

提供一半导体衬底，所述半导体衬底具有交替排布且邻接设置的多个第一区域和多个第二区域；

在所述半导体衬底之上形成层叠结构，所述层叠结构与所述第一区域和所述第二区域相交；

在所述层叠结构表面形成侧墙结构，所述侧墙结构与所述层叠结构组成位线；

填充牺牲层，所述牺牲层的高度大于或等于所述位线的高度；

对所述第一区域的所述侧墙结构进行刻蚀，以使所述层叠结构与侧墙结构形成中间高于两侧的台阶状；

在所述第一区域的所述半导体衬底之上形成介质层，所述介质层的高度大于等于所述位线的高度；

对所述介质层和所述位线进行平坦化处理，以去除远离所述半导体衬底一侧的部分所述介质层和部分所述层叠结构。

在本公开的一种示例性实施例中，所述位线包括保护层，所述保护层位于所述层叠结构的远离所述半导体衬底的一侧。

在本公开的一种示例性实施例中，在所述层叠结构表面形成侧墙结构，包括：

在所述层叠结构的侧壁和顶面形成第一侧墙；

在所述第一侧墙的侧壁和顶面形成第二侧墙。

在本公开的一种示例性实施例中，所述牺牲层的材质和所述保护层的材质相同。

在本公开的一种示例性实施例中，对所述第一区域的所述侧墙结构进行刻蚀，包括：

对所述牺牲层进行平坦化处理，以使所述第二侧墙的远离所述半导体衬底的一面裸露；

对所述第一侧墙和所述第二侧墙进行刻蚀，使所述保护层裸露。

在本公开的一种示例性实施例中，对所述第一区域的所述侧墙结构进行刻蚀，还包括：

以所述保护层为掩模，选择对所述第一侧墙的刻蚀速率大于对所述第二侧墙和所述牺牲层的刻蚀速率的刻蚀工艺，对所述第一侧墙进行刻蚀，使所述第一侧墙的高度低于所述层叠结构的高度；

选择对所述牺牲层的刻蚀速率大于对所述第二侧墙的刻蚀速率，且对所述第二侧墙的刻蚀速率大于对所述第一侧墙的刻蚀速率的刻蚀工艺，对所述第二侧墙、所述保护层以及所述牺牲层进行刻蚀，使所述第二侧墙的高度低于所述第一侧墙的高度，且去除所述第一区域的所述保护层以及所述牺牲层形成介质孔。

在本公开的一种示例性实施例中，所述第一侧墙与所述层叠结构的高度差为大于等于30nm且小于等于50nm；所述第一侧墙与所述第二侧墙的高度差为大于等于30nm且小于等于50nm。

在本公开的一种示例性实施例中，在所述介质孔内形成所述介质层后，所述制备方法还包括：

去除所述第二区域的所述牺牲层形成电容接触孔；

在所述电容接触孔内形成电容接触插塞。

在本公开的一种示例性实施例中，形成层叠结构，包括：

在所述半导体衬底表面形成多晶硅材料层；

在所述多晶硅材料层表面形成第一导体材料层；

在所述第一导体材料层表面形成第二导体材料层；

在所述第二导体材料层表面形成顶层介质材料层；

对所述顶层介质材料层、第二导体材料层、第一导体材料层以及多晶硅材料层进行刻蚀形成条状的所述层叠结构。

根据本公开的一个方面，提供一种半导体器件，包括：

半导体衬底，具有交替排布且邻接设置的多个第一区域和多个第二区域；

层叠结构，设于所述半导体衬底之上，且与所述第一区域和所述第二区域相交；

侧墙结构，设于所述层叠结构的侧壁，位于所述第一区域的所述层叠结构与所述侧墙结构设置为中间高于两侧的台阶状，所述层叠结构与所述侧墙结构形成位线；

介质层，设于所述半导体衬底之上，且位于所述位线之间的所述第一区域，所述介质层与所述位线连接形成多个电容接触孔。

在本公开的一种示例性实施例中，所述侧墙结构包括：

第一侧墙，设于所述层叠结构的侧壁，所述第一侧墙的高度小于所述层叠结构的高度；

第二侧墙，设于所述第一侧墙的侧壁，所述第二侧墙的高度小于所述第一侧墙的高度。

根据本公开的一个方面，提供一种存储装置，包括：上述任意一项所述的半导体器件。

由上述技术方案可知，本发明具备以下优点和积极效果中的至少之一：

本发明的半导体器件的制备方法，对第一区域的侧墙结构进行刻蚀，以使层叠结构与侧墙结构形成中间高于两侧的台阶状，侧墙结构与层叠结构组成位线，此时相邻两个位线之间靠近半导体衬底一侧的间距大于远离半导体衬底一侧的间距，使相邻两个位线之间的间隔空间形成上大下小的结构，后续在该间隔空间(即介质孔)内形成介质层时在靠近半导体衬底一侧不容易形成空隙，空隙可能会形成在远离半导体衬底一侧的介质层内。然后去除部分介质层和位线的部分介质层，同时会去除相邻两个位线之间的空隙，从而不会出现由于空隙产生的电容接触孔短路。而且后续重新填充的介质层与介质层表面之间即使会因为聚合物或收缩比的不同形成一层薄薄的分界层，但是，该分界层在去除部分介质层和部分位线时会被去除，因此，不会由于分界层导致绝缘性能下降，同时也不会加大形成寄生电容的风险。

附图说明

通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。

图1是相关技术中半导体器件一示例实施方式的结构示意图；

图2是相关技术中半导体器件另一示例实施方式的结构示意图；

图3是在图2的基础上形成介质层的结构示意图；

图4是本发明半导体器件的制备方法一示例实施方式的流程示意框图；

图5是本发明的半导体器件中的半导体衬底的结构示意图；

图6是在图5的基础上形成层叠结构后的结构示意图；

图7是图6的俯视示意图；

图8是在图6的基础上形成第一侧墙材料层后的结构示意图；

图9是在图8的基础上形成第一侧墙后的结构示意图；

图10是在图8的基础上形成第二侧墙材料层后的结构示意图；

图11是在图10的基础上对第二侧墙材料层进行刻蚀后形成第二侧墙的结构示意图；

图12是在图11的基础上填充牺牲层后的结构示意图；

图13是在图12的基础上对牺牲层进行平坦化处理后的结构示意图；

图14是在图13的基础上对第一侧墙和第二侧墙进行刻蚀后的结构示意图；

图15是在图14的基础上对第一侧墙进行刻蚀后的结构示意图；

图16是在图15的基础上对第二侧墙、保护层以及牺牲层进行刻蚀后的结构示意图；

图17是图16的立体结构示意图；

图18是在图16的基础上形成介质层后的的结构示意图；

图19是在图11的基础上形成的本发明的半导体器件的结构示意图。

图中主要元件附图标记说明如下：

1、半导体衬底；2、有源区；

3、字线；31、字线沟槽；32、栅间介质层；33、第一导电层；34、第二导电层；35、绝缘层；

4、浅沟槽隔离结构；

5、层叠结构；51、多晶硅层；52、第一导体层；53、第二导体层；54、顶层介质层；

6、保护层；

7、第一侧墙材料层；71、第一侧墙；

8、位线；

9、第二侧墙材料层；91、第二侧墙；

10、介质孔；11、介质层；12、位线接触沟槽；13、空隙；14、分界层；

151、第一区域；152、第二区域；

16、牺牲层。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

参照图1所示的相关技术中半导体器件一示例实施方式的结构示意图，在DRAM电容接触孔制造过程中，由于位线8的缘故，会形成孔状的电容接触孔，在电容接触孔的蚀刻过程中，位线8的顶层介质层54不可避免的会被消耗。顶层介质层54的材质可以是氮化硅，如果顶层介质层54消耗过多，后续重新填充介质层11后，介质层11的材质也可以是氮化硅，两层氮化硅的接触表面之间会因为聚合物或收缩比的不同，形成一层薄薄的分界层14，这会导致半导体器件绝缘性能下降，同时也会加大形成寄生电容的风险。

参照图2和图3所示的相关技术中半导体器件另一示例实施方式的结构示意图，如果控制选择比保留较多的位线8的顶层介质层54，这又会形成高深宽比的结构，这会造成后续填充的介质层11内在靠近半导体衬底1处易形成空隙13，该空隙13无法完全去除，该空隙13会造成电容接触孔短路，降低DRAM的良率。

本示例实施方式首先提供了一种半导体器件的制备方法，参照图4所示的本发明半导体器件的制备方法一示例实施方式的流程示意框图，该半导体器件的制备方法可以包括以下步骤：

步骤S10，提供一半导体衬底，所述半导体衬底具有交替排布且邻接设置的多个第一区域和多个第二区域。

步骤S20，在所述半导体衬底之上形成层叠结构，所述层叠结构与所述第一区域和所述第二区域相交。

步骤S30，在所述层叠结构表面形成侧墙结构，所述侧墙结构与所述层叠结构组成位线。

步骤S40，填充牺牲层，所述牺牲层的高度大于或等于所述位线的高度。

步骤S50，对所述第一区域的所述侧墙结构进行刻蚀，以使所述层叠结构与侧墙结构形成中间高于两侧的台阶状。

步骤S60，在所述第一区域的所述半导体衬底之上形成介质层，所述介质层的高度大于等于所述位线的高度。

步骤S70，对所述介质层和所述位线进行平坦化处理，以去除远离所述半导体衬底一侧的部分所述介质层和部分所述层叠结构。

下面对半导体器件的制备方法的各个步骤进行详细说明。

步骤S10，提供一半导体衬底，所述半导体衬底具有交替排布且邻接设置的多个第一区域和多个第二区域。

参照图5所示，在本示例实施方式中，半导体衬底1可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，所述半导体衬底1为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。

在半导体衬底1内形成有多个阵列排布的有源区2。半导体衬底1内形成若干个平行间隔排布的字线3，字线3的延伸方向与有源区2的延伸方向相交在小于90度角度。

在本示例实施方式中，在半导体衬底1内形成有多个浅沟槽隔离结构4，浅沟槽隔离结构4可以通过在半导体衬底1内形成沟槽后，再在沟槽内填充隔离材料层而形成。浅沟槽隔离结构4的材料可以包括氮化硅或氧化硅等等。浅沟槽隔离结构4的截面形状可以根据实际需要进行设定。浅沟槽隔离结构4可以在半导体衬底1上隔离出的若干个有源区2。

在半导体衬底1内形成若干个平行间隔排布的字线3包括如下步骤：

在半导体衬底1内形成字线沟槽31，字线沟槽31定义出字线3的位置及形状；具体的，可以采用光刻刻蚀工艺于半导体衬底1内形成字线沟槽31。

在字线沟槽31内形成栅间介质层32，栅间介质层32覆盖字线沟槽31的侧壁及底部；具体的，栅间介质层32覆盖字线沟槽31下部侧壁及底部；栅间介质层32的材料可以包括但不仅限于氧化硅及氮化硅中的至少一种；可以采用原子层沉积工艺(Atomic LayerDeposition)、等离子蒸汽沉积工艺(Chemical Vapor Deposition)或快速热氧化工艺(Rapid Thermal Oxidation)形成栅间介质层32。

在字线沟槽31内形成第一导电层33及第二导电层34，第一导电层33覆盖栅间介质层32的侧壁及栅间介质层32的底部，第二导电层34填满第一导电层33内侧的间隙，第一导电层33及第二导电层34的上表面均低于半导体衬底1的上表面，且第二导电层34的上表面高于第一导电层33的上表面；第一导电层33的材料可以包括As或B掺杂的硅、P或As掺杂的锗、W、Ti、TiN及Ru中的任一种，第二导电层34的材料可以包括W、Ti、Ni、Al及Pt中的任意一种，且第一导电层33与第二导电层34的材料不同；第一导电层33与第二导电层34可以采用原子层沉积工艺或等离子体蒸汽沉积工艺形成。

在字线沟槽31内形成填充绝缘层35，填充绝缘层35覆盖第一导电层33的上表面及第二导电层34的上表面，且填满字线沟槽31；填充绝缘层35的材料可以包括氧化物(譬如，氧化硅、氧化铝或氧化铪等等)、氮化硅及氮氧化硅等在内的任何合适的绝缘材料。

最后，刻蚀去除部分有源区2及部分浅沟槽隔离结构4以形成位线接触沟槽12。

半导体衬底具有交替排布且邻接设置的多个第一区域151和多个第二区域152，在第一区域151内后续能够形成介质孔，在第二区域152内后续能够形成电容接触孔。在本示例实施方式中，第一区域151和第二区域152可以为长方形。当然，在本发明的其他示例实施方式中，第一区域151和第二区域152也可以为弯曲的条形。

步骤S20，在所述半导体衬底之上形成层叠结构，所述层叠结构与所述第一区域和所述第二区域相交。

在本示例实施方式中，在半导体衬底1之上沉积形成多晶硅材料层，多晶硅材料层优选为掺杂多晶硅，以增加其导电性能。在多晶硅材料层的远离半导体衬底1的一侧沉积形成第一导体材料层；第一导体材料层的材质可以是氮化钛或硅化钨。在第一导体材料层的远离半导体衬底1的一侧沉积形成第二导体材料层；第二导体材料层的材质可以包括但不仅限于钨。在第二导体材料层的远离半导体衬底1的一侧沉积形成顶层介质材料层；顶层介质材料层的材质可以包括但不仅限于氮化硅。在顶层介质材料层的远离半导体衬底1的一侧沉积形成保护材料层，保护材料层的材质可以但不仅限于二氧化硅。

参照图6和图7所示，对保护材料层、顶层介质材料层、第二导体材料层、第一导体材料层和多晶硅材料层进行刻蚀，保留位线接触沟槽12处的保护材料层、顶层介质材料层、第二导体材料层、第一导体材料层和多晶硅材料层以对应形成保护层6、顶层介质层54、第二导体层53、第一导体层52以及多晶硅层51，顶层介质层54、第二导体层53、第一导体层52以及多晶硅层51形成层叠结构5。参照图7所示，层叠结构5与第一区域151和第二区域152垂直相交。当然，在本发明的其他示例实施方式中，层叠结构5与第一区域151和第二区域152可以相交呈锐角。

步骤S30，在所述层叠结构表面形成侧墙结构，所述侧墙结构与所述层叠结构组成位线。

在本示例实施方式中，参照图8所示，在半导体衬底1之上通过原子层沉积(Atomiclayer deposition，ALD)技术形成第一侧墙材料层7，第一侧墙材料层7的材质可以是氮化硅。第一侧墙材料层7的高度高于保护层6的高度，使第一侧墙材料层7将保护层6、顶层介质层54、第二导体层53、第一导体层52以及多晶硅层51完全覆盖。

参照图9所示，然后，对第一侧墙材料层7进行刻蚀以形成第一侧墙71，第一侧墙71仍将半导体衬底1、保护层6、顶层介质层54、第二导体层53、第一导体层52以及多晶硅层51完全覆盖且覆盖的厚度基本相同，第一侧墙71的厚度大于等于6nm且小于等于10nm，使得在相邻层叠结构5之间形成一个凹槽。第一侧墙71可以起到对半导体衬底1的保护作用，在后续的刻蚀过程中，可以避免对半导体衬底1造成损伤。

在本示例实施方式中，参照图10所示，所述制备方法还可以包括：在第一侧墙71的远离半导体衬底1的一侧通过原子层沉积技术形成第二侧墙材料层9，第二侧墙材料层9的材质可以是氮氧化硅。第二侧墙材料层9的高度大于第一侧墙71的最高处的高度，即第二侧墙材料层9将第一侧墙71完全覆盖。

参照图11所示，然后，对第二侧墙材料层9进行刻蚀以形成第二侧墙91，第二侧墙91仍将第一侧墙71完全覆盖且覆盖的厚度基本相同，第二侧墙91的厚度大于等于6nm且小于等于10nm，使得在相邻层叠结构5之间还形成一个凹槽。第二侧墙91可以起到对半导体衬底1的保护作用，在后续的刻蚀过程中，可以避免对半导体衬底1造成损伤。

需要说明的是，第一侧墙71和第二侧墙91的制备过程不限于上述说明，例如，可以直接沉积形成要求厚度的第一侧墙71，不必进行刻蚀这一步骤；然后在第一侧墙71的远离半导体衬底1的一侧沉积形成要求厚度的第二侧墙91，也不必进行刻蚀这一步骤。

层叠结构5、第一侧墙71和第二侧墙91形成位线8，当然位线8与第一区域151以及第二区域151也是垂直相交的。

本示例实施方式中的侧墙结构包括第一侧墙71和第二侧墙91。在本发明的其他示例实施方式中，侧墙结构可以仅包括一层侧墙，也可以包括三层或更多层侧墙。

步骤S40，填充牺牲层，所述牺牲层的高度大于或等于所述位线的高度。

在本示例实施方式中，参照图12所示，在上述第二侧墙91形成的凹槽内填充牺牲层16，牺牲层16的材质和保护层的材质相同，均是氧化硅。且牺牲层16的高度可以大于凹槽的深度，即牺牲层16将第二侧墙91完全覆盖。

当然，在本发明的其他示例实施方式中，牺牲层16的高度可以与第二侧墙91的最高处的高度相同，即牺牲层16没有覆盖位线的上表面。

步骤S50，对所述第一区域的所述侧墙结构进行刻蚀，以使所述层叠结构与侧墙结构形成中间高于两侧的台阶状。

在本示例实施方式中，参照图13所示，由于牺牲层16的高度大于第二侧墙91的最高处的高度，因此，首先需要对牺牲层16进行平坦化处理，平坦化处理可以是通过化学机械研磨机进行研磨，使保护层6的远离半导体衬底1的一侧的第二侧墙91裸露，即使第二侧墙91的上表面裸露。当然，在本发明的其他示例实施方式中，在牺牲层16的高度与第二侧墙91的最高处的高度相同的情况下，就可以不进行该步骤。

然后，在牺牲层16上形成掩模层(图中未示出)，掩模层在半导体衬底1上的正投影与第二区域152重合，掩模层对第二区域152的牺牲层16和位线8进行保护，避免被刻蚀掉。

参照图14所示，以掩模层为掩模对第一区域151的第一侧墙71和第二侧墙91进行刻蚀，直至保护层6的上表面裸露。

参照图15所示，再以保护层6为掩模，选择对第一侧墙71(氮化硅)的刻蚀速率大于对第二侧墙91(氮氧化硅)和牺牲层16(氧化硅)的刻蚀速率的刻蚀工艺，对第一侧墙71进行刻蚀，在此刻蚀过程保护层6(氧化硅)会对层叠结构5的顶层介质层54(氮化硅)进行保护，刻蚀至第一侧墙71的高度低于层叠结构5的高度；第一侧墙71与层叠结构5的高度差H1为大于等于30nm且小于等于50nm。

参照图16和图17所示，再选择对牺牲层16的刻蚀速率大于对第二侧墙91的刻蚀速率，且对第二侧墙91的刻蚀速率大于对第一侧墙的刻蚀速率的干法刻蚀工艺，对第二侧墙91、保护层以及牺牲层16进行刻蚀，使第二侧墙91的高度低于第一侧墙的高度，第一侧墙71与第二侧墙91的高度差H2为大于等于30nm且小于等于50nm，使位线8形成中间高于两侧的台阶状，即中间的层叠结构5最高，第二侧墙91最低，第一侧墙71的高度位于层叠结构5和第二侧墙91之间；由于对氧化硅的刻蚀速率最大，同时会去除第一区域151的保护层6以及牺牲层16形成介质孔。

当然，在侧墙层数为三层或更多层的情况下，距离层叠结构5越远其高度越低。

其次，参照图18所示，在介质孔10内沉积形成介质层11，介质层11的材质可以是氮化硅。由于相邻两个位线8之间的间隙形成上大下小的结构，在介质孔10内形成介质层11时在靠近半导体衬底1一侧不容易形成空隙13，空隙13可能会形成在远离半导体衬底1一侧的介质层11内。

步骤S70，对所述介质层和所述位线进行平坦化处理，以去除远离所述半导体衬底一侧的部分所述介质层和部分所述层叠结构。

在本示例实施方式中，参照图19所示，可以通过化学机械研磨机对介质层11和位线8进行研磨，以去除部分介质层11和部分顶层介质层54，而没有去除第一侧墙71和第二侧墙91，使位线8任然保留中间高于两侧壁的台阶状。即使在第一侧墙71和第二侧墙91的上表面由于聚合物或收缩比的不同形成一层薄薄的分界层，层叠结构也会形成阻挡，避免绝缘性能下降。去除的厚度大约为40nm，使保留的介质层11和位线8的高度大约为300nm。当然，在本发明的其他示例实施方式中，也可以去除部分第一侧墙71，使第一侧墙71的高度与顶层介质层54的高度以及介质层11的高度相同，即使在第一侧墙71和第二侧墙91的上表面由于合物或收缩比的不同形成一层薄薄的分界层，第一侧墙71上的分界层会被去除，层叠结构和第一侧墙71也会形成第二侧墙91的阻挡，避免绝缘性能下降。

最后，制备方法还可以包括刻蚀去除第二区域152的牺牲层16形成电容接触孔；在电容接触孔内形成电容接触插塞。

层叠结构5的侧壁的第一侧墙71的高度低于层叠结构5的高度，第二侧墙91的高度低于第一侧墙71的高度，且层叠结构5与第一侧墙71和第二侧墙91形成位线8，使位线8形成中间高于两侧的台阶状，此时相邻两个位线8之间靠近半导体衬底1一侧的间距A大于远离半导体衬底1一侧的间距B，使相邻两个位线8之间的间隙形成上大下小的结构，在介质孔10内形成介质层11时在靠近半导体衬底1一侧不容易形成空隙13，空隙13可能会形成在远离半导体衬底1一侧的介质层11内。然后去除部分介质层11和位线8的部分顶层介质层54，同时会去除相邻两个位线8之间的空隙13，从而不会出现电容接触孔短路。

而且后续重新填充的介质层11与顶层介质层54表面之间会因为聚合物或收缩比的不同形成一层薄薄的分界层14，但是，该分界层14在去除部分介质层11和部分位线8时会被去除，因此，不会导致绝缘性能下降，同时也不会加大形成寄生电容的风险。

进一步的，本示例实施方式还提供了一种半导体器件，该半导体器件通过上述半导体器件的制备方法制备形成，参照图19所示，该半导体器件可以包括半导体衬底1、层叠结构5、侧墙结构以及介质层11。半导体衬底1具有交替排布且邻接设置的多个第一区域151和多个第二区域152；层叠结构5设于半导体衬底1之上，且与所述第一区域151和所述第二区域152相交；侧墙结构设于所述层叠结构5的侧壁，位于所述第一区域151的所述层叠结构5与所述侧墙结构设置为中间高于两侧的台阶状，所述层叠结构5与所述侧墙结构形成位线8；介质层11设于所述半导体衬底1之上，且位于所述位线8之间的所述第一区域151，所述介质层11与所述位线8连接形成多个电容接触孔。

在本示例实施方式中，层叠结构5可以包括多晶硅层51、第一导体层52、第二导体层53和顶层介质层54；多晶硅层51设于半导体衬底1之上；第一导体层52设于所多晶硅层51的远离半导体衬底1的一侧；第二导体层53设于第一导体层52的远离半导体衬底1的一侧；顶层介质层54设于第二导体层53的远离半导体衬底1的一侧。

在本示例实施方式中，侧墙结构可以包括第一侧墙71以及第二侧墙91；第一侧墙71设于层叠结构5的侧壁，第一侧墙71的高度小于层叠结构5的高度；第二侧墙91设于第一侧墙91的侧壁，第二侧墙91的高度小于第一侧墙71的高度。

在本示例实施方式中，半导体器件还包括电容接触插塞(图中未示出)，电容接触插塞设于电容接触孔内。

与现有技术相比，本发明示例实施方式提供的半导体器件的有益效果与上述示例实施方式提供的半导体器件的制备方法的有益效果相同，在此不做赘述。

进一步的，本示例实施方式还提供了一种存储装置，该存储装置可以包括上述任意一项的半导体器件。半导体器件的具体结构上述已经进行详细说明，因此，此处不再赘述。存储装置还可以包括与电容接触插塞连接的电容等等。

与现有技术相比，本发明示例实施方式提供的存储装置的有益效果与上述示例实施方式提供的半导体器件的有益效果相同，在此不做赘述。

上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组件、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。

本说明书中使用“约”“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”“大约”“大致”“大概”的含义。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

本说明书中，用语“一个”、“一”、“该”和“所述”用以表示存在一个或多个要素/组成部分/等；用语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

应可理解的是，本发明不将其应用限制到本说明书提出的部件的详细结构和布置方式。本发明能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本发明的范围内。应可理解的是，本说明书公开和限定的本发明延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本发明的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本发明的最佳方式，并且将使本领域技术人员能够利用本发明。

Claims (12)

1.一种半导体器件的制备方法，其特征在于，包括：

提供一半导体衬底，所述半导体衬底具有交替排布且邻接设置的多个第一区域和多个第二区域；

在所述半导体衬底之上形成层叠结构，所述层叠结构与所述第一区域和所述第二区域相交；

在所述层叠结构表面形成侧墙结构，所述侧墙结构与所述层叠结构组成位线；

填充牺牲层，所述牺牲层的高度大于或等于所述位线的高度；

对所述第一区域的所述侧墙结构进行刻蚀，以使所述层叠结构与侧墙结构形成中间高于两侧的台阶状；

在所述第一区域的所述半导体衬底之上形成介质层，所述介质层的高度大于等于所述位线的高度；

对所述介质层和所述位线进行平坦化处理，以去除远离所述半导体衬底一侧的部分所述介质层和部分所述层叠结构。

2.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述位线包括保护层，所述保护层位于所述层叠结构的远离所述半导体衬底的一侧。

3.根据权利要求2所述的半导体器件的制备方法，其特征在于，在所述层叠结构表面形成侧墙结构，包括：

在所述层叠结构的侧壁和顶面形成第一侧墙；

在所述第一侧墙的侧壁和顶面形成第二侧墙。

4.根据权利要求3所述的半导体器件的制备方法，其特征在于，所述牺牲层的材质和所述保护层的材质相同。

5.根据权利要求4所述的半导体器件的制备方法，其特征在于，对所述第一区域的所述侧墙结构进行刻蚀，包括：

对所述牺牲层进行平坦化处理，以使所述第二侧墙的远离所述半导体衬底的一面裸露；

对所述第一侧墙和所述第二侧墙进行刻蚀，使所述保护层裸露。

6.根据权利要求5所述的半导体器件的制备方法，其特征在于，对所述第一区域的所述侧墙结构进行刻蚀，还包括：

以所述保护层为掩模，选择对所述第一侧墙的刻蚀速率大于对所述第二侧墙和所述牺牲层的刻蚀速率的刻蚀工艺，对所述第一侧墙进行刻蚀，使所述第一侧墙的高度低于所述层叠结构的高度；

选择对所述牺牲层的刻蚀速率大于对所述第二侧墙的刻蚀速率，且对所述第二侧墙的刻蚀速率大于对所述第一侧墙的刻蚀速率的刻蚀工艺，对所述第二侧墙、所述保护层以及所述牺牲层进行刻蚀，使所述第二侧墙的高度低于所述第一侧墙的高度，且去除所述第一区域的所述保护层以及所述牺牲层形成介质孔。

7.根据权利要求6所述的半导体器件的制备方法，其特征在于，所述第一侧墙与所述层叠结构的高度差为大于等于30nm且小于等于50nm；所述第一侧墙与所述第二侧墙的高度差为大于等于30nm且小于等于50nm。

8.根据权利要求6所述的半导体器件的制备方法，其特征在于，在所述介质孔内形成所述介质层后，所述制备方法还包括：

去除所述第二区域的所述牺牲层形成电容接触孔；

在所述电容接触孔内形成电容接触插塞。

9.根据权利要求1所述的半导体器件的制备方法，其特征在于，形成层叠结构，包括：

在所述半导体衬底表面形成多晶硅材料层；

在所述多晶硅材料层表面形成第一导体材料层；

在所述第一导体材料层表面形成第二导体材料层；

在所述第二导体材料层表面形成顶层介质材料层；

对所述顶层介质材料层、第二导体材料层、第一导体材料层以及多晶硅材料层进行刻蚀形成条状的所述层叠结构。

10.一种半导体器件，其特征在于，包括：

半导体衬底，具有交替排布且邻接设置的多个第一区域和多个第二区域；

层叠结构，设于所述半导体衬底之上，且与所述第一区域和所述第二区域相交；

侧墙结构，设于所述层叠结构的侧壁，位于所述第一区域的所述层叠结构与所述侧墙结构设置为中间高于两侧的台阶状，所述层叠结构与所述侧墙结构形成位线；

介质层，设于所述半导体衬底之上，且位于所述位线之间的所述第一区域，所述介质层与所述位线连接形成多个电容接触孔。

11.根据权利要求10所述的半导体器件，其特征在于，所述侧墙结构包括：

第一侧墙，设于所述层叠结构的侧壁，所述第一侧墙的高度小于所述层叠结构的高度；

第二侧墙，设于所述第一侧墙的侧壁，所述第二侧墙的高度小于所述第一侧墙的高度。

12.一种存储装置，其特征在于，包括：权利要求10或11所述的半导体器件。

Images