TWI594372B - 記憶體裝置及其製造方法 - Google Patents
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Description
本發明是有關於一種記憶體裝置。
動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)是許多電子產品的基礎元件。為了增進元件密度並提升DRAM的整體效能，業界製造商持續努力以降低DRAM的電晶體尺寸。然而，隨著裝置尺寸的縮減，DRAM的裝置效能在進階科技的應用中仍無法令人滿意。
因此，改良的記憶體裝置及其製造方法是目前所需要的。
本發明之一面向提供一種記憶體裝置。記憶體裝置包含基材及隔離結構。基材具有至少兩個記憶單元，且每一個記憶單元包含第一主動區域、第二主動區域、及閘極結構。第一主動區域及第二主動區域係交替位於基材中。閘極結構位於基材中且介於第一主動區域及第二主動區域之
間。隔離結構介於且突出自相鄰兩個記憶單元的那些第二主動區域之間。
在本發明之許多實施例中，閘極結構係多層結構，包含第一層及嵌於第一層中的第二層。
在本發明之許多實施例中，隔離結構高過第二主動區域於約5nm至約50nm之範圍中。
在本發明之許多實施例中，每一個記憶單元包含一個第一主動區域、兩個閘極結構、及兩個第二主動區域。第一主動區域介於那些閘極結構之間，且每一個閘極結構介於第一主動區域及那些第二主動區域之一者之間。
在本發明之許多實施例中，記憶體裝置包含導線，電性連接至第一主動區域。
在本發明之許多實施例中，記憶體裝置包含氧化物頂蓋，環繞隔離結構的一部分，此部分突出自相鄰兩個記憶單元的那些第二主動區域之間。
在本發明之許多實施例中，氧化物頂蓋係由二氧化矽所組成。
在本發明之許多實施例中，記憶體裝置包含接觸結構，電性連接至第二主動區域。
在本發明之許多實施例中，接觸結構位於第二主動區域之上，且接觸結構與第二主動區域之交界面位於該隔離結構之下。
在本發明之許多實施例中，接觸結構係由多晶矽所組成。
本發明之另一面向提供一種製造記憶體裝置之方法，且此方法包含以下步驟。具有至少兩個記憶單元之基材係被獲取，且每一個記憶單元包含第一主動區域、第二主動區域、及閘極結構。第一主動區域及第二主動區域係交替位於基材中。閘極結構位於基材中且介於第一主動區域及第二主動區域之間。隔離結構形成於基材中且介於相鄰兩個記憶單元的那些第二主動區域之間。相鄰兩個記憶單元的那些第二主動區域係被凹陷化以暴露隔離結構之上部的多個側壁。
在本發明之許多實施例中，形成閘極結構包含以下步驟。第一層係被形成。嵌於第一層中的第二層係被形成。
在本發明之許多實施例中，隔離結構之上部具有於約5nm至約50nm之範圍中之高度。
在本發明之許多實施例中，每一個記憶單元包含一個第一主動區域、兩個閘極結構、及兩個第二主動區域，第一主動區域介於那些閘極結構之間，且每一個閘極結構介於第一主動區域及那些第二主動區域之一者之間。
在本發明之許多實施例中，此方法更包含形成導線於第一主動區域之上。
在本發明之許多實施例中，此方法更包含形成環繞隔離結構之上部的氧化物頂蓋。
在本發明之許多實施例中，形成氧化物頂蓋包含以下步驟。氧化物層係被沉積於隔離結構之上部之上。氧化物層之一部分係被移除以暴露隔離結構之頂面及形成該氧化物頂蓋。
在本發明之許多實施例中，此方法更包含形成接觸結構於第二主動區域之上。
在本發明之許多實施例中，形成接觸結構包含以下步驟。接觸材料層係被沉積於隔離結構之上部及第二主動區域之上。接觸材料層之一部分係被移除以暴露隔離結構之頂面及形成接觸結構。
在本發明之許多實施例中，隔離結構及第二主動區域之交界面位於隔離結構之下。
透過以下說明及所附之請求項，將能使本發明之特徵、優點與實施例能更顯明易懂。
應可瞭解到前述之一般敘述及以下詳細敘述僅為範例，係意圖提供所請之本發明的進一步闡釋。
100‧‧‧記憶體裝置
110‧‧‧基材
112‧‧‧記憶單元
114‧‧‧記憶單元
122‧‧‧第一主動區域
124‧‧‧第二主動區域
130‧‧‧閘極結構
132‧‧‧第一層
134‧‧‧第二層
136‧‧‧閘極介電層
138‧‧‧介電頂蓋
140‧‧‧隔離結構
150‧‧‧導線
152‧‧‧第一介電層
154‧‧‧第二介電層
156‧‧‧覆蓋層
158‧‧‧絕緣層
160‧‧‧接觸材料層
162‧‧‧接觸結構
170‧‧‧間隔層
170’‧‧‧間隔層
200‧‧‧記憶體裝置
210‧‧‧基材
212‧‧‧記憶單元
214‧‧‧記憶單元
222‧‧‧第一主動區域
224‧‧‧第二主動區域
230‧‧‧閘極結構
232‧‧‧第一層
234‧‧‧第二層
236‧‧‧閘極介電層
238‧‧‧介電頂蓋
240‧‧‧隔離結構
250‧‧‧導線
252‧‧‧第一介電層
254‧‧‧第二介電層
256‧‧‧覆蓋層
258‧‧‧絕緣層
260‧‧‧氧化物層
262‧‧‧氧化物頂蓋
264‧‧‧氧化物壁
270‧‧‧接觸材料層
272‧‧‧接觸結構
280‧‧‧間隔層
280’‧‧‧間隔層
H1‧‧‧高度差
H2‧‧‧高度差
為使本發明之特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1A至1E圖係顯示根據本發明多個實施例之製造記憶體裝置之許多步驟的剖視圖。
第2A至2G圖係顯示根據本發明多個實施例之製造記憶體裝置之許多步驟的剖視圖。
現將對本發明之實施例進行詳細的參照敘述，其範例顯示於附隨圖式中。在所有可能之處，圖式及敘述中相同的參考標號係指示相同或相似之部分。
以下之實施例係與隨附圖式共同揭示以進行詳細敘述。為了敘述之簡明性，許多實務細節在以下敘述中闡釋。然而，應瞭解到這些實務細節並非用以限制本發明。也就是說，這些實務細節未必須為本發明實施例之一部分。此外，為了簡化圖式，一些傳統結構及元件係以概要圖顯示。
如前所述之問題，記憶體裝置之需求愈來愈具有挑戰性。例如，隨著記憶體裝置的尺寸縮減，製造時經常發生主動區域(AA)的損害，而主動區域可為源極或汲極區域。尤其，在源極/汲極區域角落的損害，亦稱為主動區域裁切(AA clipping)，是一種可能提供漏電路徑的缺陷來源。這種缺陷在現今製造過程中單元接觸分離的製程中無可避免。記憶體裝置中主動區域的缺陷會導致記憶體裝置的保存資料流失，其無可避免地衰減記憶體裝置之效能。
本發明提供一種記憶體裝置及其製造方法。本發明之記憶體裝置採用高於第二主動區域的隔離結構。因此，主動區域裁切所造成的缺陷可被減少，並因此改進記憶體裝置之效能。
第1A至1E圖係顯示根據本發明多個實施例之製造記憶體裝置100之許多步驟的剖視圖。
參閱第1A圖，首先獲取具有兩個記憶單元112及114的基材110以製造記憶體裝置100。每一個記憶單元112及
114包含第一主動區域122、第二主動區域124、及閘極結構130。第一主動區域122及第二主動區域124係交替地形成於基材110中，且閘極結構130係形成於基材110中且介於第一主動區域122及第二主動區域124之間。隔離結構140係形成於基材110中，且介於並突出自相鄰兩記憶單元112及114的那些第二主動區域124之間。導線150係形成於第一主動區域122之上且與第一主動區域122電性連接。
基材110可為矽基材、矽/鍺(SiGe)基材、磊晶基材、絕緣層覆矽(SOI)基材等。
第一主動區域122及第二主動區域124可由摻雜所形成，例如n-摻雜或p-摻雜以符合實際需求。第一主動區域122及第二主動區域124可分別做為記憶體裝置之源極及汲極，反之亦然。第一主動區域122及第二主動區域124可在閘極結構130之前或之後形成。
閘極結構130可為單層結構或多層結構。例如，閘極結構130包含第一層132及嵌於第一層132中的第二層134，如第1A圖所示。閘極結構130的第一層132及第二層134可獨立由鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、釕(Ru)、氮化鉬(MoN)、TaN/TiN、WN/TiN、摻雜砷(As)的多晶矽、鉭(Ta)、鋁(Al)、鈦(Ti)、氮化鋯(ZrN)、或其組合所組成。在一些實施例中，第一層132由氮化鈦所組成，且第二層134由鎢所組成。
值得注意的是閘極結構130係位於基材110中，因此上述實施例中之記憶體裝置100可被稱為凹進存取裝置
(RAD)。當將偏壓加諸於閘極結構130時，通道可形成於基材110中並圍繞著閘極結構130。電流可經由通道而流通於第一主動區域122及第二主動區域124之間。
在一些實施例中，閘極結構130可由形成溝道(未顯示)於基材110中而形成。接著，閘極結構130的第一層132及第二層134可透過沉積於溝道的底部而形成。溝道的未填充部分可被填充介電材料以形成介電頂蓋138於閘極結構130之上，如第1A圖所示。介電頂蓋138的介電材料可為氧化物或氮化物。
記憶體裝置100可採用如第1A圖所示之雙閘極系統，其記憶體裝置100之記憶單元112或114包含兩個閘極結構130、一個第一主動區域122、及兩個第二主動區域124。隔離結構140係位於兩相鄰記憶單元112及114之間。第一主動區域122介於那些閘極結構130之間，且第二主動區域124介於那些閘極結構130及隔離結構140之間。
在一些實施例中，閘極介電層136係形成於閘極結構130及第一主動區域122之間，亦形成於閘極結構130及第二主動區域124之間。閘極介電層136可由在形成閘極結構130之前進行沉積而形成。沉積過程之範例包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、及其組合。閘極介電層136之材料可為任何合適的介電材料，如氧化物或氮化物。
隔離結構140可為淺溝渠隔離(STI)結構。隔離結構140係位於基材中且介於兩相鄰記憶單元112及114之間以提供電性隔離。隔離結構140之形成可透過先形成淺溝渠(未顯示)
於基材100中，再接著填充隔離材質至淺溝渠中。在一些實施例中，隔離結構140係由介電材料所組成，例如氧化矽、氮氧化矽、及其類似者。
導線150可為數位線。在一些實施例中，導線150包含多晶矽堆疊及一或多個金屬層於多晶矽之上。一或多個金屬層之材料可由鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、釕(Ru)、氮化鉬(MoN)、TaN/TiN、WN/TiN、摻雜砷(As)的多晶矽、鉭(Ta)、鋁(Al)、鈦(Ti)、氮化鋯(ZrN)、或其組合所組成。介電頂蓋可選擇性地形成於一或多個金屬層之頂部上。介電頂蓋之材質可為氧化物或氮化物。
在一些實施例中，第一介電層152及第二介電層154係位於導線150周圍，如第1A圖所示。第一介電層152及第二介電層154可獨立由氧化物、氮化物、或其組合所組成。在一些實施例中，第一介電層152由氮化物所組成，而第二介電層154由氧化物所組成。
覆蓋層156係形成於第二介電層154之上，且絕緣層158可形成於第二介電層154及覆蓋層156之多個側壁上。在一些實施例中，覆蓋層156由氧化物所組成，而絕緣層158由氮化物所組成。
接著在第1B圖中，兩相鄰記憶單元112及114的那些第二主動區域124係被凹陷化以暴露出隔離結構140上部的多個側壁。因此，隔離結構140係突出自兩相鄰記憶單元112及114的那些第二主動區域124之間。也就是說，隔離結構140高於第二主動區域124。
第二主動區域124可透過選擇性蝕刻過程進行凹陷化，其係移除部分之第二主動區域124以使第二主動區域124及隔離結構140之間產生高度差H1。在第二主動區域124及隔離結構140上的選擇性蝕刻過程導致兩種不同種類材質之間的高度差異。例如，在第二主動區域124之材質為矽，而隔離結構140之材質為二氧化矽。高度差H1是隔離結構140上部之高度。在一些實施例中，隔離結構140之頂面及那些第二主動區域124之頂面所具有的高度差在約5nm至約50nm之範圍中。
值得注意的是，隔離結構140之頂面及那些第二主動區域124之頂面是平坦的，如第1B圖所示。然而，隔離結構之頂面及那些第二主動區域之頂面可根據實際需求而為彎曲的或不規則的。
第1C至1E圖顯示根據本發明多個實施例之形成接觸結構的過程。
參閱第1C圖，接觸材料層160係位於隔離結構140的上部及第二主動區域124之上。接觸材料層160可由任何適合沉積過程所形成，如上述所示例。在一些實施例中，接觸材料層160是由多晶矽所組成。
接著在第1D圖中，間隔層170係沉積於接觸材料層160之上。在一些實施例中，間隔層170係共形地形成於接觸材料層160之頂面、絕緣層158之多個側壁、及覆蓋層156之頂面上。間隔層170可由上述所示例的任何合適沉積方法所形成。在一些實施例中，間隔層170由氮化物所組成。
參閱第1E圖，接觸材料層160及間隔層170係被移除以暴露隔離結構140之頂面。因此，一些接觸結構162係形成於記憶單元112及114的那些第二主動區域124之上，且一些間隔層170’係形成於那些接觸結構162之上。部分之接觸材料層160及間隔層170可透過蝕刻過程而被移除，例如乾式蝕刻及濕式蝕刻。
值得注意的是，隔離結構140之頂面及接觸結構162之底面的高度不同。第二主動區域124及接觸結構162之交界面係位於隔離結構140之下。尤其，隔離結構140之頂面高於接觸結構162之底面，其高度差同於第二主動區域124及隔離結構140之間的高度差H1，且在約5nm至約50nm之範圍中。在一些實施例中，接觸結構162之底面為接觸結構162及第二主動區域124之交界面。
根據本發明多個實施例所形成之記憶體裝置100包含基材110及隔離結構140。基材110包含記憶單元112及114，且每一個記憶單元112或114包含第一主動區域122、第二主動區域124、閘極結構130、閘極介電層136、介電頂蓋138、導線150、第一介電層152、第二介電層154、覆蓋層156、絕緣層158、接觸結構162、及間隔層170’。第一主動區域122及第二主動區域124係交替位於基材110中。閘極結構130位於基材110中且介於第一主動區域122及第二主動區域124之間。每一個閘極結構130包含第一層132及嵌於第一層132中的第二層134。導線150係位於第一主動區域122之上且與之電性連接。第一介電層152及第二介電層154係位於導線150周
圍。覆蓋層156位於第二介電層154之上，而絕緣層158位於第二介電層154及覆蓋層156之多個側壁上。接觸結構162係位於記憶單元112及114之那些第二主動區域124之上且與之電性連接，而間隔層170’位於接觸結構162之上。隔離結構140位於基材110中，且介於兩相鄰記憶單元112及114之間。尤其，隔離結構140介於且突出自兩記憶單元112及114的那些第二主動區域124之間。
本發明之記憶體裝置的製造方法在形成接觸結構之前對第二主動區域採用額外的凹陷化步驟。因此，隔離結構高於第二主動區域，且第二主動區域與接觸結構之交界面在隔離結構之下。此外，在沉積接觸材料層之後，接觸材料層與第二主動區域之交界面低於隔離結構之頂面。較高的隔離結構可在分離接觸材料層以形成接觸結構時減少過度蝕刻過程。本發明之記憶體裝置的製造方法能輕易分離接觸材料層，而不損害主動區域之角落，亦稱為主動區域(AA)角落。因此，因為主動區域裁切(AA clipping)損害主動區域角落所造成的缺陷能減少，而使漏電路徑的產生機會較少。藉由在接觸材料層沉積之前的額外凹陷化過程，能以極小成本的凹陷化過程，例如選擇性蝕刻，使資料保留大幅改善。因此，記憶體裝置之效能獲得提升。
第2A至2G圖顯示根據本發明多個實施例之製造記憶體裝置200之許多階段的剖視圖。
參閱第2A圖，首先獲取具有兩個記憶單元212及214的基材210以製造記憶體裝置200。每一個記憶單元212及
214包含第一主動區域222、第二主動區域224、及閘極結構230。第一主動區域222及第二主動區域224係交替地形成於基材210中，且閘極結構230係形成於基材210中且介於第一主動區域222及第二主動區域224之間。隔離結構240係形成於基材210中，且介於並突出自相鄰兩記憶單元212及214的那些第二主動區域224之間。導線250係形成於第一主動區域222之上且與之電性連接。
第一主動區域222及第二主動區域224可分別作為記憶體裝置之源極及汲極，反之亦然，且可為n-摻雜或p-摻雜以符合實際需求。
閘極結構230可為單層結構或多層結構。如第2A圖所示，閘極結構230包含第一層232及嵌於第一層232中的第二層234。第一層232及第二層234的材質範例可參閱第1A圖的第一層132及第二層134所示例者。在一些實施例中，第一層232由氮化鈦所組成，且第二層234由鎢所組成。
在一些實施例中，閘極結構230可由形成溝道(未顯示)於基材210中而形成。接著，閘極結構230的第一層232及第二層234可透過沉積於溝道的底部而形成。溝道的未填充部分可被填充介電材料以形成介電頂蓋238於閘極結構230之上，如第2A圖所示。在一些實施例中，閘極介電層236可形成於閘極結構230及第一主動區域222之間、其形成於閘極結構230及第二主動區域224之間。閘極介電層236可由任何合適之介電材質所組成，例如氧化物或氮化物。
隔離結構240可為淺溝渠隔離(STI)結構。隔離結構240係位於基材210中且介於兩相鄰記憶單元212及214之間以提供電性隔離。
導線250可為數位線。在一些實施例中，導線250包含多晶矽堆疊及一或多個金屬層於多晶矽之上。介電頂蓋可選擇性地形成於一或多個金屬層之頂部上。介電頂蓋之材質可為氧化物或氮化物。
在一些實施例中，第一介電層252及第二介電層254係位於導線250周圍，如第2A圖所示。第一介電層252及第二介電層254之材質範例可參閱第1A圖的第一介電層152及第二介電層154所示例者。在一些實施例中，第一介電層252由氮化物所組成，而第二介電層254由氧化物所組成。
覆蓋層256係形成於第二介電層254之上，且絕緣層258可形成於第二介電層254及覆蓋層256之多個側壁上。在一些實施例中，覆蓋層256由氧化物所組成，而絕緣層258由氮化物所組成。
諸如每一元件之材質、形成方式、及功能等其他特徵可參閱第1A圖之對應元件所示例者。
接著在第2B圖中，兩相鄰記憶單元212及214的那些第二主動區域224係被凹陷化以暴露出隔離結構240上部的多個側壁。因此，隔離結構240係突出自兩相鄰記憶單元212及214的那些第二主動區域224之間。也就是說，隔離結構240高於第二主動區域224。
第二主動區域224可透過選擇性蝕刻過程進行凹陷化，其係移除部分之第二主動區域224以使第二主動區域224及隔離結構240之間產生高度差H2。高度差H2是隔離結構240上部之高度。在一些實施例中，隔離結構240之頂面及那些第二主動區域224之頂面所具有的高度差在約5nm至約50nm之範圍中。
值得注意的是，隔離結構240之頂面及那些第二主動區域224之頂面是平坦的，如第2B圖所示。然而，隔離結構之頂面及那些第二主動區域之頂面可根據實際需求而為彎曲的或不規則的。
參閱第2C圖，氧化物層260係沉積於隔離結構240頂面之上。氧化物層260可共形地形成於那些第二主動區域224之頂面、絕緣層258之側壁、及覆蓋層256之頂面上。氧化物層260可由上述所示例的任何合適沉積方法所形成。氧化物層260之材質可與隔離結構240之材質相同。在一些實施例中，氧化物層260由氧化矽所組成。
接著在第2D圖中，氧化物層260之一部分被移除以暴露隔離結構240之頂面、形成氧化物頂蓋262、並在絕緣層258之側壁上留下氧化物壁264。經形成之氧化物頂蓋262圍繞著隔離結構240之上部。部分之氧化物層260可由任何合適的過程進行移除，例如乾式蝕刻。
如第2C至2D圖所示過程而形成之氧化物頂蓋262會於隨後過程中在隔離結構240之頂部上增加側向厚度及擴大觸地面積以形成接觸結構，其中藉由氧化物頂蓋262所擴大
的隔離結構240頂部會減少主動區域(AA)角落、甚至接觸結構272的側邊及底邊被過度蝕刻的可能性。因此，主動區域裁切對於主動區域角落的損害能減少，而達成記憶體裝置200更佳的資料保存。
第2E至2G圖顯示根據本發明多個實施例之形成接觸結構的過程。
參閱第2E圖，接觸材料層270係位於隔離結構240的上部及那些第二主動區域224之上。接觸材料層270可由如上述所示例之任何合適之沉積方法所形成。在一些實施例中，接觸材料層270由多晶矽所組成。
接著在第2F圖中，間隔層280係沉積於接觸材料層270之上。在一些實施例中，間隔層280係共形地形成於接觸材料層270之頂面、氧化物壁264之多個側壁、及覆蓋層256之頂面上。間隔層280可由上述所示例的任何合適沉積方法所形成。在一些實施例中，間隔層280由氮化物所組成，例如氮化矽(SiN)。
參閱第2G圖，部分之接觸材料層270及間隔層280係被移除以暴露隔離結構240之頂面。因此，接觸結構272係形成於記憶單元212及214的那些第二主動區域224之上。部分之接觸材料層270及間隔層280係以蝕刻過程進行移除，例如乾式蝕刻及濕式蝕刻。
隔離結構240之頂面及那些接觸結構272之底面具有不同高度。第二主動區域224及接觸結構272之交界面在接觸結構240之下。尤其，隔離結構240之頂面高於那些接觸結構
272之底面，此高度差同於那些第二主動區域224及隔離結構240之高度差H2，且位於5nm至25nm之範圍中。在一些實施例中，那些接觸結構272之底面為那些接觸結構272及第二主動區域224之交界面。
根據本發明多個實施例所形成之記憶體裝置200包含基材210、隔離結構240、及氧化物頂蓋262。基材210包含記憶單元212及214，且每一個記憶單元212或214包含第一主動區域222、一些第二主動區域224、一些閘極結構230、閘極介電層236、介電頂蓋238、導線250、第一介電層252、第二介電層254、覆蓋層256、絕緣層258、一些接觸結構272、及一些間隔層280’。第一主動區域222及那些第二主動區域224係交替位於基材210中。那些閘極結構230係形成於基材210中且介於第一主動區域222及那些第二主動區域224之間。每一個閘極結構230包含第一層232及嵌於第一層232中的第二層234。導線250係位於第一主動區域222之上且與第一主動區域122電性連接。第一介電層252及第二介電層254係位於導線250周圍。覆蓋層256位於第二介電層254之上，而絕緣層258位於第二介電層254及覆蓋層256之多個側壁上。那些接觸結構272係位於記憶單元212及214之那些第二主動區域224之上且與之電性連接，而那些間隔層280’位於那些接觸結構272之上。隔離結構240位於基材210中，且介於兩相鄰記憶單元212及214之間。尤其，隔離結構240介於且突出自兩記憶單元212及214的那些第二主動區域224之間。氧化物頂蓋262圍繞隔離結構240之上部。
第2A至2G圖及第1A至1E圖的實施例差異在於記憶體裝置200更包含了圍繞著隔離結構240之一部分的氧化物頂蓋262，而此部分係突出自兩記憶單元212及214的那些第二主動區域224之間。此差異並不影響實施例中其他元件之功能或步驟。因此，記憶體裝置200及其製造方法與第1A至1E圖所示之記憶體裝置100具有相同的功能與優勢。此外，除了可輕易分離接觸材料層而不損害主動區域之角落，第2A至2G圖所示之製造記憶體裝置的方法由於隔離結構240具有擴大的頂部，而對於接觸材料層的誤觸(mis-landing)具有較高容忍度。
上述之本發明實施例優於現存記憶體裝置及製程，這些優勢總結如下。本發明之記憶體裝置的製造方法在形成接觸結構前對第二主動區域採用額外的凹陷化步驟。因此，所形成記憶體裝置的隔離結構高於第二主動區域，且第二主動區域與接觸結構的交界面在隔離結構之下。故諸如主動區域裁切等問題可減低。此外，圍繞隔離結構的氧化物頂蓋係透過額外的沉積及蝕刻過程所形成，以擴大蝕刻窗以形成接觸結構，而主動區域裁切的問題可更進一步減低。因此，記憶體裝置的資料保留效能會被提升。
值得注意的是記憶體裝置製造方法的前述操作順序僅為範例，而非用以限制，且在不脫離本發明之精神及範圍下可進行許多改變、替換、與更動。
雖然本發明已進行相當細節之描述而參照特定實施例，其他實施例亦可能產生。因此，隨附請求項之精神及範圍不限於在此所含實施例之敘述。
任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可對本發明之結構做多種更動與潤飾。根據前述，本發明包含這些更動與潤飾，只要本發明之更動與潤飾落入下列請求項之範圍中。
100‧‧‧記憶體裝置
110‧‧‧基材
112‧‧‧記憶單元
114‧‧‧記憶單元
122‧‧‧第一主動區域
124‧‧‧第二主動區域
130‧‧‧閘極結構
132‧‧‧第一層
134‧‧‧第二層
136‧‧‧閘極介電層
138‧‧‧介電頂蓋
140‧‧‧隔離結構
150‧‧‧導線
152‧‧‧第一介電層
154‧‧‧第二介電層
156‧‧‧覆蓋層
158‧‧‧絕緣層
162‧‧‧接觸結構
170’‧‧‧間隔層
H1‧‧‧高度差
Claims (20)
- 一種記憶體裝置，包含：一基材，具有至少兩個記憶單元，每一個該記憶單元包含：一第一主動區域及一第二主動區域，交替位於該基材中；一閘極結構，位於該基材中且介於該第一主動區域及該第二主動區域之間；以及一隔離結構介於且突出自相鄰兩個該記憶單元的該些第二主動區域之間。
- 如申請專利範圍第1項所述之記憶體裝置，其中該閘極結構係一多層結構，包含：一第一層；以及一第二層，嵌於該第一層中。
- 如申請專利範圍第1項所述之記憶體裝置，其中該隔離結構高過該第二主動區域於約5nm至約50nm之一範圍中。
- 如申請專利範圍第1項所述之記憶體裝置，其中每一個該記憶單元包含一個該第一主動區域、兩個該些閘極結構、及兩個該些第二主動區域，該第一主動區域介於該些閘極結構之間，且每一個該閘極結構介於該第一主動區域及該些第二主動區域之一者之間。
- 如申請專利範圍第1項所述之記憶體裝置，更包含一導線，電性連接至該第一主動區域。
- 如申請專利範圍第1項所述之記憶體裝置，更包含一氧化物頂蓋，環繞該隔離結構的一部分，該部分突出自相鄰兩個該記憶單元的該些第二主動區域之間。
- 如申請專利範圍第6項所述之記憶體裝置，其中該氧化物頂蓋係由二氧化矽所組成。
- 如申請專利範圍第1項所述之記憶體裝置，更包含一接觸結構，電性連接至該第二主動區域。
- 如申請專利範圍第8項所述之記憶體裝置，其中該接觸結構位於該第二主動區域之上，且該接觸結構及該第二主動區域之一交界面位於該隔離結構之下。
- 如申請專利範圍第8項所述之記憶體裝置，其中該接觸結構係由多晶矽所組成。
- 一種製造記憶體裝置之方法，該方法包含：獲取具有至少兩個記憶單元之一基材，每一個該記憶單元包含： 一第一主動區域及一第二主動區域，交替位於該基材中；以及一閘極結構，位於該基材中且介於該第一主動區域及該第二主動區域之間；形成一隔離結構於該基材中且介於相鄰兩個該記憶單元的該些第二主動區域之間；以及凹陷化相鄰兩個該記憶單元的該些第二主動區域以暴露該隔離結構之一上部的多個側壁。
- 如申請專利範圍第11項所述之方法，其中形成該閘極結構包含：形成一第一層；以及形成一嵌於該第一層中的第二層。
- 如申請專利範圍第11項所述之方法，其中該隔離結構之該上部具有於約5nm至約50nm之一範圍中之一高度。
- 如申請專利範圍第11項所述之方法，其中每一個該記憶單元包含一個該第一主動區域、兩個該些閘極結構、及兩個該些第二主動區域，該第一主動區域介於該些閘極結構之間，且每一個該閘極結構介於該第一主動區域及該些第二主動區域之一者之間。
- 如申請專利範圍第11項所述之方法，更包含形成一導線於該第一主動區域之上。
- 如申請專利範圍第11項所述之方法，更包含形成一環繞該隔離結構之該上部的氧化物頂蓋。
- 如申請專利範圍第16項所述之方法，其中形成該氧化物頂蓋包含：沉積一氧化物層於該隔離結構之該上部之上；以及移除該氧化物層之一部分以暴露該隔離結構之一頂面及形成該氧化物頂蓋。
- 如申請專利範圍第11項所述之方法，更包含形成一接觸結構於該第二主動區域之上。
- 如申請專利範圍第18項所述之方法，其中形成該接觸結構包含：沉積一接觸材料層於該隔離結構之該上部及該第二主動區域之上；以及移除該接觸材料層之一部分以暴露該隔離結構之一頂面及形成該接觸結構。
- 如申請專利範圍第18項所述之方法，其中該隔離結構及該第二主動區域之一交界面位於該隔離結構之下。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW423060B (en) * | 1998-09-18 | 2001-02-21 | Ibm | Structures and fabrication methods for planar mosfet devices |
| TW200306666A (en) * | 2002-05-08 | 2003-11-16 | Infineon Technologies Ag | Dynamic memory cell |
| US20040076050A1 (en) * | 2002-08-02 | 2004-04-22 | Taiwan Semiconductor Manufacturing Company | Flash memory cell with high programming efficiency by coupling from floating gate to sidewall |
| TW200410360A (en) * | 2002-10-22 | 2004-06-16 | Atmel Corp | A method of forming shallow trench isolation structure in a semiconductor device |
| TW200841457A (en) * | 2007-04-10 | 2008-10-16 | Nanya Technology Corp | Checkerboard deep trench dynamic random access memory array layout |
| TW201438143A (zh) * | 2013-03-27 | 2014-10-01 | Inotera Memories Inc | 記憶體單元、記憶體單元陣列及其製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7446026B2 (en) * | 2006-02-08 | 2008-11-04 | Freescale Semiconductor, Inc. | Method of forming a CMOS device with stressor source/drain regions |
| US7579248B2 (en) * | 2006-02-13 | 2009-08-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resolving pattern-loading issues of SiGe stressor |
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| CN103681449A (zh) | 2012-09-13 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 形成浅沟槽隔离区的方法 |
| US9054217B2 (en) * | 2013-09-17 | 2015-06-09 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device having an embedded source/drain |
-
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW423060B (en) * | 1998-09-18 | 2001-02-21 | Ibm | Structures and fabrication methods for planar mosfet devices |
| TW200306666A (en) * | 2002-05-08 | 2003-11-16 | Infineon Technologies Ag | Dynamic memory cell |
| US20040076050A1 (en) * | 2002-08-02 | 2004-04-22 | Taiwan Semiconductor Manufacturing Company | Flash memory cell with high programming efficiency by coupling from floating gate to sidewall |
| TW200410360A (en) * | 2002-10-22 | 2004-06-16 | Atmel Corp | A method of forming shallow trench isolation structure in a semiconductor device |
| TW200841457A (en) * | 2007-04-10 | 2008-10-16 | Nanya Technology Corp | Checkerboard deep trench dynamic random access memory array layout |
| TW201438143A (zh) * | 2013-03-27 | 2014-10-01 | Inotera Memories Inc | 記憶體單元、記憶體單元陣列及其製造方法 |
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