JP7234369B2 - 三次元メモリ装置およびその製造方法 - Google Patents

Description

本開示は、メモリ装置およびその製造方法に関し、より詳細には、三次元（３Ｄ）メモリ装置およびその製造方法に関する。

平面状のメモリセルは、プロセス技術、回路設計、プログラムアルゴリズム、および製作工程を改良することでより小さい大きさへと縮小されている。しかしながら、メモリセルの特徴寸法が下限に近付くにつれて、平面の工程および製作技術は困難になり、コストが掛かる。結果として、平面状のメモリセルについての記憶密度が上限に近付いている。

三次元（３Ｄ）メモリアーキテクチャは、平面状のメモリセルにおける密度の限界に対処することができる。３Ｄメモリアーキテクチャは、メモリ配列と、メモリ配列と行き来する信号を制御するための周辺装置とを含む。従来の３Ｄメモリアーキテクチャでは、メモリストリングが、半導体基板上の多層スタック構造を貫通する通路孔に形成される。エピタキシャル構造が、メモリストリングの通路層と半導体基板とを電気的に連結するために各々の通路孔の底に形成される。しかしながら、通路孔を形成するためのエッチング工程は、半導体基板に損傷をもたらす可能性があり、通路孔の底に形成されるエピタキシャル構造の品質に悪影響を与える。特に通路孔の密度が増える場合、エピタキシャル構造の品質を制御することは困難である。また、エピタキシャル構造に形成されるＯＮＯ構造の一部が、エピタキシャル構造を露出させるためのエッチング工程によって除去される必要があり、エッチング工程は、ＯＮＯ構造および／またはメモリストリングの通路層に損傷をもたらす可能性がある。そのため、３Ｄメモリ装置の構造および／または製造工程は、３Ｄメモリ装置の電気的性能および／または製造歩留りを向上させるために改良される必要がある。

三次元（３Ｄ）メモリ装置およびその製造方法が本開示において提供される。基板に形成される交互誘電体スタックの底部誘電層が、交互誘電体スタックを貫通する鉛直構造を形成した後で、エピタキシャル層を基板と交互誘電体スタックとの間に形成する前に除去される。鉛直構造をエピタキシャル層に形成するステップの影響が回避できる。交互誘電体スタックの底部誘電層が、エピタキシャル層上に形成される絶縁層によって置き換えられるため、エピタキシャル層と交互誘電体スタックの底部誘電層との間の境界面における失陥を低減することができる。そのため、３Ｄメモリ装置の製造歩留りおよび／または電気的性能を高めることができる。

本開示の実施形態によれば、３Ｄメモリ装置の製造方法が提供される。製造方法は以下のステップを含む。交互誘電体スタックが基板に形成される。基板の表面に対して垂直の鉛直方向に交互誘電体スタックを貫通する鉛直構造が形成される。交互誘電体スタックの底部誘電層が除去される。底部誘電層を除去するステップの後、基板と交互誘電体スタックとの間にエピタキシャル層が形成される。絶縁層がエピタキシャル層上に形成される。絶縁層はエピタキシャル層と交互誘電体スタックの誘電層との間に位置する。

一部の実施形態では、エピタキシャル層は、絶縁層を形成する前に隙間によって交互誘電体スタックから分離される。

一部の実施形態では、絶縁層は、エピタキシャル層に酸化工程を実施することで形成される。

一部の実施形態では、エピタキシャル層は、鉛直方向に対して直交する水平方向において、絶縁層と鉛直構造との間に位置する突出部を備える。

一部の実施形態では、エピタキシャル層の上面が、鉛直方向において絶縁層の底面より高い。

一部の実施形態では、製造方法は、交互誘電体スタックを形成するステップの前に基板にドープ領域を形成するステップをさらに含み、エピタキシャル層は選択エピタキシャル成長（ＳＥＧ）工程によってドープ領域に形成される。

一部の実施形態では、鉛直構造の一部が交互誘電体スタックの下方に位置し、鉛直構造は、半導体層と、半導体層を包囲する記憶層とを備える。製造方法は、エピタキシャル層を形成するステップの前に、交互誘電体スタックの下方の半導体層の一部を露出させるために記憶層の一部を除去するステップをさらに含み、エピタキシャル層は半導体層の露出された一部と連結される。

一部の実施形態では、製造方法は、交互誘電体スタックを形成するステップの前にダミー層を基板に形成するステップであって、ダミー層は鉛直方向において基板と交互誘電体スタックとの間に位置する、ステップと、エピタキシャル層を形成するステップの前にダミー層を除去するステップとをさらに含む。

一部の実施形態では、交互誘電体スタックは、鉛直方向において交互に積み重ねられた複数の誘電層と複数の犠牲層とを備える。

一部の実施形態では、製造方法は、交互誘電体スタックを貫通するスリットを形成するステップと、ダミー層を除去するステップの前で鉛直構造を形成するステップの後にダミー層の一部を露出させるステップとをさらに含む。

一部の実施形態では、製造方法は、交互導電体／誘電体スタックを形成するように、犠牲層を導電層で置き換えるステップをさらに含む。

一部の実施形態では、絶縁層を形成するステップの前に犠牲層が除去され、絶縁層を形成するステップの後に導電層が形成される。

一部の実施形態では、底部誘電層の厚さが、交互誘電体スタック内の他の誘電層の各々の厚さより小さい。

本開示の実施形態によれば、３Ｄメモリ装置が提供される。３Ｄメモリ装置は、基板と、交互導電体／誘電体スタックと、エピタキシャル層と、鉛直構造とを備える。交互導電体／誘電体スタックは基板に配置される。交互導電体／誘電体スタックは、基板の表面に対して垂直の鉛直方向において交互に積み重ねられた複数の誘電層および複数の導電層を備える。エピタキシャル層は、鉛直方向において基板と交互導電体／誘電体スタックとの間に配置される。鉛直構造は、部分的にエピタキシャル層に配置されるために、鉛直方向に交互導電体／誘電体スタックを貫通する。エピタキシャル層は、鉛直方向に対して直交する水平方向において鉛直構造と交互導電体／誘電体スタックの底部誘電層との間に配置された突出部を備える。

一部の実施形態では、交互導電体／誘電体スタックの底部誘電層は水平方向においてエピタキシャル層の突出部を包囲する。

一部の実施形態では、エピタキシャル層の上面が鉛直方向において底部誘電層の底面より高い。

一部の実施形態では、鉛直構造は、半導体層と、半導体層を包囲する記憶層とを備える。

一部の実施形態では、エピタキシャル層は鉛直構造の半導体層と接触する。

一部の実施形態では、エピタキシャル層の突出部は、鉛直構造の半導体層を包囲して半導体層に接触する。

一部の実施形態では、エピタキシャル層は基板にドープ井戸領域を備える。

本発明の他の態様が、本開示の記載、請求項、および図面に鑑みて当業者によって理解され得る。

本発明のこれらの目的および他の目的は、様々な図および図面で示されている好ましい実施形態の以下の詳細な記載を読んだ後、当業者には疑いなく明らかとなろう。

本明細書に組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を作らせて使用させることができるように、さらに供する。

本開示の第１の実施形態による３Ｄメモリ装置の製造方法の流れ図である。 本開示の第１の実施形態による３Ｄメモリ装置の製造方法を示す概略図である。 本開示の第１の実施形態による３Ｄメモリ装置の製造方法を示し、図２に続くステップにおける概略図である。 本開示の第１の実施形態による３Ｄメモリ装置の製造方法を示し、図３に続くステップにおける概略図である。 本開示の第１の実施形態による３Ｄメモリ装置の製造方法を示し、図４に続くステップにおける概略図である。 本開示の第１の実施形態による３Ｄメモリ装置の製造方法を示し、図５に続くステップにおける概略図である。 本開示の第１の実施形態による３Ｄメモリ装置の製造方法を示し、図６に続くステップにおける概略図である。 本開示の第１の実施形態による３Ｄメモリ装置の製造方法を示し、図７に続くステップにおける概略図である。 本開示の第２の実施形態による３Ｄメモリ装置を示す概略図である。 本開示の第２の実施形態による３Ｄメモリ装置の製造方法の流れ図である。

特定の構成および配置が検討されるが、これは例示の目的だけのためになされることは理解されるべきである。当業者は、他の構成および配置が本開示の精神および範囲から逸脱することなく使用できることを認識されよう。本開示が様々な他の用途においても採用できることが、当業者には明らかであろう。

本明細書において、「一実施形態」、「実施形態」、「一部の実施形態」などへの言及は、開示されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを意味することが留意される。さらに、このような文言は、必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されていようがなかろうが、このような特徴、構造、または特性を他の実施形態との関連でもたらすことは、当業者の知識の範囲内である。

概して、専門用語は、少なくとも部分的には文脈における使用から理解され得る。例えば、本明細書で使用される「１つまたは複数」という用語は、少なくとも部分的には文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用されることもあり、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用されることもある。同様に、「１つ」または「その」などは、少なくとも部分的には文脈に依存して、単数での使用を伝えるものとも、または複数での使用を伝えるものとも理解できる。また、「基づいて」という用語は、必ずしも因子の排他的なセットを伝えるようには意図されないとして理解でき、代わりに、ここでも少なくとも部分的には文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容できる。

本開示における「～の上に」、「～の上方に」、および「～にわたって」の意味は、「～の上に」が何かの「直接的に上に」を意味するだけでなく、それらの間に中間の特徴または層を伴って何かの「上に」あるという意味も含むように、および、「～の上方に」または「～にわたって」は、何か「の上方に」または「にわたって」の意味を意味するだけでなく、それらの間に中間の特徴または層を伴わずに何か「の上方に」または「にわたって」あるという意味も含むように、最も幅広い形で解釈されるべきであることは容易に理解されるべきである。

さらに、「～の下に」、「～の下方に」、「下方」、「～の上方に」、「上方」などの空間的に相対的な用語は、他の要素または特徴に対する１つの要素または特徴の関係を、図に示されているように説明するために、説明の容易性のために本明細書において用いられ得る。空間的に相対的な用語は、図に描写されている配向に加えて、使用中または動作中に装置の異なる配向を網羅することを意図される。装置は他に配向されてもよく（９０度または他の配向で回転させられてもよい）、本明細書で使用されている空間的に相対的な記載はそれに応じて同様に解釈され得る。

図１～図８を参照されたい。図１は、本開示の第１の実施形態による３Ｄメモリ装置の製造方法の流れ図である。図２～図８は、この実施形態における３Ｄメモリ装置の製造方法を示す概略図である。３Ｄメモリ装置の製造方法が提供され、製造方法は以下のステップを含む。図１および図２に示されているように、ステップ１において、基板１０が提供され、交互誘電体スタック２０が基板１０に形成される。一部の実施形態では、交互誘電体スタック２０は、基板１０の表面に対して垂直の鉛直方向Ｄ１において交互に積み重ねられた複数の誘電層２２および複数の犠牲層２４を備え得るが、それに限定されることはない。交互誘電体スタック２０における誘電層２２および犠牲層２４は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの組み合わせを含む誘電材料を含み得る。一部の実施形態では、誘電層２２の材料組成は、少なくとも交互誘電体スタック２０の１つの横側面において階段構造（図示されていない）を形成するステップにおいて、必要とされるエッチングの選択性を提供するために、犠牲層２４の材料組成と異なってもよい。例えば、誘電層２２の各々は酸化シリコン層とすることができ、犠牲層２４の各々は窒化シリコン層とすることができるが、それに限定されることはない。一部の実施形態では、誘電体スタック内の誘電層２２および犠牲層２４の全体の数は３２または６４であり得るが、それに限定されることはない。

一部の実施形態では、鉛直方向Ｄ１は、基板１０の厚さ方向と見なすこともでき、基板１０は、シリコン（例えば、単結晶シリコン、多結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、ガリウム窒化物（ＧａＮ）、リン化インジウム（ＩｎＰ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、またはそれらの任意の適切な組み合わせを含み得る。また、一部の実施形態では、交互誘電体スタック２０を形成するステップの前に、第１のドープ領域１２と保護層１４とが形成され得るが、それに限定されることはない。一部の実施形態では、第１のドープ領域１２は、注入工程によって基板１０に形成されるドープ井戸とすることができ、保護層１４は注入工程の前に基板１０に形成され得る。例えば、基板１０がＰ型半導体基板である場合、第１のドープ領域１２は基板１０に形成されるＰ形ドープ井戸であり得るが、それに限定されることはない。一部の実施形態では、保護層１４は、第１のドープ領域１２を形成する前に、酸化処理を基板１０に実施することで形成される酸化層を含み得る。一部の実施形態では、交互誘電体スタック２０を形成するステップの前にダミー層１６が基板１０に形成されてもよく、ダミー層１６は鉛直方向Ｄ１において基板１０と交互誘電体スタック２０との間に位置し得る。明確には、ダミー層１６は、鉛直方向Ｄ１において保護層１４と交互誘電体スタック２０との間に位置し得る。ダミー層１６は、ポリシリコン、非晶質シリコン、または、誘電層２２の材料および犠牲層２４の材料と異なる他の適切な犠牲材料を含み得る。

図１～図３に示されているように、ステップＳ１２において、鉛直方向Ｄ１に交互誘電体スタック２０を貫通する１つまたは複数の鉛直構造３０が形成され得る。一部の実施形態では、鉛直構造３０は、一部を第１のドープ領域１２内に配置させるために、交互誘電体スタック２０、ダミー層１６、および保護層１４を鉛直方向Ｄ１に貫通してもよく、鉛直構造３０は、好ましくは第１のドープ領域１２を貫通しないが、それに限定されることはない。そのため、鉛直構造３０の下方部分が鉛直方向Ｄ１において交互誘電体スタック２０の下方に位置し、鉛直方向Ｄ１に対して直交する水平方向Ｄ２においてダミー層１６によって包囲され得る。一部の実施形態では、鉛直構造３０を形成するステップの前に第１のキャップ層２６が交互誘電体スタック２０に形成されてもよく、鉛直構造３０の各々は鉛直方向Ｄ１に第１のキャップ層２６をさらに貫通してもよい。第１のキャップ層２６は、酸化シリコン層などの酸化層、または他の適切な絶縁材料を含み得る。

鉛直構造３０は、ＮＡＮＤストリングまたは他の適切な鉛直メモリ構造などの鉛直メモリ構造を備え得る。例えば、鉛直構造３０は、障壁層３１と、記憶層３２と、トンネル層３３と、半導体層３４と、充填構造３５と、導電構造３６とを備え得る。鉛直構造３０は、第１のキャップ層２６、交互誘電体スタック２０、ダミー層１６、および保護層１４を鉛直に貫通し、一部が第１のドープ領域１２に位置する通路孔を形成することと、障壁層３１を通路孔の表面において共形に形成することと、記憶層３２を障壁層３１において共形に形成することと、トンネル層３３を記憶層３２上に共形に形成することと、半導体層３４をトンネル層３３上に共形に形成することと、充填構造３５を半導体層３４上に共形に形成することと、導電構造３６を充填構造３５上に共形に形成することとによって形成され得る。そのため、半導体層３４は水平方向Ｄ２において充填構造３５を包囲でき、トンネル層３３、記憶層３２、および障壁層３１は水平方向Ｄ２において半導体層３４を包囲することができる。障壁層３１、記憶層３２、トンネル層３３、半導体層３４、充填構造３５、および導電構造３６は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切な工程、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積工程によってそれぞれ形成でき、１つまたは複数の平坦化工程および／またはエッチバック工程が鉛直構造３０を形成するために実施され得るが、それに限定されることはない。

一部の実施形態では、障壁層３１は、電子電荷の流出を妨げるために使用でき、酸化シリコン層、または酸化シリコン／窒化シリコン／酸化シリコン（ＯＮＯ）層の組み合わせを含み得る。一部の実施形態では、障壁層３１は高い誘電率（ｈｉｇｈ－ｋ）の誘電体（例えば、酸化アルミニウム）を含み得るが、それに限定されることはない。半導体層３４からの電子または空孔は、トンネル層３３を通じて記憶層３２へとトンネルすることができる。記憶層３２は、メモリ動作のために電子電荷（電子または空孔）を保存するために使用できる。一部の実施形態では、記憶層３２における電荷の保存または除去は、半導体通路のオン／オフ状態および／または伝導性に影響を与えることができ、記憶層３２は、限定されることはないが、窒化シリコン、酸窒化シリコン、酸化シリコンと窒化シリコンとの組み合わせ、またはそれらの任意の組み合わせを含む材料の１つまたは複数の膜を含み得る。一部の実施形態では、トンネル層３３は電子電荷（電子または空孔）をトンネルさせるために使用でき、トンネル層３３は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む誘電材料を含み得る。一部の実施形態では、半導体層３４は、非晶質シリコン、ポリシリコン、または他の適切な半導体材料を含み得る。一部の実施形態では、充填構造３５は酸化物または他の適切な絶縁材料を含むことができ、充填構造３５は１つまたは複数のエアボイドＶを含み得るが、それらに限定されることはない。一部の実施形態では、導電構造３６は、充填構造３５の上方の凹部において形成され、ポリシリコンまたは他の適切な導電性材料を含み得る。本開示の鉛直構造３０が前述した構成要素および製造手法に限定されないことは、注目に値する。一部の実施形態では、鉛直構造３０は、他の構成要素を含み得る、および／または、他の製造手法によって形成され得る。

図１、図４、および図５に示されているように、ステップＳ１３において、交互誘電体スタック２０の底部誘電層２２Ａが除去される。底部誘電層２２Ａは、交互誘電体スタック２０内で一番底にある誘電層２２であり、一部の実施形態ではダミー層１６に直接的に接触し得るが、それに限定されることはない。一部の実施形態では、鉛直構造３０を形成するステップの後、かつ底部誘電層２２Ａを除去するステップの前に、ダミー層１６の一部を露出させるために、第１のキャップ層２６および交互誘電体スタック２０を鉛直に貫通する１つまたは複数のスリット４４が形成され得る。また、一部の実施形態では、スリット４４を形成するステップの前に第２のキャップ層４２が第１のキャップ層２６および鉛直構造３０に形成され、スリット４４は、鉛直方向Ｄ１に第２のキャップ層４２をさらに貫通してもよい。第２のキャップ層４２は、酸化シリコン層などの酸化層、または他の適切な絶縁材料を含み得る。底部誘電層２２Ａは、スリット４４を介した１つまたは複数のエッチング工程によって除去できる。明確には、一部の実施形態では、ダミー層１６は、底部誘電層２２Ａを除去するステップの前で、鉛直構造３０を形成するステップの後に、エッチング工程（適切な湿式エッチング工程など）によって除去できる。ダミー層１６を除去した後、鉛直構造３０の一部が露出させられ、１つまたは複数のエッチング工程が、鉛直構造３０の半導体層３４の一部を露出させるために、障壁層３１の一部、記憶層３２の一部、およびトンネル層３３の一部を除去するために実施され得る。一部の実施形態では、交互誘電体スタック２０の下方の半導体層３４の一部を露出させるために、障壁層３１、記憶層３２、およびトンネル層３３を（例えば、水平方向Ｄ２において）横に貫通する開口部４６が形成されてもよく、開口部４６は、鉛直方向Ｄ１において交互誘電体スタック２０と第１のドープ領域１２との間に位置し得る。

また、保護層１４と底部誘電層２２Ａの底面とは、ダミー層１６を除去するステップの後に露出させられてもよい。一部の実施形態では、保護層１４、障壁層３１の一部、および底部誘電層２２Ａの一部は、特には保護層１４、障壁層３１、および底部誘電層２２Ａの材料が互いと同様である場合、湿式エッチング工程などのエッチング工程によって除去されてもよい。一部の実施形態では、残っている底部誘電層２２Ａは、トンネル層３３を除去するためのエッチング工程によってその後に除去され得る。底部誘電層２２Ａを完全に除去し、交互誘電体スタック２０における他の誘電層２２へのエッチングによる損傷を低減するために、底部誘電層２２Ａの厚さは、好ましくは交互誘電体スタック２０における他の誘電層２２の各々の厚さより小さくされ得るが、それに限定されることはない。また、底部犠牲層２４Ａの厚さは、底部誘電層２２Ａの置き換えを形成するための空間を続いて形成するために、好ましくは交互誘電体スタック２０における他の犠牲層２４の各々の厚さより大きくされ得るが、それに限定されることはない。ダミー層１６、保護層１４、および底部誘電層２２Ａを除去した後、空隙などの隙間４８が、鉛直方向Ｄ１において第１のドープ領域１２と交互誘電体スタック２０との間に形成され得る。

図１および図４～図６に示されているように、ステップＳ１４において、底部誘電層２２Ａを除去した後、基板１０と交互誘電体スタック２０との間にエピタキシャル層５０が形成される。一部の実施形態では、エピタキシャル層５０は、選択エピタキシャル成長（ＳＥＧ）工程によって第１のドープ領域１２に形成されるポリシリコン層とすることができ、エピタキシャル層５０は、開口部４６によって露出させられた第１のドープ領域１２の表面および／または半導体層３４の表面において成長できるが、それに限定されることはない。エピタキシャル層５０は、一部の実施形態では、他の適切なエピタキシャル材料を含み得る、および／または、他の適切な工程によって形成され得る。エピタキシャル層５０は、開口部４６によって露出させられる半導体層３４の一部など、鉛直構造３０の半導体層３４と直接的に接触して電気的に連結させられ得るが、それに限定されることはない。一部の実施形態では、エピタキシャル層５０は、第１のドープ領域１２におけるドーパント（ホウ素など）がエピタキシャル層５０へと拡散し得るため、第１のドープ領域１２の一部になり得る。

図１、図６、および図７に示されているように、ステップＳ１５においては、絶縁層５２がエピタキシャル層５０上に形成される。絶縁層５２は、鉛直方向Ｄ１においてエピタキシャル層５０と交互誘電体スタック２０の誘電層２２との間に位置し得る。絶縁層５２は、交互誘電体スタック２０における底部誘電層の置き換えと見なすことができる。一部の実施形態では、絶縁層５２は、酸化シリコン層などの酸化層、または他の適切な絶縁材料を含み得る。一部の実施形態では、絶縁層５２は、エピタキシャル層５０に酸化工程を実施することで形成でき、酸化工程は、化学的酸化処理、熱酸化処理、または他の適切な酸化の手法を含み得る。一部の実施形態では、エピタキシャル層５０は、絶縁層５２を形成する前に隙間４８によって交互誘電体スタック２０から分離され得る。一部の実施形態では、エピタキシャル層５０の少なくとも一部が交互誘電体スタック２０の底部犠牲層２４Ａと連結されてもよい。一部の実施形態では、エピタキシャル層５０は、水平方向Ｄ２において絶縁層５２と鉛直構造３０との間に位置する突出部５０Ｐを備えてもよく、エピタキシャル層５０の上面（突出部５０Ｐの最上面など）が鉛直方向Ｄ１において絶縁層５２の底面より高くなってもよいが、それに限定されることはない。また、交互誘電体スタック２０の犠牲層２４は除去されてもよい。一部の実施形態では、犠牲層２４は、エピタキシャル層５０に実施される酸化工程に影響を与えることを回避するために、絶縁層５２を形成するステップの前に除去され得る。一部の実施形態では、犠牲層２４は、絶縁層５２の厚さを制御するために、絶縁層５２を形成するステップの後に除去され得る。一部の実施形態では、凹部５４が、絶縁層５２の一部およびエピタキシャル層５０の一部を除去することによって、スリット４４の底に形成されてもよいが、それに限定されることはない。

図１および図６～図８に示されているように、ステップＳ１６において、交互誘電体スタック２０内の犠牲層２４は、鉛直方向Ｄ１において交互に積み重ねられた誘電層２２および導電層６２を含む交互導電体／誘電体スタック６０を形成するように、導電層６２で置き換えられ得る。導電層６２は、絶縁層５２を形成するステップの後に形成されてもよく、絶縁層５２は、交互導電体／誘電体スタック６０における底部誘電層と見なされてもよいが、それに限定されることはない。一部の実施形態では、ｈｉｇｈ－ｋ誘電層および障壁層（図示されていない）が鉛直構造３０と導電層６２各々との間に形成され得る。導電層６２は、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ポリシリコン、シリサイド、またはそれらの組み合わせを含む導電性材料を含み得る。導電層６２は、ＣＶＤ、ＡＬＤ、任意の他の適切な工程など、薄膜堆積工程によって形成され得る。スリット４４に対応する導電層６２の一部は除去され、第２のドープ領域５６が凹部５４の下でエピタキシャル層５０に形成され得るが、それに限定されることはない。一部の実施形態では、ソース構造（図示されていない）がスリット４４に形成され、第２のドープ領域５６と連結されてもよい。

本開示の製造方法では、鉛直構造３０は、エピタキシャル層５０を形成するステップの前に形成され、それによって、エピタキシャル層５０への鉛直構造３０および／または鉛直構造３０を形成するステップの影響が回避できる。鉛直構造３０を形成するプロセスウインドウは、エピタキシャル層５０のエピタキシャル成長条件への鉛直構造３０の影響を考慮することが必要でないため、向上させることができる。交互誘電体スタックの底部誘電層は、交互誘電体スタックのエピタキシャル層と底部誘電層との間の境界面における失陥を低減するために、エピタキシャル層５０上に形成される絶縁層５２によって置き換えられ得る。したがって、３Ｄメモリ装置の製造歩留りおよび電気的性能を高めることができる。

図８に示されているように、３Ｄメモリ装置１０１が前述の製造方法によって形成され得る。３Ｄメモリ装置１０１は、基板１０と、交互導電体／誘電体スタック６０と、エピタキシャル層５０と、鉛直構造３０とを備え得る。交互導電体／誘電体スタック６０は基板１０に配置され得る。交互導電体／誘電体スタック６０は、鉛直方向Ｄ１において交互に積み重ねられた複数の誘電層２２および複数の導電層６２を備えることができ、絶縁層５２は、交互導電体／誘電体スタック６０における底部誘電層と見なすことができる。エピタキシャル層５０は、鉛直方向Ｄ１において基板１０と交互導電体／誘電体スタック６０との間に配置され得る。鉛直構造３０は、部分的にエピタキシャル層５０に配置されるために、鉛直方向Ｄ１に交互導電体／誘電体スタック６０を貫通できる。エピタキシャル層５０は、水平方向Ｄ２において鉛直構造３０と交互導電体／誘電体スタック６０の底部誘電層（つまり、絶縁層５２）との間に配置される突出部５０Ｐを備えてもよい。

一部の実施形態では、交互導電体／誘電体スタック６０の底部誘電層（つまり、絶縁層５２）は水平方向Ｄ２においてエピタキシャル層５０の突出部５０Ｐを包囲できる。一部の実施形態では、エピタキシャル層５０の上面（突出部５０Ｐの最上面など）が鉛直方向Ｄ１において底部誘電層（つまり、絶縁層５２）の底面より高くなってもよい。一部の実施形態では、鉛直構造３０は、障壁層３１と、記憶層３２と、トンネル層３３と、半導体層３４と、充填構造３５と、導電構造３６とを備えるＮＡＮＤなどの鉛直メモリ構造を備え得るが、それに限定されることはない。半導体層３４は水平方向Ｄ２において充填構造３５を包囲でき、トンネル層３３、記憶層３２、および障壁層３１は水平方向Ｄ２において半導体層３４を包囲することができる。一部の実施形態では、エピタキシャル層５０は、鉛直構造３０の半導体層３４と電気的に連結させられるために、交互導電体／誘電体スタック６０の下に配置される半導体層３４の一部と接触することができる。一部の実施形態では、エピタキシャル層５０の突出部５０Ｐは、鉛直構造３０の半導体層３４の一部を包囲してその一部に接触する。一部の実施形態では、エピタキシャル層５０は基板１０にドープ井戸領域を備え得る。一部の実施形態では、エピタキシャル層５０は、ＮＡＮＤメモリ構造における底選択ゲート（ＢＳＧ）トランジスタの横に延びる通路構造と見なすことができ、鉛直構造３０の半導体層３４は、ゲート誘導ドレイン漏れ（ＧＩＤＬ）によって誘発される孔消去動作など、３Ｄメモリ装置１０１の一部の動作の問題を回避するために、エピタキシャル層５０を介してドープ井戸（例えば、第１のドープ領域１２）に電気的に連結されてもよい。したがって、３Ｄメモリ装置１０１の電気的性能を高めることができる。

以下の記載は本開示の異なる実施形態を詳述している。説明を簡単にするために、以下の実施形態の各々における同一の構成要素は、同一の符号で印される。実施形態同士の間の違いを理解することをより容易にするために、以下の記載は、異なる実施形態の間での相違を詳述しており、同一の特徴は重複して記載されることはない。

図９および図１０を参照されたい。図９は、本開示の第２の実施形態による３Ｄメモリ装置１０２を示す概略図であり、図１０は、この実施形態における３Ｄメモリ装置１０２の製造方法の流れ図である。図９に示されているように、３Ｄメモリ装置１０２と、前述した第１の実施形態における３Ｄメモリ装置との間の違いは、３Ｄメモリ装置１０２が交互導電体／誘電体スタック６０に配置された別の交互導電体／誘電体スタック７０をさらに備え得ることである。例えば、交互導電体／誘電体スタック６０は第１の交互導電体／誘電体スタックと見なすことができ、交互導電体／誘電体スタック７０は第２の交互導電体／誘電体スタックと見なすことができ、３Ｄメモリ装置１０２は二重デッキ３Ｄメモリ構造と見なすことができる。交互導電体／誘電体スタック７０は、鉛直方向Ｄ１において交互に積み重ねられた複数の導電層７２と複数の誘電層７４とを備える。導電層７２の材料は導電層６２の材料と同様とすることができ、誘電層７４の材料は誘電層２２の材料と同様とすることができるが、それに限定されることはない。また、３Ｄメモリ装置１０２における鉛直構造３０は、交互導電体／誘電体スタック７０および交互導電体／誘電体スタック６０を鉛直方向に貫通することができる。一部の実施形態では、鉛直構造３０の下方部分は、交互導電体／誘電体スタック６０を貫通する第１の通路孔Ｈ１に配置でき、鉛直構造３０の上方部分は、交互導電体／誘電体スタック７０を貫通する第２の通路孔Ｈ２に配置できる。第１の通路孔Ｈ１と第２の通路孔Ｈ２とは別々に形成されてもよく、第２の通路孔Ｈ２の形および／または大きさは第１の通路孔Ｈ１の形および／または大きさと異なってもよいが、それに限定されることはない。一部の実施形態では、第２の通路孔Ｈ２は、交互導電体／誘電体スタック７０に配置される第３のキャップ層７６をさらに貫通してもよく、第４のキャップ層７８が第３のキャップ層７６および鉛直構造３０に配置されてもよい。

図９および図１０に示されているように、３Ｄメモリ装置１０２の製造方法は、限定されることはないが、以下のステップを含み得る。ステップＳ２１において、第１の交互誘電体スタックが基板１０に形成され、第２の交互誘電体スタックが第１の交互誘電体スタックに形成され得る。第１の交互誘電体スタックおよび第２の交互誘電体スタックの構造および材料組成は、前述の第１の実施形態の図２に示された交互誘電体スタックと同様であり得る。ステップＳ２２において、第１の交互誘電体スタックおよび第２の交互誘電体スタックを貫通する鉛直構造３０が形成され得る。一部の実施形態では、第２の交互誘電体スタックを形成するステップの前に、第１の交互誘電体スタックを貫通する第１の通路孔Ｈ１が形成されてもよいが、それに限定されることはない。続いて、ステップＳ２３～Ｓ２５が実行される。第１の交互誘電体スタックの底部誘電層が除去され、エピタキシャル層５０が基板１０と第１の交互誘電体スタックとの間に形成され、絶縁層５２がエピタキシャル層５０上に形成される。ステップＳ２３～Ｓ２５の詳細は、前述した第１の実施形態の図１および図４～図７におけるステップＳ１３～Ｓ１５の詳細と同様とすることができ、重複して記載されていない。続いて、ステップＳ２６において、第１の交互誘電体スタックおよび第２の交互誘電体スタック内の犠牲層が、交互導電体／誘電体スタック６０および交互導電体／誘電体スタック７０をそれぞれ形成するために、導電層（導電層６２および導電層７２など）で置き換えられ得る。鉛直構造３０が、エピタキシャル層５０を形成するステップの前に形成でき、それによって、エピタキシャル層５０への鉛直構造３０および／または鉛直構造３０を形成するステップの影響が回避できることは、注目に値する。第１の通路孔Ｈ１と第２の通路孔Ｈ２との間の重ね合わせ条件のウインドウなど、鉛直構造３０を形成するプロセスウインドウは、エピタキシャル層５０のエピタキシャル成長条件への鉛直構造３０および／または鉛直構造３０を形成するステップの影響を考慮することが必要でないため、向上させることができる。したがって、３Ｄメモリ装置の製造歩留りを高めることができる。

上記したことをまとめると、本開示における３Ｄメモリ装置およびその製造方法では、鉛直構造は、エピタキシャル層への鉛直構造および／または鉛直構造を形成する工程の影響を回避するために、エピタキシャル層を形成するステップの前に形成できる。鉛直構造を形成するプロセスウインドウは、エピタキシャル層のエピタキシャル成長条件への鉛直構造および／または鉛直構造を形成する工程の影響を考慮することが必要でないため、向上させることができる。交互誘電体スタックの底部誘電層は、交互誘電体スタックのエピタキシャル層と底部誘電層との間の境界面における失陥を低減するために、エピタキシャル層に形成される絶縁層によって置き換えることができる。したがって、３Ｄメモリ装置の製造歩留りおよび電気的性能を高めることができる。また、二重デッキまたは他の複数のデッキの３Ｄメモリ構造について、製造歩留りは、通路孔同士の間の重ね合わせウインドウが本開示の製造方法によって拡大され得るため、さらに向上させることができる。

当業者は、本発明の教示を維持しつつ、装置および方法の数多くの改良および変更を行うことができることに容易に気が付かれよう。したがって、先の記載は、添付の請求項の割り当ておよび境界のみによって限定されるとして解釈されるべきである。

１０ 基板
１２ 第１のドープ領域
１４ 保護層
１６ ダミー層
２０ 交互誘電体スタック
２２ 誘電層
２２Ａ 底部誘電層
２４ 犠牲層
２４Ａ 底部犠牲層
２６ 第１のキャップ層
３０ 鉛直構造
３１ 障壁層
３２ 記憶層
３３ トンネル層
３４ 半導体層
３５ 充填構造
３６ 導電構造
４２ 第２のキャップ層
４４ スリット
４８ 隙間
５０ エピタキシャル層
５０Ｐ 突出部
５２ 絶縁層
５４ 凹部
５６ 第２のドープ領域
６０ 交互導電体／誘電体スタック
６２ 導電層
７０ 交互導電体／誘電体スタック
７２ 導電層
７４ 誘電層
７６ 第３のキャップ層
７８ 第４のキャップ層
１０１、１０２ ３Ｄメモリ装置
Ｄ１ 鉛直方向
Ｄ２ 水平方向
Ｈ１ 第１の通路孔
Ｈ２ 第２の通路孔
Ｖ エアボイド

Claims (19)

1. 交互誘電体スタックを基板に形成するステップと、
   前記基板の表面に対して垂直の鉛直方向に前記交互誘電体スタックを貫通する鉛直構造を形成するステップと、
   前記交互誘電体スタックの底部誘電層を除去するステップと、
   前記底部誘電層を除去するステップの後、前記基板と前記交互誘電体スタックとの間にエピタキシャル層を形成するステップと、
   絶縁層を前記エピタキシャル層上に形成するステップであって、前記絶縁層は前記エピタキシャル層と前記交互誘電体スタックとの間に位置する、ステップと
   を含み、
   前記エピタキシャル層は、前記絶縁層を形成する前に隙間によって前記交互誘電体スタックから分離される、三次元（３Ｄ）メモリ装置の製造方法。
2. 前記絶縁層は、前記エピタキシャル層に酸化工程を実施することで形成される、請求項１に記載の３Ｄメモリ装置の製造方法。
3. 前記エピタキシャル層は、前記鉛直方向に対して直交する水平方向において、前記絶縁層と前記鉛直構造との間に位置する突出部を備える、請求項１に記載の３Ｄメモリ装置の製造方法。
4. 前記エピタキシャル層の上面が、前記鉛直方向において前記絶縁層の底面より高い、請求項１に記載の３Ｄメモリ装置の製造方法。
5. 前記交互誘電体スタックを形成するステップの前に前記基板にドープ領域を形成するステップであって、前記エピタキシャル層は選択エピタキシャル成長（ＳＥＧ）工程によって前記ドープ領域に形成される、ステップをさらに含む、請求項１に記載の３Ｄメモリ装置の製造方法。
6. 前記鉛直構造の一部が前記交互誘電体スタックの下方に位置し、前記鉛直構造は、半導体層と、前記半導体層を包囲する記憶層とを備え、前記製造方法は、
   前記エピタキシャル層を形成するステップの前に、前記交互誘電体スタックの下方の前記半導体層の一部を露出させるために前記記憶層の一部を除去するステップであって、前記エピタキシャル層は前記半導体層の前記露出された一部と連結される、ステップをさらに含む、請求項１に記載の３Ｄメモリ装置の製造方法。
7. 前記交互誘電体スタックを形成するステップの前にダミー層を前記基板に形成するステップであって、前記ダミー層は前記鉛直方向において前記基板と前記交互誘電体スタックとの間に位置する、ステップと、
   前記エピタキシャル層を形成するステップの前に前記ダミー層を除去するステップと
   をさらに含む、請求項１に記載の３Ｄメモリ装置の製造方法。
8. 前記交互誘電体スタックを貫通するスリットを形成するステップと、前記ダミー層を除去するステップの前かつ前記鉛直構造を形成するステップの後に前記ダミー層の一部を露出させるステップとをさらに含む、請求項７に記載の３Ｄメモリ装置の製造方法。
9. 前記交互誘電体スタックは、前記鉛直方向において交互に積み重ねられた複数の誘電層と複数の犠牲層とを備える、請求項１に記載の３Ｄメモリ装置の製造方法。
10. 交互導電体／誘電体スタックを形成するように、前記犠牲層を導電層で置き換えるステップをさらに含む、請求項９に記載の３Ｄメモリ装置の製造方法。
11. 前記絶縁層を形成するステップの前に前記犠牲層が除去され、前記絶縁層を形成するステップの後に前記導電層が形成される、請求項１０に記載の３Ｄメモリ装置の製造方法。
12. 前記底部誘電層の厚さが、前記交互誘電体スタック内の他の誘電層の各々の厚さより小さい、請求項１に記載の３Ｄメモリ装置の製造方法。
13. 基板と、
    前記基板に配置された交互導電体／誘電体スタックであって、前記基板の表面に対して垂直の鉛直方向において交互に積み重ねられた複数の誘電層および複数の導電層を備える交互導電体／誘電体スタックと、
    前記鉛直方向において前記基板と前記交互導電体／誘電体スタックとの間に配置され、前記基板と前記交互導電体／誘電体スタックとの隙間を完全に埋めるエピタキシャル層と、
    部分的に前記エピタキシャル層に配置されるために、前記鉛直方向に前記交互導電体／誘電体スタックを貫通する鉛直構造であって、前記エピタキシャル層は、前記鉛直方向に対して直交する水平方向において前記鉛直構造と前記交互導電体／誘電体スタックの底部誘電層との間に配置された突出部を備える、鉛直構造と
    を備える三次元（３Ｄ）メモリ装置。
14. 前記交互導電体／誘電体スタックの前記底部誘電層は前記水平方向において前記エピタキシャル層の前記突出部を包囲する、請求項１３に記載の３Ｄメモリ装置。
15. 前記エピタキシャル層の上面が、前記鉛直方向において前記底部誘電層の底面より高い、請求項１３に記載の３Ｄメモリ装置。
16. 前記鉛直構造は、半導体層と、前記半導体層を包囲する記憶層とを備える、請求項１３に記載の３Ｄメモリ装置。
17. 前記エピタキシャル層は前記鉛直構造の前記半導体層と接触する、請求項１６に記載の３Ｄメモリ装置。
18. 前記エピタキシャル層の前記突出部は、前記鉛直構造の前記半導体層を包囲して前記半導体層に接触する、請求項１６に記載の３Ｄメモリ装置。
19. 前記エピタキシャル層は前記基板にドープ井戸領域を備える、請求項１３に記載の３Ｄメモリ装置。

Images