CN109891588A - 三维存储器件及其制造方法 - Google Patents

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Abstract

提供了一种三维(3D)存储器件及其制造方法。该方法包括如下步骤。在衬底上形成交替电介质叠层。形成在垂直方向上穿过交替电介质叠层的垂直结构。去除所述交替电介质叠层的底部电介质层。在去除所述底部电介质层之后，在所述衬底和所述交替电介质叠层之间形成外延层。在外延层上形成绝缘层。绝缘层位于外延层和交替电介质叠层之间。可以避免形成垂直结构的步骤对外延层的影响，并且因此可以避免外延层和底部电介质层之间界面处的缺陷。

Description

三维存储器件及其制造方法
技术领域
本公开涉及一种存储器件及其制造方法，更具体而言，涉及一种三维(3D)存储器件及其制造方法。
背景技术
通过改善工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高昂。结果，平面存储单元的存储密度接近上限。
三维(3D)存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制发往和发自存储阵列的信号的外围器件。在常规3D存储架构中，在穿过半导体衬底上的多个层叠结构的沟道孔中形成存储串。在每个沟道孔的底部形成外延结构，用于电连接存储串的沟道层和半导体衬底。不过，用于形成沟道孔的蚀刻工艺可能对半导体衬底造成损伤，并影响在沟道孔底部形成的外延结构的质量。尤其是在沟道孔密度增大时，难以控制外延结构的质量。此外，必须要通过蚀刻工艺去除外延结构上形成的ONO结构的一部分，用于暴露外延结构，蚀刻工艺可能对ONO结构和/或存储串的沟道层导致损伤。因此，必须要修改3D存储器件的结构和/或制造工艺，以改善3D存储器件的电气性能和/或制造良率。
发明内容
在本公开中提供了一种三维(3D)存储器件及其制造方法。在形成穿过交替电介质叠层的垂直结构之后，并且在衬底和交替电介质叠层之间形成外延层之前，去除在衬底上形成的交替电介质叠层的底部电介质层。可以避免形成垂直结构对外延层的影响。可以减少外延层和交替电介质叠层的底部电介质层之间界面处的缺陷，因为由外延层上形成的绝缘层替换了交替电介质叠层的底部电介质层。可以相应地提高3D存储器件的制造良率和电气性能。
根据本公开的实施例，提供了一种3D存储器件的制造方法。该制造方法包括如下步骤。在衬底上形成交替电介质叠层。形成在垂直于所述衬底表面的垂直方向上穿过所述交替电介质叠层的垂直结构。去除所述交替电介质叠层的底部电介质层。在去除所述底部电介质层之后，在所述衬底和所述交替电介质叠层之间形成外延层。在外延层上形成绝缘层。绝缘层位于外延层和交替电介质叠层的电介质层之间。
在一些实施例中，在形成绝缘层之前，由间隙将外延层与交替电介质叠层分隔开。
在一些实施例中，通过对外延层执行氧化工艺形成绝缘层。
在一些实施例中，该外延层包括在与所述垂直方向正交的水平方向上位于所述绝缘层和所述垂直结构之间的突出部分。
在一些实施例中，该外延层的顶表面在所述垂直方向上比所述绝缘层的底表面更高。
在一些实施例中，该制造方法还包括：在形成所述交替电介质叠层之前在所述衬底中形成掺杂区，并且通过选择性外延生长(SEG)工艺在所述掺杂区上形成所述外延层。
在一些实施例中，垂直结构的一部分位于交替电介质叠层下方，该垂直结构包括半导体层和围绕半导体层的存储层。该制造方法还包括：在形成所述外延层之前，去除所述存储层的一部分，用于暴露所述半导体层在所述交替电介质叠层下方的一部分，并且所述外延层与所述半导体层的暴露部分连接。
在一些实施例中，该制造方法还包括：在形成所述交替电介质叠层之前在所述衬底上形成虚设层，其中所述虚设层在所述垂直方向上位于所述衬底和所述交替电介质叠层之间；以及在形成所述外延层之前去除所述虚设层。
在一些实施例中，所述交替电介质叠层包括在所述垂直方向上交替叠置的多个电介质层和多个牺牲层。
在一些实施例中，所述制造方法还包括：在去除所述虚设层之前并且在形成所述垂直结构之后，形成穿过所述交替电介质叠层并且暴露所述虚设层的一部分的缝隙。
在一些实施例中，该制造方法还包括：利用导电层替换所述牺牲层，以便形成交替导电/电介质叠层。
在一些实施例中，在形成所述绝缘层之前去除所述牺牲层，并且在形成所述绝缘层之前形成所述导电层。
在一些实施例中，所述底部电介质层的厚度小于所述交替电介质叠层中其他电介质层中的每一个的厚度。
根据本公开的实施例，提供了一种3D存储器件。该3D存储器件包括衬底、交替导电/电介质叠层、外延层和垂直结构。交替导电/电介质叠层设置于衬底上。所述交替导电/电介质叠层包括在垂直于所述衬底表面的垂直方向上交替叠置的多个电介质层和多个导电层。外延层在所述垂直方向上设置于所述衬底和所述交替导电/电介质叠层之间。垂直结构在垂直方向上穿过交替导电/电介质叠层，以部分设置于外延层中。外延层包括在与所述垂直方向正交的水平方向上设置于垂直结构和交替导电/电介质叠层中的底部电介质层之间的突出部分。
在一些实施例中，交替导电/电介质叠层的底部电介质层在水平方向上围绕外延层的突出部分。
在一些实施例中，该外延层的顶表面在所述垂直方向上比所述底部电介质层的底表面更高。
在一些实施例中，垂直结构包括半导体层和围绕半导体层的存储层。
在一些实施例中，外延层接触垂直结构的半导体层。
在一些实施例中，外延层的突出部分围绕并且接触垂直结构的半导体层。
在一些实施例中，外延层包括衬底上的掺杂阱区。
本公开的其他方面可以由本领域的技术人员考虑到本公开的说明书、权利要求和附图而理解。
在阅读各附图中所示的优选实施例的以下详细描述之后，本领域的普通技术人员毫无疑问将明了本发明的这些和其他目的。
附图说明
附图被并入本文并形成说明书的一部分，例示了本公开的实施例并且与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1是根据本公开的第一实施例的3D存储器件的制造方法的流程图。
图2-8是示出根据本公开第一实施例的3D存储器件的制造方法的示意图，其中图3是图2之后的步骤中的示意图，图4是图3之后的步骤中的示意图，图5是图4之后的步骤中的示意图，图6是图5之后的步骤中的示意图，图7是图6之后的步骤中的示意图，以及图8是图7之后的步骤中的示意图。
图9是示出根据本公开的第二实施例的3D存储器件的示意图。
图10是根据本公开的第二实施例的3D存储器件的制造方法的流程图。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他的配置和布置。对相关领域的技术人员显而易见的是，本公开还可以用于多种其他应用。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“一些实施例”等表示所描述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的措辞用语未必是指相同的实施例。另外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施例实现此类特征、结构或特性应在相关领域技术人员的知识范围之内。
通常，可以至少部分从语境中的使用来理解术语。例如，至少部分根据语境，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，同样至少部分取决于语境，诸如“一”或“该”的术语可以被理解为传达单数使用或传达复数使用。此外，术语“基于”可以被理解为未必意在传达各因素的排他性集合，相反，可以允许存在未必明确描述的额外因素，同样这至少部分取决于上下文。
应当容易理解，本公开中的“在……上”、“在……上方”和“之上”的含义应当以最宽方式来解读，使得“在……上”不仅表示“直接在”某物“上”而且包括在某物“上”且之间有中间特征或层，且“在……上方”或“之上”不仅表示“在”某物“上方”或“之上”的意思，而且还可以包括“在”某物“上方”或“之上”且之间没有中间特征或层(即，直接在某物上)的意思。
此外，诸如“在……之下”、“在……下方”、“在……下”、“在……上方”、“在……上”等等的空间相对术语可以在本文中用于描述的方便，以描述一个元件或特征与另外一个或多个元件或一个或多个特征的关系，如在附图中示出的。空间相对术语旨在涵盖除了在附图所示取向之外的设备使用或操作过程中的不同的取向。设备可以另外的方式取向(旋转90度或在其他的取向上)，并且可以类似相应地解读本文中使用的空间相对描述词。
请参考图1-8。图1是根据本公开的第一实施例的3D存储器件的制造方法的流程图。图2-8是示出了本实施例中的3D存储器件的制造方法的示意图。提供了3D存储器件的制造方法，该制造方法包括以下步骤。如图1和图2中所示，在步骤S11中，提供衬底10，并在衬底10上形成交替电介质叠层20。在一些实施例中，交替电介质叠层20可以包括在垂直于衬底10的表面的垂直方向D1上(但不限于此)交替叠置的多个电介质层22和多个牺牲层24。交替电介质叠层20中的电介质层22和牺牲层24可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施例中，电介质层22的材料成分可以与牺牲层24的材料成分不同，用于在至少在交替电介质叠层20的一个横向侧面上形成阶梯结构(未示出)的步骤中提供所需的蚀刻选择性。例如，每一个电介质层22可以是氧化硅层，每一个牺牲层24可以是氮化硅层，但不限于此。在一些实施例中，电介质叠层中的电介质层22和牺牲层24的总数可以是32或64，但不限于此。
在一些实施例中，垂直方向D1也可以被视为衬底10的厚度方向，衬底10可以包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、碳化硅(SiC)、氮化镓(GaN)、磷化铟(InP)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或其任意适当组合。此外，在一些实施例中，可以在形成交替电介质叠层20的步骤之前形成第一掺杂区12和保护层14，但不限于此。在一些实施例中，第一掺杂区12可以是通过注入工艺形成于衬底10中的掺杂阱，保护层14可以在注入工艺之前形成于衬底10上。例如，在衬底10是P型半导体衬底时，第一掺杂区12可以是形成于衬底10中的P型掺杂阱，但不限于此。在一些实施例中，保护层14可以包括在形成第一掺杂区12之前通过对衬底10进行氧化处理形成的氧化层。在一些实施例中，可以在形成交替电介质叠层20之前在衬底10上形成虚设层16，虚设层16可以在垂直方向D1上位于衬底10和交替电介质叠层20之间。具体而言，虚设层16可以在垂直方向D1上位于保护层14和交替电介质叠层20之间。虚设层16可以包括多晶硅、非晶硅或与电介质层22的材料和牺牲层24的材料不同的其他适当的牺牲材料。
如图1-3中所示，在步骤S12中，可以形成在垂直方向D1上穿过交替电介质叠层20的一个或多个垂直结构30。在一些实施例中，垂直结构30可以在垂直方向D1上穿过交替电介质叠层20、虚设层16和保护层14，以部分设置于第一掺杂区12中，并且垂直结构30优选不穿过第一掺杂区12，但不限于此。因此，垂直结构30的下部可以在垂直方向D1上位于交替电介质叠层20下方，并在与垂直方向D1正交的水平方向D2上被虚设层16围绕。在一些实施例中，可以在形成垂直结构30的步骤之前在交替电介质叠层20上形成第一帽盖层26，垂直结构30中的每一个还可以在垂直方向D1上穿过第一帽盖层26。第一帽盖层26可以包括氧化层，例如氧化硅层，或其他适当的绝缘材料。
垂直结构30可以包括垂直存储结构，例如NAND串或其他适当的垂直存储结构。例如，垂直结构30可以包括阻挡层31、存储层32、隧穿层33、半导体层34、填充结构53和导电结构36。可以通过如下方式来形成垂直结构30：形成垂直穿过第一帽盖层26、交替电介质叠层20、虚设层16和保护层14并部分位于第一掺杂区12中的沟道孔；在沟道孔的表面上共形地形成阻挡层31；在阻挡层32上共形地形成存储层32；在存储层32上共形地形成隧穿层33；在隧穿层33上共形地形成半导体层34；在半导体层34上形成填充结构35；以及在填充结构35上形成导电结构36。因此，半导体层34可以在水平方向D2上围绕填充结构35，隧穿层33、存储层32和阻挡层31可以在水平方向D2上围绕半导体层34。可以通过一种或多种薄膜沉积工艺，例如ALD、CVD、PVD、任何其他适当的工艺或其任意组合分别形成阻挡层31、存储层32、隧穿层33、半导体层34、填充结构35和导电结构36，并可以执行一种或多种平坦化工艺和/或回蚀工艺来形成垂直结构30，但不限于此。
在一些实施例中，阻挡层31可以用于阻挡电荷的外流，阻挡层31可以包括氧化硅层或氧化硅/氮化硅/氧化硅(ONO)层的组合。在一些实施例中，阻挡层31可以包括高介电常数(高k)电介质(例如，氧化铝)，但不限于此。来自半导体层34的电子或空穴可以通过隧穿层33隧穿进入存储层32中。存储层32可以用于存储电荷(电子或空穴)，用于存储操作。在一些实施例中，存储层32中电荷的存储或消除可能影响半导体沟道的开/关状态和/或导电性，存储层32可以包括一个或多个材料膜，材料包括，但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合或其任意组合。在一些实施例中，隧穿层33可以用于隧穿电荷(电子或空穴)，隧穿层33可以包括电介质材料，包括，但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施例中，半导体层34可以包括非晶硅、多晶硅或其他适当的半导体材料。在一些实施例中，填充结构35可以包括氧化物或其他适当的绝缘材料，填充结构35可以包括一个或多个空气隙V，但不限于此。在一些实施例中，导电结构36可以形成于填充结构35上方的凹陷上，导电结构36可以包括多晶硅或其他适当的导电材料。值得指出的是，本公开的垂直结构30不限于上述部件和制造方式。在一些实施例中，垂直结构30可以包括其他部件和/或由其他制造方式形成。
如图1、4和5中所示，在步骤S13中，去除了交替电介质叠层20的底部电介质层22A。底部电介质层22A是交替电介质叠层20中最底部的电介质层22，在一些实施例中，底部电介质层22A可以直接接触虚设层16，但不限于此。在一些实施例中，在形成垂直结构30的步骤之后且在去除底部电介质层22A的步骤之前，可以形成垂直穿过第一帽盖层26和交替电介质叠层20的一个或多个缝隙44，以用于暴露虚设层16的一部分。此外，在一些实施例中，可以在形成缝隙44的步骤之前在第一帽盖层26和垂直结构30上形成第二帽盖层42，缝隙44可以进一步在垂直方向D1上穿过第二帽盖层42。第二帽盖层42可以包括氧化物层，例如氧化硅层，或其他适当的绝缘材料。可以经由缝隙44通过一次或多次蚀刻工艺去除底部电介质层22A。具体而言，在一些实施例中，可以在去除底部电介质层22A的步骤之前并且在形成垂直结构30的步骤之后，通过蚀刻工艺(例如，适当的湿法蚀刻工艺)去除虚设层16。在去除虚设层16之后，可以暴露垂直结构30的一部分，可以执行一次或多次蚀刻工艺以去除阻挡层31的一部分、存储层32的一部分和隧穿层33的一部分，以用于暴露垂直结构30的半导体层34的一部分。在一些实施例中，可以形成横向穿过(例如，在水平方向D2上)阻挡层31、存储层32和隧穿层33的开口46，以用于暴露交替电介质叠层20下方的半导体层34的一部分，开口46可以在垂直方向D1上位于交替电介质叠层20和第一掺杂区12之间。
此外，在去除虚设层16的步骤之后也可以暴露保护层14和底部电介质层22A的底表面。在一些实施例中，可以通过蚀刻工艺，尤其是湿法蚀刻工艺，尤其是在保护层14、阻挡层31和底部电介质层22A的材料彼此类似时，去除保护层14、阻挡层31的一部分和底部电介质层22A的一部分。在一些实施例中，接下来可以通过蚀刻工艺去除剩余的底部电介质层22A，以用于去除隧穿层33。为了完全去除底部电介质层22A并减少对交替电介质叠层20中其他电介质层22的蚀刻损伤，底部电介质层22A的厚度优选可以小于交替电介质叠层20中的其他电介质层22中的每一个的厚度，但不限于此。此外，底部牺牲层24A的厚度优选可以大于交替电介质叠层20中的其他牺牲层24中的每一个的厚度，用于提供用于接下来形成底部电介质层22A替代品的空间，但不限于此。在去除虚设层16、保护层14、底部电介质层22A之后，可以在垂直方向D1上在第一掺杂区12和交替电介质叠层20之间形成间隙48，例如空气隙。
如图1和4-6中所示，在步骤S14中，在去除底部电介质层22A之后，在衬底10和交替电介质叠层20之间形成外延层50。在一些实施例中，外延层50可以是通过选择性外延生长(SEG)工艺形成于第一掺杂区12上的多晶硅层，外延层50可以生长于由开口46暴露的第一掺杂区12的表面和/或半导体层34的表面，但不限于此。在一些实施例中，外延层50可以包括其他适当的外延材料和/或由其他适当的工艺形成。外延层50可以直接接触垂直结构30的半导体层34并与其电连接，例如，直接接触由开口46暴露的半导体层34的部分并与其电连接，但不限于此。在一些实施例中，外延层50可以变成第一掺杂区12的一部分，因为第一掺杂区12中的掺杂剂(例如硼)可能扩散到外延层50中。
如图1、6和7中所示，在步骤S15中，在外延层50上形成绝缘层52。绝缘层52可以在垂直方向D1上位于外延层50和交替电介质叠层20的电介质层22之间。绝缘层52可以被视为交替电介质叠层20中底部电介质层的替代品。在一些实施例中，绝缘层52可以包括氧化物层，例如氧化硅层，或其他适当的绝缘材料。在一些实施例中，可以通过对外延层50执行氧化工艺来形成绝缘层52，氧化工艺可以包括化学氧化处理、热氧化处理或其他适当的氧化方式。在一些实施例中，可以在形成绝缘层52之前，由间隙48将外延层50与交替电介质叠层20分隔开。在一些实施例中，可以将外延层50的至少一部分与交替电介质叠层20的底部牺牲层24A连接。在一些实施例中，外延层50可以包括在水平方向D2上位于绝缘层52和垂直结构30之间的突出部分50P，外延层50的顶表面(例如，突出部分50P的最上表面)可以在垂直方向D1上比绝缘层52的底表面更高，但不限于此。此外，可以去除交替电介质叠层20的牺牲层24。在一些实施例中，可以在形成绝缘层52的步骤之前去除牺牲层24，以避免影响对外延层50执行的氧化工艺。在一些实施例中，可以在形成绝缘层52的步骤之后去除牺牲层24，以控制绝缘层52的厚度。在一些实施例中，可以通过去除绝缘层52的一部分和外延层50的一部分以在缝隙44的底部形成凹陷54，但不限于此。
如图1和6-8中所示，在步骤S16中，可以利用导电层62替代交替电介质叠层20中的牺牲层24，以便形成包括在垂直方向D1上交替叠置的电介质层22和导电层62的交替导电/电介质叠层60。可以在形成绝缘层52的步骤之后形成导电层62，可以将绝缘层52视为交替导电/电介质叠层60中的底部电介质层，但不限于此。在一些实施例中，可以在垂直结构30和导电层62中的每一个之间形成高k电介质层和阻挡层(未示出)。导电层62可以包括导电材料，包括，但不限于W、Co、Cu、Al、掺杂硅、多晶硅、硅化物或其任意组合。可以通过薄膜沉积工艺，例如CVD、ALD、任何其他适当的工艺来形成导电层62。可以去除导电层62的对应于缝隙44的一部分，并可以在凹陷54下方的外延层50中形成第二掺杂区56，但不限于此。在一些实施例中，源极结构(未示出)可以形成在缝隙44中并且与第二掺杂区56连接。
在本公开的制造方法中，在形成外延层50的步骤之前形成垂直结构30，因此可以避免垂直结构30和/或形成垂直结构30的步骤对外延层50的影响。可以改善形成垂直结构30的工艺窗口，因为不必考虑垂直结构30对外延层50的外延生长条件的影响。可以由外延层50上形成的绝缘层52替代交替电介质叠层的底部电介质层，以用于减少外延层和交替电介质叠层的底部电介质层之间的界面处的缺陷。可以相应地提高3D存储器件的制造良率和电气性能。
如图8中所示，可以通过上述制造方法来形成3D存储器件101。3D存储器件101可以包括衬底10、交替导电/电介质叠层60、外延层50和垂直结构30。交替导电/电介质叠层60可以设置于衬底10上。交替导电/电介质叠层60可以包括在垂直方向D1上交替叠置的多个电介质层22和多个导电层62，可以将绝缘层52视为交替导电/电介质叠层60中的底部电介质层。外延层50可以在垂直方向D1上设置于衬底10和交替导电/电介质叠层60之间。垂直结构30可以在垂直方向D1上穿过交替导电/电介质叠层60，以部分设置于外延层50中。外延层50可以包括在水平方向D2上设置于垂直结构30和交替导电/电介质叠层60的底部电介质层(即，绝缘层52)之间的突出部分50P。
在一些实施例中，交替导电/电介质叠层60的底部电介质层(即，绝缘层52)可以在水平方向D1上围绕外延层50的突出部分50P。在一些实施例中，外延层50的顶表面(传输，突出部分50P的最上表面)可以在垂直方向D1上比底部电介质层(即，绝缘层52)的底表面更高。在一些实施例中，垂直结构30可以包括垂直存储结构，例如包括阻挡层31、存储层32、隧穿层33、半导体层34、填充结构35和导电结构36的NAND串，但不限于此。半导体层34可以在水平方向D2上围绕填充结构35，隧穿层33、存储层32和阻挡层31可以在水平方向D2上围绕半导体层34。在一些实施例中，外延层50可以接触半导体层34设置于交替导电/电介质叠层60下方的一部分，以与垂直结构30的半导体层34电连接。在一些实施例中，外延层50的突出部分50P可以围绕并接触垂直结构30的半导体层34的一部分。在一些实施例中，外延层50可以包括衬底10上的掺杂阱区。在一些实施例中，可以将外延层50视为NAND存储结构中的底部选择栅极(BSG)晶体管的横向延伸沟道结构，垂直结构30的半导体层34可以经由外延层50电连接到掺杂阱(例如，第一掺杂区12)，以避免3D存储器件101的一些操作问题，例如栅极诱发的漏极泄露(GIDL)引起的空穴擦除操作。可以相应地提高3D存储器件101的电气性能。
以下描述将详细介绍本公开的不同实施例。为了简化描述，利用相同的符号标记以下实施例的每个中的相同部件。为了更容易地理解各实施例之间的差异，以下描述将详述不同实施例之间的不同之处，将不再重复描述相同的特征。
请参考图9和图10。图9是示出根据本公开的第二实施例的3D存储器件102的示意图，而图10是本实施例中的3D存储器件102的制造方法的流程图。如图9所示，该3D存储器件102和上述第一实施例中的3D存储器件之间的不同在于，该3D存储器件102还可以包括设置于交替导电/电介质叠层60上的另一交替导电/电介质叠层70。例如，交替导电/电介质叠层60可以被视为第一交替导电/电介质叠层，交替导电/电介质叠层70可以被视为第二交替导电/电介质叠层，3D存储器件102可以被视为双层3D存储器件。交替导电/电介质叠层70可以包括在垂直方向D1上交替叠置的多个导电层72和多个电介质层74。导电层72的材料可以类似于导电层62的材料，电介质层74的材料可以类似于电介质层22的材料，但不限于此。此外，3D存储器件102中的垂直结构30可以垂直地穿过交替导电/电介质叠层70和交替导电/电介质叠层60。在一些实施例中，垂直结构30的下部可以设置于穿过交替导电/电介质叠层60的第一沟道孔H1中，垂直结构30的上部可以设置于穿过交替导电/电介质叠层70的第二沟道孔H2中。第一沟道孔H1和第二沟道孔H2可以分别形成，第二沟道孔H2的形状和/或尺寸可以与第一沟道孔H1的不同，但不限于此。在一些实施例中，第二沟道孔H2可以进一步穿过设置于交替导电/电介质叠层70上的第三帽盖层76，第四帽盖层78可以设置于第三帽盖层76和垂直结构30上。
如图9和图10中所示，3D存储器件102的制造方法可以包括，但不限于以下步骤。在步骤S21中，可以在衬底10上形成第一交替电介质叠层，并可以在第一交替电介质叠层上形成第二交替电介质叠层。第一交替电介质叠层和第二交替电介质叠层的结构和材料可以类似于上述第一实施例的图2中所示的交替电介质叠层。在步骤S22中，可以形成穿过第一交替电介质叠层和第二交替电介质叠层的垂直结构30。在一些实施例中，可以在形成第二交替电介质叠层的步骤之前形成穿过第一交替电介质叠层的第一沟道孔H1，但不限于此。随后，执行步骤S23-S25。去除第一交替电介质叠层的底部电介质层，在衬底10和第一交替电介质叠层之间形成外延层50，并在外延层50上形成绝缘层52。步骤S23-S25的细节可以类似于上述第一实施例的图1和4-7中的步骤S13-S15，并将不再重复描述。随后，在步骤S26中，可以利用导电层(例如，导电层62和导电层72)替代第一交替电介质叠层和第二交替电介质叠层中的牺牲层，以分别形成交替导电/电介质叠层60和交替导电/电介质叠层70。值得指出的是，可以在形成外延层50的步骤之前形成垂直结构30，因此可以避免垂直结构30和/或形成垂直结构30的步骤对外延层50的影响。可以改善形成垂直结构30的工艺窗口，例如第一沟道孔H1和第二沟道孔H2之间的重叠条件的窗口，因为不必考虑垂直结构30和/或形成垂直结构30对外延层50的外延生长条件的影响。可以相应地提高3D存储器件101的制造良率。
为了总结以上描述，在本公开的3D存储器件及其制造方法中，可以在形成外延层的步骤之前形成垂直结构，以避免垂直结构和/或形成垂直结构的工艺对外延层的影响。可以改善形成垂直结构的工艺窗口，因为不必考虑垂直结构和/或形成垂直结构的工艺对外延层的外延生长条件的影响。可以由外延层上形成的绝缘层替代交替电介质叠层的底部电介质层，以用于减少外延层和交替电介质叠层的底部电介质层之间的界面处的缺陷。可以相应地提高3D存储器件的制造良率和电气性能。此外，对于双层或其他多层3D存储器结构来说，可以进一步改善制造良率，因为通过本公开的制造方法可以放大沟道孔之间的重叠窗口。
本领域的技术人员将容易发现，可以对该装置和方法做出多种修改和更改同时保持本发明的教导。因此，应当将以上公开理解为仅受所附权利要求的范围来限制。

Claims (20)

1.一种三维(3D)存储器件的制造方法，包括：
在衬底上形成交替电介质叠层；
形成在垂直于所述衬底的表面的垂直方向上穿过所述交替电介质叠层的垂直结构；
去除所述交替电介质叠层的底部电介质层；
在去除所述底部电介质层之后在所述衬底和所述交替电介质叠层之间形成外延层；以及
在所述外延层上形成绝缘层，其中所述绝缘层位于所述外延层和所述交替电介质叠层之间。
2.根据权利要求1所述的3D存储器件的制造方法，其中在形成所述绝缘层之前由间隙将所述外延层与所述交替电介质叠层分隔开。
3.根据权利要求1所述的3D存储器件的制造方法，其中通过对所述外延层执行氧化工艺而形成所述绝缘层。
4.根据权利要求1所述的3D存储器件的制造方法，其中所述外延层包括在与所述垂直方向正交的水平方向上位于所述绝缘层和所述垂直结构之间的突出部分。
5.根据权利要求1所述3D存储器件的制造方法，其中所述外延层的顶表面在所述垂直方向上比所述绝缘层的底表面更高。
6.根据权利要求1所述的3D存储器件的制造方法，还包括：
在形成所述交替电介质叠层之前在所述衬底中形成掺杂区，其中通过选择性外延生长(SEG)工艺在所述掺杂区上形成所述外延层。
7.根据权利要求1所述的3D存储器件的制造方法，其中所述垂直结构的一部分位于所述交替电介质叠层下方，所述垂直结构包括半导体层和围绕所述半导体层的存储层，并且所述制造方法还包括：
在形成所述外延层之前，去除所述存储层的一部分，以用于暴露所述半导体层的在所述交替电介质叠层下方的一部分，其中所述外延层与所述半导体层的所暴露的部分连接。
8.根据权利要求1所述的3D存储器件的制造方法，还包括：
在形成所述交替电介质叠层之前在所述衬底上形成虚设层，其中所述虚设层在所述垂直方向上位于所述衬底和所述交替电介质叠层之间；以及
在形成所述外延层之前去除所述虚设层。
9.根据权利要求8所述的3D存储器件的制造方法，还包括：
在去除所述虚设层之前并且在形成所述垂直结构之后，形成穿过所述交替电介质叠层并且暴露所述虚设层的一部分的缝隙。
10.根据权利要求1所述的3D存储器件的制造方法，其中所述交替电介质叠层包括在所述垂直方向上交替叠置的多个电介质层和多个牺牲层。
11.根据权利要求10所述的3D存储器件的制造方法，还包括：
利用导电层替换所述牺牲层，以形成交替导电/电介质叠层。
12.根据权利要求11所述的3D存储器件的制造方法，其中在形成所述绝缘层之前去除所述牺牲层，并且在形成所述绝缘层之后形成所述导电层。
13.根据权利要求1所述的3D存储器件的制造方法，其中所述底部电介质层的厚度小于所述交替电介质叠层中的每一个其他电介质层的厚度。
14.一种三维(3D)存储器件，包括：
衬底；
设置于所述衬底上的交替导电/电介质叠层，所述交替导电/电介质叠层包括在垂直于所述衬底的表面的垂直方向上交替叠置的多个电介质层和多个导电层；
在所述垂直方向上设置于所述衬底和所述交替导电/电介质叠层之间的外延层；以及
在所述垂直方向上穿过所述交替导电/电介质叠层以部分设置于所述外延层中的垂直结构，其中所述外延层包括在与所述垂直方向正交的水平方向上设置于所述垂直结构和所述交替导电/电介质叠层的底部电介质层之间的突出部分。
15.根据权利要求14所述的3D存储器件，其中所述交替导电/电介质叠层的所述底部电介质层在所述水平方向上围绕所述外延层的所述突出部分。
16.根据权利要求14所述3D存储器件，其中所述外延层的顶表面在所述垂直方向上比所述底部电介质层的底表面更高。
17.根据权利要求14所述的3D存储器件，其中所述垂直结构包括半导体层和围绕所述半导体层的存储层。
18.根据权利要求17所述的3D存储器件，其中所述外延层接触所述垂直结构的所述半导体层。
19.根据权利要求17所述的3D存储器件，其中所述外延层的所述突出部分围绕并且接触所述垂直结构的所述半导体层。
20.根据权利要求14所述的3D存储器件，其中所述外延层包括所述衬底上的掺杂阱区。
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