TWI632645B - 立體記憶體元件及其製作方法 - Google Patents

Abstract

一種立體(Three-Dimensional，3D)記憶體元件包括：多層堆疊結構(multi-layer stacks)、接觸層、記憶層以及通道層。多層堆疊結構包括縱向堆疊且彼此隔離的複數個導電層，並具有一個第一開口和一個第二開口，分別貫穿這些導電層中的至少二層。接觸層位於第一開口中，以導通被第一開口貫穿的至少二層導電層。記憶層位於第二開口中。通道層覆蓋於記憶層上，以於記憶層和通道層與被第二開口貫穿的至少二導電層重疊的複數個位置(cross points)上形成複數個記憶胞。

Description

立體記憶體元件及其製作方法

本揭露技術有關於一種高密度記憶體元件及其製作方法，特別是有關於一種立體(Three-Dimensional，3D)記憶體元件及其製作方法。

非揮發性記憶體(Non-Volatile Memory，NVM)元件，例如快閃記憶體，具有在移除電源時亦不丟失儲存於記憶單元中之資訊的特性。三維非揮發性記憶體元件，例如具有單閘極(single-gate)記憶胞、雙閘極(double gate)記憶胞和環繞式閘極(surrounding gate)記憶胞的三維快閃記憶體元件，包含複數個建構於多層堆疊結構(multi-layer stacks)之中，且具有垂直通道的記憶胞立體陣列，可達到更高的儲存容量以及更優異的資料保存可靠性和操作速度。目前已廣泛運用於用於可擕式音樂播放器、移動電話、數位相機等的固態大容量存儲應用。

以具有的單閘極垂直通道(Single-Gate Vertical Channel，SGVC)NAND記憶體元件為例，其製作方式是，先以蝕刻製程在多層堆疊結構中形成溝槽(trench)；之後再於溝槽的底部和側壁上依序形成包含氧化矽(silicon oxide)層、氮化矽(silicon nitride)層和氧化矽層(即，ONO複合層)的記憶層和由多晶矽材質所構成的通道層，藉以在溝槽的側壁上定義出複數個垂直串接的記憶胞，並進一步構成U形記憶胞串列結構。

其中，每一個U形記憶胞串列結構頂部的二個記憶胞可以分別作為串列選擇線(String Selection Line，SSL)和接地選擇線(Ground Selection Line，GSL)開關；而位於U形記憶胞串列結構底部的至少一個記憶胞則可作為反相輔助閘極(inversion assist gate，IG)開關，用來控制U形記憶胞串列結構中的其他記憶胞，藉以進行寫入/抹除操作。而相較於U形記憶胞串列結構中的其他記憶胞，串列選擇線開關、接地選擇開關和反相輔助閘極開關需要具備較大的臨界電壓。習知的作法，係藉由增加串列選擇線開關、接地選擇開關和反相輔助閘極開關的閘極厚度來增加其通道長度，以得到增大臨界電壓及降低漏電流的目的。

然而採用增加閘極厚度的方式，在形成多層堆疊結構時，製作串列選擇線開關、接地選擇開關和反相輔助閘極開關閘極的製程，必須與製作其他記憶胞之垂直閘極的製程分開進行，徒增製程步驟與成本。

因此有需要提供一種先進的立體記憶體元件及其製 作方法，以解決習知技術所面臨的問題。

本說明書的一實施例係揭露一種立體記憶體元件。此立體記憶體元件包括：多層堆疊結構(multi-layer stacks)、接觸層、記憶層以及通道層。多層堆疊結構包括縱向堆疊且彼此隔離的複數個導電層，並具有一個第一開口和一個第二開口，分別貫穿這些導電層中的至少二層。接觸層位於第一開口中，以導通被第一開口貫穿的至少二層導電層。記憶層位於第二開口中。通道層覆蓋於記憶層上，以於記憶層和通道層與被第二開口貫穿的至少二導電層重疊的複數個位置(cross points)上形成複數個記憶胞。

本說明書的另一實施例係揭露一種立體記憶體元件的製作方法。此立體記憶體元件的製作方法包括下述步驟：首先提供一個多層堆疊結構，此多層堆疊結構包括縱向堆疊且彼此隔離的複數個導電層，並具有一個第一開口和一個第二開口，分別貫穿這些導電層中的至少二層。然後，於第一開口中形成接觸層，以導通被第一開口貫穿的至少二導電層。並且於第二開口中依序形成記憶層和一通道層，覆蓋於該記憶層上，藉以於記憶層和通道層與被第二開口貫穿的至少二導電層重疊的複數個位置上形成複數個記憶胞。

根據上述實施例，本說明書是在提供一種立體記憶 體元件及其製作方法。先在多層堆疊結構中形成至少一個垂直通道記憶胞陣列。其中多層堆疊結構包括多個縱向堆疊且彼此隔離的導電層。之後，於多層堆疊結構中形成一個至少貫穿兩層導電層的開口。並在開口中形成接觸層，將被開口貫穿的至少二導電層導通。藉此使形成於此二導電層具有相同電位。

換言之，藉由接觸層來串接複數個導電層的閘極，藉以組成一個具有較高臨界電壓及較低漏電流的電晶體開關。當應用於垂直通道記憶體元件時，製作串列選擇線開關、接地選擇線開關和反相輔助閘極開關的製程可以與製作垂直記憶胞串列其他記憶胞的製程同時進行。可簡化記憶體元件的製程步驟，達到節省製程時間與成本的效果。另外，由於構成此電晶體開關的多個導電層係彼此導通，僅需使用單一個字元線接觸結構來與字元線電性連接。因此可大幅節省垂直通道記憶體元件的佈線空間。

在一些實施例中，由於用來作為記憶胞、串列選擇線開關、接地選擇開關和反相輔助閘極開關的閘極，皆係採用相同製程沉積條件依序完成，彼此具有相同的厚度。因此，在後續的導電層回蝕步驟中，不會因為厚度差異而產生蝕刻深度變異過大的問題。可增進後續製程步驟的製程裕度(process window)，提高製程良率。

100、200、300‧‧‧立體記憶體元件

101、201‧‧‧基材

102a-102j、202a-202j、302a-302j‧‧‧導電層

103、203‧‧‧絕緣層

104’、204’‧‧‧部分多層堆疊結構

104、204、304‧‧‧多層堆疊結構

104A、204A‧‧‧字元線銲墊

104B、204B‧‧‧記憶體陣列區

105、108、120a、122a、205a、205b、208a、208b、220a、221a、222a、222b‧‧‧開口

106、109、206、209‧‧‧接觸層

107、110、207、210‧‧‧介電材質

212‧‧‧溝槽

214A、214B‧‧‧脊狀堆疊

214A1-214A10、214B1-214B10‧‧‧導電條帶

215、315‧‧‧記憶層

216、316‧‧‧通道層

217、317‧‧‧垂直通道記憶胞串列

217A4-217A7、217B4-217B7、317A4-317A7、317B4-317B7‧‧‧電晶體單元

217S、317S‧‧‧串列選擇線開關

217G、317G‧‧‧接地選擇線開關

217AI、217BI、317AI、317BI‧‧‧反相輔助閘極開關

220‧‧‧串列選擇接觸插塞

221‧‧‧接地選擇接觸插塞

222‧‧‧反相輔助閘極接觸插塞

320‧‧‧凹室

S1-S14‧‧‧切線

T‧‧‧絕緣層的平均厚度

W‧‧‧開口的寬度

為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下：第1A圖至第1I圖係根據本說明書的一實施例所繪示之製作立體記憶體元件的一系列製程結構剖面示意圖；第2A圖係根據本說明書的一實施例繪示在基材的表面上形成部分多層堆疊結構的製程結構透視圖；第2B圖係沿著第2A圖的切線S2所繪示的結構剖面圖；第3A圖係繪示對第2A圖的部分多層堆疊結構進行圖案化製程之後的結構透視圖；第3B圖係沿著第3A圖的切線S3所繪示的結構剖面圖第4A圖係繪示在第4A圖的結構上形成接觸層以後的結構透視圖；第4B圖係沿著第4A圖的切線S4所繪示的結構剖面圖。

第5A圖係繪示在第4A圖的結構上沉積介電材質以後的結構透視圖；第5B圖係沿著第5A圖的切線S5所繪示的結構剖面圖；第6A圖係繪示在第5A圖的結構中形成完整多層堆疊結構以後的結構透視圖；第6B圖係沿著第6A圖的切線S6所繪示的結構剖面圖；第7A圖係繪示在第6A圖的多層堆疊結構中形成至少一個開口以後的結構透視圖； 第7B圖係沿著第7A圖的切線S7所繪示的結構剖面圖；第8A圖係繪示在第7A圖的結構中形成接觸層以後的結構透視圖；第8B圖係沿著第8A圖的切線S8所繪示的結構剖面圖；第9A圖係繪示在第8A圖的結構上沉積介電材質以後的結構透視圖；第9B圖係沿著第9A圖的切線S9所繪示的結構剖面圖；第10A圖係繪示在第9A圖的結構中形成複數條溝槽以後的結構透視圖；第10B圖係沿著第10A圖的切線S10所繪示的結構剖面圖；第11A圖係繪示在第10A圖的結構中形成記憶層和通道層以後的結構透視圖；第11B圖係沿著第11A圖的切線S11所繪示的結構剖面圖；第12A圖係繪示在第11A圖的結構中形成接地選擇接觸插塞(contact plug)、串列選擇接觸插塞和反相輔助閘極接觸插塞以後的結構透視圖；第12B圖係沿著第12A圖的切線S12所繪示的結構剖面圖；以及第13圖係根據本說明書的另一實施例所繪示之立體記憶體元件的部分結構剖面圖。

本說明書提供一種記憶體元件及其製作方法，可簡化記憶體元件的製程步驟，達到節省製程時間與成本的效果。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉數較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1A圖至第1I圖，第1A圖至第1I圖係根據本說明書的一實施例所繪示之製作立體記憶體元件的一系列製程結構剖面示意圖。製作立體記憶體元件的方法，包括下述步驟：首先在基材101的表面上形成包含多個導電層102a、102b、和102c的部分多層堆疊結構104’(如第1A圖所繪示)。

在本說明書的一些實施例中，形成部分多層堆疊結構104’的步驟包括進行多個沉積製程，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，沿著第1A圖所繪示的Z軸方向，在基材101上形成彼此交錯堆疊的複數個導電層102a、102b和102c以及複數個絕緣層103。其中，導電層102a、102b、102c和102d的厚度可以實質相等，且彼此 係藉由絕緣層103來加以隔離。

接著，對部分多層堆疊結構104’進行一圖案化製程，以於部分多層堆疊結構104’中形成至少一個開口。在本說明書的一些實施例中，係採用非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，對部分多層堆疊結構104’進行蝕刻，藉以在部分多層堆疊結構104’中形成至少一個貫穿導電層102a、102b和102c的開口105(如第1B圖所繪示)。

開口105的寬度W可以實質小於等於二倍絕緣層103的平均厚度T乘以一個共形比率(conformal ratio，r)(即W≦2×r×T)。其中，共形比率(r)係一預設值，可以隨著製程設計與製程裕度的需求加以調整。而值得注意的是，開口105的尺寸關係並不以此為限。例如在本說明書的另外一些實施例中，開口105的寬度W可以實質大於二倍絕緣層103的厚度T乘以共形比率(r)(即W>2×r×T)。

接著，形成接觸層106形成於開口105中，以導通被開口105貫穿的導電層102a、102b和102c。在本說明書的一些實施例中，係採用選擇性沉積(selective deposition)製程來形成接觸層106。接觸層106覆蓋於開口105a和105b的側壁以及底部，並與導電層102a、102b和102c電性接觸。構成接觸層106的材料可以是多晶矽、金屬、金屬氧化物或其他導電材質。在本實施例中，接觸層106由開口105底部向上延伸超過開口105， 並覆蓋位於部分多層堆疊結構104’最上層的絕緣層103上。其中，接觸層106覆蓋於部分多層堆疊結構104’最上層之絕緣層103的部份，具有與導電層102a、102b和102c的厚度實質相等的厚度(如第1C圖所繪示)。

之後，於接觸層106上方沉積介電材質107，並且填充開口105。在本說明書的一些實施例中，可以先沉積較厚的介電材質107於部分多層堆疊結構104’上；待介電材質107填滿開口105之後，再藉由平坦化製程，例如化學機械研磨(Chemical Mechanical Polish，CMP)，移除一部分的介電材質107，使位於部分多層堆疊結構104’頂部的一部分介電材質107具有與介電層103之平均厚度T相同的厚度(如第1D圖所繪示)。

後續，在介電材質107上方形成複數個導電層102d、102e、102f、102g、102h、102i和102j以及複數個絕緣層103，構成完整的多層堆疊結構104。在本說明書的一些實施例中，形成多層堆疊結構104的步驟，包括進行多個沉積製程，例如低壓化學氣相沉積製程，沿著Z軸方向，在介電材質107上方形成彼此交錯堆疊的複數個導電層102d、102e、102f、102g、102h和102i以及複數個絕緣層103。其中，導電層102d、102e、102f、102g、102h、102i和102j彼此之間係藉由絕緣層103來加以隔離，導電層102d、102e、102f、102g、102h、102i和102j的材料和結構(例如，厚度)可以與導電層102a、102b和102c實質相同(如第1E圖所繪示)。

接著，圖案化多層堆疊結構104以形成至少一個開口。在本說明書的一些實施例中，圖案化多層堆疊結構104的步驟，包括採用非等向蝕刻製程，例如反應離子蝕刻製程，對多層堆疊結構104進行蝕刻，藉以在多層堆疊結構10中形成開口108，貫穿位於多層堆疊結構104頂部的導電層102h、102i和102j(如第1F圖所繪示)。

接著，於開口108中形成接觸層109，以導通被開口貫穿108的導電層102h、102i和102j。在本說明書的一些實施例中，係採用選擇性沉積製程，於開口108的側壁以及底部形成接觸層109，並與導電層102h、102i和102j電性接觸。構成接觸層109的材料可以是多晶矽、金屬、金屬氧化物或其他導電材質。在本實施例中，接觸層109可以延伸超過開口108，並覆蓋於多層堆疊結構104最上層的導電層介電層103上。接觸層109覆蓋於多層堆疊結構104之最上層絕緣層103的部分，具有與穿導電層102h、102i和102j實質相等的厚度(如第1G圖所繪示)。

之後，於接觸層109上方沉積介電材質110，並且填充開口108。在本說明書的一些實施例中，可以先沉積較厚的介電材質110於多層堆疊結構104上；待介電材質110填滿開口108之後，再藉由平坦化製程，例如化學機械研磨，移除一部分的介電材質110，使位於多層堆疊結構104頂部的一部分介電材質110具有與介電層103之平均厚度T相同的厚度(如第1H圖所繪示)。

後續分別在接觸層106和109上方形成接觸插塞120和122。本說明書的一些實施例中，形成接觸插塞120和122的步驟，包括分別以接觸層109和106為蝕刻停止層來進行蝕刻製程，在多層堆疊結構104中形成貫穿介電材質110的開口120a以及貫穿介電材質110和107、導電層102d、102e、102f、102g、102h、102i和102j以及絕緣層103的開口122a，分別將一部分的接觸層109以及一部分的接觸層106暴露於外。之後再以導電材料，例如多晶矽或金屬矽化物、金屬，例如鋁(Al)、銅(Cu)、鎢(W)、金(Au)、銀(Ag)、鉑金(Pt)或上述之任意組合，填充於開口120a和122a中(如第1I圖所繪示)。

後續，再實施複數個後段製程，在分別在每一個導電層102-102j上形成一個電晶體元件(未繪示)，進而構成立體記憶體元件100。其中，導電層102-102j分別為這些電晶體元件的閘極。在本說明書的一些實施例中，形成在多層堆疊結構104頂部之導電層102h、102i和102j的電晶體元件，可以藉由接觸層109將其閘極並聯。通過接觸層109並聯的多個電晶體元件，可以結合起來做為立體記憶體元件100的串列選擇線開關或接地選擇線開關。形成在多層堆疊結構104底部之導電層102a、102b和102c的電晶體元件，可以藉由接觸層106將其閘極並聯。通過接觸層106並聯的多個電晶體元件，可以結合起來做為立體記憶體元件100的反相輔助閘極開關或接地選擇開關。

在本說明書的一實施例中，立體記憶體元件100可 以是一種單閘極垂直通道(Single-Gate Vertical Channel，SGVC)記憶體元件，例如立體NAND快閃記憶體元件(3D NAND flash)。但在其他實施例中，立體記憶體元件100並不以此為限。任何立體記憶體元件，只要具有以接觸層並聯多個垂直堆疊之電晶體元件的閘極者，都包含於本說明書之實施例的精神範圍之中。

以下特舉出一種製作立體NAND快閃記憶體元件及其製作方法來做進一步說明。立體NAND快閃記憶體元件的製作方法，包括下述步驟：首先在基材201的表面上形成包含多個導電層202a、202b、和202c的部分多層堆疊結構204’。請參照第2A圖和第2B圖，第2A圖係根據本說明書的一實施例繪示在基材201的表面上形成部分多層堆疊結構204’的製程結構透視圖。第2B圖係沿著第2A圖的切線S2所繪示的結構剖面圖。

在本說明書的一些實施例中，形成部分多層堆疊結構104’的步驟包括進行多個沉積製程，例如低壓化學氣相沉積製程，沿著第2A圖所繪示的Z軸方向，在基材201上形成彼此交錯堆疊的複數個導電層202a、202b和202c以及複數個絕緣層203。其中，導電層202a、202b、202c和202d的厚度可以實質相等，且彼此係藉由絕緣層203來加以隔離。

在本說明書的一些實施例中，導電層202a、202b和202c的材質，可以包含摻雜有磷或砷的n型多晶矽(或n型磊晶單晶矽)、摻雜有硼的p型多晶矽(或p型磊晶單晶矽)、無摻雜的的多晶矽、金屬矽化物(silicides)，例如矽化鈦(TiSi)、矽化鈷 (CoSi)或矽鍺(SiGe)、氧化物半導體(oxide semiconductors)，例如氧化銦鋅(InZnO)或氧化銦鎵鋅(InGaZnO)、金屬，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鈷(Co)、鎳(Ni)、氮化鈦(TiN)、氮化鉭(TaN)或氮化鉭鋁(TaAlN)，或兩種或多種上述材質之組合物所構成。絕緣層103可以由介電材料，例如矽氧化物(oxide)、矽氮化物(nitride)、矽氮氧化物(oxynitride)、矽酸鹽(silicate)或其他材料，所構成。

接著，對部分多層堆疊結構204’進行一圖案化製程，以於部分多層堆疊結構204’中形成至少一個開口。請參照第3A圖和第3B圖，第3A圖係繪示對第2A圖的部分多層堆疊結構204’進行圖案化製程之後的結構透視圖。第3B圖係沿著第3A圖的切線S3所繪示的結構剖面圖。

在本說明書的一些實施例中，係採用非等向蝕刻製程，例如反應離子蝕刻製程，對部分多層堆疊結構204’進行蝕刻，藉以在部分多層堆疊結構204’的字元線銲墊204A(但並不以此為限)中形成多個貫穿導電層202a、202b和202c的開口，例如開口205a和205b。在本實施例中，開口205a和205b具有實質相同的寬度W。

開口205a和205b的寬度W可以實質小於等於二倍導電層202a、202b和202c的平均厚度T乘以一個共形比率(conformal ratio，r)(即W≦2×r×T)。其中，共形比率(r)係一預設值，可以隨著製程設計與製程裕度的需求加以調整。而值得注意 的是，開口205a和205b的尺寸關係並不以此為限。例如在本說明書的另外一些實施例中，開口205a和205b的寬度W可以實質大於二倍202a、202b和202c的厚度T乘以共形比率(r)(即W>2×r×T)。

接著，形成接觸層206形成於開口205a和205b中，以導通被開口205a和205b貫穿的導電層202a、202b和202c。請參照第4A圖和第4B圖，第4A圖係繪示在第3A圖的結構中形成接觸層206以後的結構透視圖。第4B圖係沿著第4A圖的切線S4所繪示的結構剖面圖。

在本說明書的一些實施例中，係採用選擇性沉積製程來形成接觸層206。接觸層206覆蓋於開口205a和205b的側壁以及底部，並與導電層202a、202b和202c電性接觸。構成接觸層206的材料可以是多晶矽、金屬、金屬氧化物或其他導電材質。在本實施例中，接觸層206由開口205a和205b底部向上延伸超過開口205a和205b，並覆蓋位於部分多層堆疊結構204’最上層的絕緣層203上。接觸層20覆蓋於部分多層堆疊結構204’最上層絕緣層203的部份，具有與穿導電層202a、202b和202c實質相等的厚度。

之後，於接觸層206上方沉積介電材質207，並且填充開口205a和205b。請參照第5A圖和第5B圖，第5A圖係繪示在第4A圖的結構上沉積介電材質207以後的結構透視圖。第5B圖係沿著第5A圖的切線S5所繪示的結構剖面圖。

在本發明的一些實施例中，由於開口205a和205b的寬度W尺寸較大(例如，W>2×r×T)。因此必須沉積較厚的介電材質207於部分多層堆疊結構204’上，方能填滿開口205a和205b。在這種狀況下，可以先沉積較厚的介電材質207於部分多層堆疊結構204’上；待介電材質207填滿開口205a和205b之後，再藉由平坦化製程，例如化學機械研磨，移除一部分的介電材質207，使位於部分多層堆疊結構204’頂部一部分的介電材質207具有與介電層203之平均厚度T相同的厚度。

後續，在介電材質207上方形成複數個導電層202d、202e、202f、202g、102h、202i和202j以及複數個絕緣層203，構成完整的多層堆疊結構204。請參照第6A圖和第6B圖，第6A圖係繪示在第5A圖的結構中形成完整的多層堆疊結構204以後的結構透視圖。第6B圖係沿著第6A圖的切線S6所繪示的結構剖面圖。

在本說明書的一些實施例中，形成多層堆疊結構204的步驟，包括進行多個沉積製程，例如低壓化學氣相沉積製程，沿著Z軸方向，在介電材質207上方形成彼此交錯堆疊的複數個導電層202d、202e、202f、202g、202h和202i以及複數個絕緣層203。在本實施例中，導電層202d、202e、202f、202g、202h、202i和202j彼此之間係藉由絕緣層103來加以隔離，導電層202d、202e、202f、202g、202h、202i和202j的材料和結構(例如，厚度)可以與導電層202a、202b和202c實質相同。

接著，圖案化多層堆疊結構204以形成至少一個開口。請參照第7A圖和第7B圖，第7A圖係繪示在第6A圖的多層堆疊結構204中形成開口208a和208b以後的結構透視圖。第7B圖係沿著第7A圖的切線S7所繪示的結構剖面圖。

在本說明書的一些實施例中，圖案化多層堆疊結構204的步驟，包括採用非等向蝕刻製程，例如反應離子蝕刻製程，對多層堆疊結構204進行蝕刻，藉以在多層堆疊結構204的字元線銲墊204A(但並不以此為限)中形成至少一個開口，例如開口208a和208b，貫穿位於多層堆疊結構204頂部的導電層202h、202i和202j。

為了方便說明起見，在本實施例中，開口208a和208b與開口205a和205b至少有一部分重疊，且開口208a和208b的寬度尺寸實質與開口205a和205b相同。但在本說明書實施例並不以此為限，在其他實施例中，開口208a和208b與開口205a和205b並未相互重疊。開口208a和208b的寬度尺寸可以大於或小於開口205a和205b的寬度尺寸。

接著，於開口208a和208b中形成接觸層209，以導通被開口貫穿208a和208b的導電層202h、202i和202j。請參照第8A圖和第8B圖，第8A圖係繪示在第7A圖的結構中形成接觸層209以後的結構透視圖。第8B圖係沿著第8A圖的切線S8所繪示的結構剖面圖。

在本說明書的一些實施例中，係採用選擇性沉積製 程，於開口208a和208b的側壁以及底部形成接觸層209，並與導電層202h、202i和202j電性接觸。構成接觸層209的材料可以是多晶矽、金屬、金屬氧化物或其他導電材質。在本實施例中，接觸層209可以延伸超過開口208a和208b，並覆蓋於多層堆疊結構204最上層的導電層介電層203上。

之後，於接觸層209上方沉積介電材質210，並且填充開口208a和208b。請參照第9A圖和第9B圖，第9A圖係繪示在第8A圖的結構上沉積介電材質210以後的結構透視圖。第9B圖係沿著第9A圖的切線S9所繪示的結構剖面圖。

在本說明書的一些實施例中，由於開口208a和208b的寬度W尺寸較大(例如，W>2×r×T)。因此必須沉積較厚的介電材質210於多層堆疊結構204上，方能填滿開口208a和208b。在這種狀況下，可以待介電材質210填滿開口208a和208b之後，再藉由平坦化製程，例如化學機械研磨，移除一部分的介電材質210，使位於多層堆疊結構204頂部的一部分介電材質210具有與介電層203之平均厚度T相同的厚度。

後續，在多層堆疊結構204中形成至少一條垂直通道記憶胞串列，例如垂直通道記憶胞串列。形成垂直通道記憶胞串列的方法包括下述步驟：首先，在多層堆疊結構204的記憶體陣列區204B中形成至少一條溝槽212，將多層堆疊結構204區分成複數個脊狀堆疊(ridge stacks)214A和214B。請參照第10A圖和第10B圖，第10A圖係繪示在第9A圖的結構中形成複數條溝 槽212以後的結構透視圖。第10B圖係沿著第10A圖的切線S10所繪示的結構剖面圖。

在本說明書的一些實施例中，係採用非等向蝕刻製程，例如反應離子蝕刻製程，對多層堆疊結構204的記憶體陣列區進行蝕刻。藉以在多層堆疊結構204的憶體陣列區204B之中形成沿著X橫向延伸且沿Z軸縱向延伸的複數條溝槽212，將多層堆疊結構204分割成複數個脊狀堆疊214A和214B，並將一部分最底層的介電層203經由溝槽212曝露於外。

每一個脊狀堆疊214A和214B都包含複數個條狀的導電條帶。例如在本實施例中，脊狀堆疊214A具有沿著Z軸方向向上堆疊的導電條帶214A1-214A10；脊狀堆疊214B具有沿著Z軸方向向上堆疊的導電條帶214B1-214B10。

其中，位於脊狀堆疊214A和214B之底部的導電條帶214A1和214B1係由圖案化後的導電層202a所構成；導電條帶214A2和214B2係由圖案化後的導電層202b所構成；導電條帶214A3和214B3係由圖案化後的導電層202c；導電條帶214A4和214B4係由圖案化後的導電層202d所構成；導電條帶214A5和214B5係由圖案化後的導電層202e所構成；導電條帶214A6和214B6係由圖案化後的導電層202f所構成；導電條帶214A7和214B7係由圖案化後的導電層202g所構成；導電條帶214A8和214B8係由圖案化後的導電層202h所構成；導電條帶214A9和214B9係由圖案化後的導電層202i所構成；以及位於脊狀堆疊 214A和214B之頂部的導電條帶214A10和214B10、係由圖案化後的導電層202j所構成。

位於脊狀堆疊214A中的導電條帶214A1、214A2和214A3，藉由一部分圖案化的接觸層206電性連接；位於脊狀堆疊214B中的導電條帶214B1、214B2和214B3，藉由另一部分圖案化的接觸層206電性連接。位於脊狀堆疊214A中的導電條帶214A8、214A9和214A10，藉由一部分圖案化的接觸層209電性連接；位於脊狀堆疊214B中的導電條帶214B8、214B9和214B10，藉由另一部分圖案化的接觸層209電性連接。

之後，形成記憶層215和通道層216覆蓋脊狀堆疊214A和214B。請參照第11A圖和第11B圖，第11A圖係繪示在第10A圖的結構中形成記憶層215和通道層216以後的結構透視圖。第11B圖係沿著第11A圖的切線A11所繪示的結構剖面圖。在本說明書的一些實施例中，是採用沉積製程，於脊狀堆疊214A和214B的側壁以及溝槽212底部形成具有電荷捕捉結構(charge trapping structure)，的記憶層215。並於記憶層215上形成半導體通道層216。進而在脊狀堆疊214A和214B的導電條帶214A4-214A7和214B4-214B7與記憶層215和通道層216三者重疊的位置(cross point)，分別定義出複數個電晶體單元217A4-217A7以及217B4-217B7。

記憶層215的電荷捕捉結構可以是一種複合多疊層，其係選自於由矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide、 ONO)結構、一矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)結構、一矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)結構、一能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)結構、一氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon，TANOS)結構以及一金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)結構所組成之一族群。半導體通道層216可以由摻雜有磷或砷的n型多晶矽，或n型磊晶單晶矽所構成。此外，半導體通道層216也可以由摻雜有硼的p型多晶矽，或p型磊晶單晶矽所構成。

在本實施例中，半導體通道層216係由n型多晶矽所構成，其中一部分的半導體通道層216覆蓋在相鄰之脊狀堆疊214A和214B以及用來隔離脊狀堆疊214A和214B之溝槽212的底部。藉以分別在脊狀堆疊214A和214B之間形成一個U形通道薄膜，用來串接形成於脊狀堆疊214A和214B上的複數個電晶體單元217A4-217A7以及217B4-217B7，進而形成U形記憶胞串列217。

其中，位於脊狀堆疊214A之中間階層的電晶體單元217A4、217A5、217A6和217A7以及位於脊狀堆疊214B之中 間階層的電晶體單元217B4、217B5、217B6和217B7可用來作為記憶胞。位於脊狀堆疊214A之底部的導電條帶214A1、214A2和214A3係藉由一部分的接觸層206電性連接；位於脊狀堆疊214B之底部的導電條帶214B1、214B2和214B3則係藉由另一部分的接觸層206電性連接；可以分別作為U形記憶胞串列217的反相輔助閘極開關217AI和217BI。位於脊狀堆疊214A之頂部的導電條帶214A8、214A9和214A10係介由一部分接觸層209電性連接，可以作為U形記憶胞串列217的串列選擇線開關217S。位於脊狀堆疊214B之頂部的導電條帶214B8、214B9和214B10係介由另一部分介由接觸層209電性連接，可以作為U形記憶胞串列217的接地選擇開關217G。

之後，在溝槽212中填充介電材質層(未繪示)。在本說明書的一些實施例中，形成介電材質層的材質可以包含二氧化矽、氮化矽、氮氧化矽、高介電係數(high-k)材料或上述材料的任意組合。

值得注意的是，雖然第11A圖和第11B圖僅繪示由二個脊狀堆疊(脊狀堆疊214A和214B)所形成的一條U形記憶胞串列217。但其僅係為了清楚描述起見而繪示，並非用以限定本發明。在本說明書的一些實施例之中，立體記憶體元件可以包括更多的脊狀堆疊以及更多的U形記憶胞串列，進而形成一個立體記憶胞陣列。另外，在本實施例中，開口208a和208b以及接觸層209係先於U形記憶胞串列217形成。

後續，請參照第12A圖和第12B圖，第12A圖係繪示在第11A圖的結構上方形成串列選擇接觸插塞220、接地選擇接觸插塞221、和反相輔助閘極接觸插塞222以後的結構透視圖。第12B圖係沿著第12A圖的切線S12所繪示的結構剖面圖。

在本說明書的一些實施例中，形成串列選擇接觸插塞220、接地選擇接觸插塞221和反相輔助閘極接觸插塞222的步驟，包括以接觸層209為蝕刻停止層來進行蝕刻製程，在脊狀堆疊214A和214B中形成貫穿介電材質210的開口222a、222b，將一部分的接觸層209暴露於外。並以接觸層206為蝕刻停止層來進行蝕刻製程，在脊狀堆疊214A和214B中形成貫穿介電材質210和207、導電層202d、202e、202f、202g、202h、202i、202j和209以及絕緣層203的開口220a和221a，將一部分的接觸層206暴露於外。之後再以導電材料，例如多晶矽或金屬矽化物、金屬，例如鋁(Al)、銅(Cu)、鎢(W)、金(Au)、銀(Ag)、鉑金(Pt)或上述之任意組合，填充於開口220a、221a、222a和222b中。

後續，在脊狀堆疊214A和214B頂部形成至少一條位元線(未繪示)連接串列選擇接觸插塞220；形成一共同源極線(未繪示)連接接地選擇接觸插塞221。並形成至少一控制線(未繪示)連接反相輔助閘極接觸插塞222。同時，在字元線銲墊204A形成階梯狀的複數個字元線接觸結構(未繪示)，使位於脊狀堆疊214A和214B之相同階層中用來形成層記憶胞的導電條帶214A4-214A7和214B4-214B7，分別連接至不同的字元線(未繪示)。 完成立體記憶體元件200的製備。

由於串列選擇線開關217S、接地選擇線開關217G以及反相輔助閘極開關217AI和217BI皆係分別由複數個導電條帶214A8-214A10、214B8-214B10、214A1-214A3和214B1-214B3，分別通過接觸層206和209串接所構成。因此，相較於習知技術所使用的開關，可以具有較大的臨界電壓及較低的漏電流。再加上，串列選擇線開關217S和、接地選擇線開關217G反相輔助閘極開關217AI和217BI之閘極結構的導電條帶214A8-214A10、214B8-214B10、214A1-214A3和214B1-214B3係分別由圖案化的導電層202a-202c和202h-202j所形成；而構成U形記憶胞串列217記憶胞之閘極結構的導電條帶214A4-214A7和214B4-214B7係分別由圖案化的導電層202d-202g所形成。因此，串列選擇線開關217S和、接地選擇線開關217G反相輔助閘極開關217AI和217BI的閘極結構和U形記憶胞串列217之記憶胞的閘極結構可藉由相同沉積製程來完成。此舉有助於簡化立體記憶體元件200的製程步驟，降低時間和成本。

在本實施例中，雖然串列選擇線開關217S、接地選擇線開關217G以及反相輔助閘極開關217AI和217BI係由分別位於不同階層的導電層202a、202b、202c、202g、202h、202i和202j所構成。但由於這些導電層202a、202b、202c、202g、202h、202i和202j分別被一部分接觸層206和209所串接。因此，串列選擇線開關217S、接地選擇線開關217G和反相217AI和217BI 的每一者，僅需要單一個接觸結構，例如串列選擇接觸插塞220、接地選擇接觸插塞221和反相輔助閘極接觸插塞222，即可分別與位元線、共同源極線和控制線(未繪示)連接。而不需要個別形成複數個接觸插塞將這些導電層202a、202b、202c、202g、202h、202i和202j分別連接至相對應的位元線、共同源極線和控制線(未繪示)。因此可大幅減少立體記憶體元件200的佈線空間。

請參照第13圖，第13圖係根據本說明書的另一實施例所繪示之垂直通道NAND記憶體元件300的部分結構剖面圖。在本實施例中，立體記憶體元件300的記憶層315分別延伸進入由導電層302a-302j與絕緣層303所定義的凹室320之中。垂直通道NAND記憶體元件300的製作方式，包括在尚未形成記憶層315之前，先對脊狀堆疊314A和314B進行回蝕，移除被溝槽312暴露於外的一部分導電層302a-302j，以於兩相鄰絕緣層303之間分別形成一個凹室320。後續，再於溝槽312中形成記憶層315，至少一部分延伸進入凹室320之中。之後，並在記憶層315上形成通道層316，以分別在脊狀堆疊314A和314B的導電層302d-302g、記憶層315和通道層316的交叉點上形成一個電晶體元件317A4-317A7和317B4-317B7。再進行數個後段製程(未繪示)完成記憶胞串列317立體記憶體元件300的製備。

其中，位於脊狀堆疊314A之中間階層的電晶體單元317A4、317A5、317A6和317A7以及位於脊狀堆疊314B之中間階層的電晶體單元317B4、317B5、317B6和317B7可用來作 為垂直通道記憶胞串列317的記憶胞。位於脊狀堆疊314A和314B之底部的導電層302a、302b和302c分別藉由接觸層206電性連接，可以分別作為記憶胞串列317的反相輔助閘極開關317AI和317BI。位於脊狀堆疊314A和314B之頂部的導電層302h、302i和302j分別藉由另一個接觸層209電性連接，可以分別作為記憶胞串列317的串列選擇線開關317S和接地選擇線開關317G。如前所述，由於用來作為串列選擇線開關317S、接地選擇線開關317G、反相輔助閘極開關317AI和317BI以及記憶胞之電晶體單元的閘極，皆係由導電層302a-302j所構成，其可由相同的沉積製程來製作，且具有相同的厚度。因此，在後續移除一部分導電層302a-302j、接觸層206和209形成凹室320的回蝕製程中，不會因為閘極的厚度差異而產生回蝕深度不均一的現象，進而造成電晶體單元之閘極尺寸變異過大，影響元件效能及製程良率的問題。

根據上述實施例，本說明書是在提供一種立體記憶體元件及其製作方法。其係在多層堆疊結構的多個縱向堆疊且彼此隔離之導電層中形成至少一個垂直通道記憶體陣列。並且在形成垂直通道記憶體陣列之前或之後，於多層堆疊結構中形成一個至少貫穿兩層導電層的開口，並在開口中形成接觸層，將被開口貫穿的至少二導電層導通。藉此使形成於此二導電層具有相同電位。

換言之，係將垂直通道記憶體陣列中複數個以垂直 通道串接的電晶體單元以閘極併聯的方式組成一個具有較高臨界電壓和較低漏電流的電晶體開關。當應用於垂直通道記憶體元件時，不需要將製作串列選擇線開關、接地選擇線開關和反相輔助閘極開關的製程與製作垂直串列記憶胞的製程分開，可簡化記憶體元件的製程步驟，達到節省製程時間與成本的效果。另外，由於構成此電晶體開關的記憶胞閘極以彼此導通，因此僅需使用單一個字元線接觸結構，即可使電晶體開關與字元線電性連接，可大幅節省元件的佈線空間。

在一些實施例中，由於用來作為串列記憶胞、串列選擇線開關、接地選擇線開關和反相輔助閘極開關的導電層皆係以相同製程沉積條件依序完成，具有相同的厚度。因此，在製作的導電層回蝕步驟中，不會因為厚度差異而產生蝕刻深度變異過大的問題。可增進後續製程步驟的製程裕度，提高製程良率。

Claims (10)

1. 一種立體(Three-Dimensional，3D)記憶體元件，包括：一多層堆疊結構(multi-layer stacks)，包括縱向堆疊且彼此隔離的複數個導電層，並具有一第一開口和一第二開口，分別貫穿該些導電層之至少二者；一第一接觸層，位於該第一開口中，以導通被該第一開口貫穿的至少二該些導電層；一記憶層，位於第二開口中；以及一通道層，覆蓋於該記憶層上，以於該記憶層和該通道層與被該第二開口貫穿的該些導電層重疊的複數個位置(cross points)上形成複數個記憶胞。
2. 如申請專利範圍1所述之立體記憶體元件，其中該第一接觸層導通該至少二導電層，用來作為一串列選擇線開關(String Selection Line Switch)或一接地選擇線開關(Ground Selection Line Switch)。
3. 如申請專利範圍2所述之立體記憶體元件，更包括：一第三開口貫穿至少二該導電層；以及一第二接觸層，位於該第三開口中，以導通被該第三開口貫穿的該至少二導電層，用來作為一反相輔助閘極(Inversion assist Gate，IG)或一接地選擇線開關。
4. 如申請專利範圍1所述之立體記憶體元件，其中該些導電層具有相同的一厚度，且該第一開口的一寬度(W)，實質小於等於二倍該厚度(T)乘以一共形比率(conformal ratio)或實質大於二倍該厚度乘以一共形比率。
5. 如申請專利範圍1所述之立體記憶體元件，更包括複數個凹室由該第二開口延伸進入多層堆疊結構中，且該記憶層至少一部份延伸進入該些凹室。
6. 一種立體記憶體元件的製作方法，包括：提供一多層堆疊結構(multi-layer stacks)，包括縱向堆疊且彼此隔離的複數個導電層，並具有一第一開口和一第二開口，分別貫穿該些導電層之至少二者；於該第一開口中形成一第一接觸層，以導通被該第一開口貫穿的至少二該些導電層；於第二開口中形成一記憶層；以及形成一通道層，覆蓋於該記憶層上，以於該記憶層和該通道層與被該第二開口貫穿的至少二該些導電層重疊的複數個位置上形成複數個記憶胞。
7. 如申請專利範圍6所述之立體記憶體元件的製作方法，其中被 該第一開口貫穿的該至少二導電層，用來作為一串列選擇線開關或一接地選擇線開關。
8. 如申請專利範圍7所述之立體記憶體元件的製作方法，更包括：於該堆疊形成一第三開口，以貫穿至少二導電層；以及於該第三開口形成一第二接觸層，以導通被該第三開口貫穿的該至少二導電層，用來作為一反相輔助閘極開關或一接地選擇線開關。
9. 如申請專利範圍6所述之立體記憶體元件的製作方法，其中該些導電層具有相同的一厚度，且該第一開口具有一寬度實質小於等於二倍的該厚度乘以一共形比率。
10. 如申請專利範圍6所述之立體記憶體元件的製作方法，其中該些導電層具有相同的一厚度，且該第一開口具有一寬度實質大於二倍該厚度乘以一共形比率。