TWI683422B - 新穎的3d nand記憶體元件及其形成方法 - Google Patents

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Abstract

在記憶體元件中，在基底上形成包括第一通道結構、多個第一字元線層和第一絕緣層的下儲存單元串。所述第一通道結構從基底伸出，並且穿過所述第一字元線層和所述第一絕緣層。堆疊間接觸點形成在所述下儲存單元串之上並與所述第一通道結構連接。在堆疊間接觸點之上形成上儲存單元串。所述上儲存單元串包括第二通道結構、多個第二字元線和第二絕緣層。所述第二通道結構穿過所述第二字元線和所述第二絕緣層，並且延伸到堆疊間接觸點中，並且進一步橫向延伸到所述第二絕緣層中。所述第二通道結構的通道介電區在所述堆疊間接觸點上方。

Description

新穎的3D NAND記憶體元件及其形成方法
本發明大體上關於一種非易失性記憶體元件，更具體言之，其係關於一種通道結構沿豎直方向延伸的豎直型3D NAND記憶體元件。
隨著積體電路中的元件的臨界尺寸縮小到了常用儲存單元技術的極限，設計者一直期望用於對儲存單元的多個平面進行堆疊以實現更高的儲存容量並且實現更低的每位元(bit)成本的技術。
本發明的構思涉及非易失性記憶體元件，更具體而言，涉及其中的通道結構沿豎直方向延伸的豎直型3D NAND記憶體元件。在電子產品的尺寸逐漸減小時，可能要求這些產品以更高的容量執行資料處理。相應地，可以提高電子產品中使用的半導體記憶體元件的整合度。一種提高半導體記憶體元件整合度的方法可以涉及具有豎直結構而非平面電晶體結構的非易失性記憶體元件。
與平面電晶體結構相比，3D NAND記憶體元件的豎直結構涉及更加關鍵且複雜的製程。隨著3D NAND記憶體元件向具有更多的儲存單元層發展，從而以更低的每位元成本實現更高密度的配置變遷，對結構及其製造方法的改進變得越來越有挑戰性。
一種3D NAND記憶體元件可以包括多個儲存單元串。每個儲存單元串可以具有多個儲存單元層，它們通過多個絕緣層相互分隔開。所述多個儲存單元層分別可以是底部選擇閘、頂部選擇閘和多個字元線。每個儲存單元串還可以具有對應的通道結構，所述通道結構被形成為豎直穿過儲存單元層和絕緣層的態樣。儲存單元層和絕緣層沿著通道結構的側壁交互堆疊。隨著3D NAND記憶體元件向具有增多的儲存單元層發展，從而以更低的每位元成本實現更高密度的配置變遷，其將面臨更多的製造挑戰。在一個示例中，難以在常規的乾蝕刻製程的基礎上蝕刻穿過增多的儲存單元層。可以實施一種新的3D NAND結構，其包括下堆疊、上堆疊、以及被設置來連接下堆疊和上堆疊的多個堆疊間接觸點。所述下堆疊包括形成於基底之上的多個下儲存單元串。每個所述的下儲存單元串都包括多個下儲存單元層和下絕緣層。每個下儲存單元串還包括對應的下通道結構，所述下通道結構從基底表面豎直伸出，並且穿過下儲存單元層和下絕緣層。在下堆疊之上形成多個堆疊間接觸點。每個所述的多個堆疊間接觸點都與對應的下通道結構連接。所述上堆疊包括形成於所述堆疊間接觸點之上的多個上儲存單元串。每個所述上儲存單元串都包括多個上儲存單元層和上絕緣層。每個上儲存單元串進一步包括豎直穿過上儲存單元層和上絕緣層的對應上通道結構。每個上通道結構進一步延伸到對應的堆疊間接觸點中。如此，形成了包括下儲存單元串、上儲存單元串、以及連接下儲存單元串和上儲存單元串的堆疊間接觸點的完整的儲存單元串。
所述上通道結構可以具有帶有側壁和底部部分的圓柱形狀。所述上通道結構可以包括在所述堆疊間接觸點之上並沿著所述通道結構的側壁形成的上阻擋層。所述上阻擋層會與所述上儲存單元層和所述上絕緣層直接接觸。所述上通道結構還可以包括形成於所述上阻擋層之上的上電荷儲存層、形成於所 述上電荷儲存層之上的上穿隧層、以及形成於所述上穿隧層之上的上通道層。 在一些實施例中，通過使所述堆疊間接觸點產生部分凹陷而使得所述上通道結構能進一步延伸到所述堆疊間接觸點中。所述堆疊間接觸點的凹陷部分可以具有側壁和底部部分。所述上通道結構與所述堆疊間接觸點的凹陷部分的側壁和底部部分直接接觸。可以在所述堆疊間接觸點的凹陷部分中形成所述堆疊間接觸點和所述上通道結構之間的重疊區。所述重疊區具有L足形，並且所述上阻擋層與所述堆疊間接觸點的凹陷部分的側壁直接接觸。
在3D NAND記憶體元件的操作期間，向與堆疊間接觸點相鄰的最下部的上儲存單元層施加正電壓。基於電容耦合效應，所施加電壓的一部分會被傳遞至與最下部的上儲存單元層重疊的上電荷儲存層的部分。在該部分的所施加電壓能夠在與最下部的上儲存單元層重疊的上通道層的部分中排斥電洞並吸引電子。在該部分所施加的電壓足夠高時，與最下部的上儲存單元層重疊的上通道層的部分可以被反轉，其能夠在所述上通道層和所述上穿隧層的介面處形成反轉層。所述反轉層已經在3D NAND記憶體元件的運作期間耗盡了電洞並且獲得了低電阻。與此同時，重疊區中的上通道層部分可能因為沿著重疊區的側壁存在相鄰的上阻擋層、上電荷儲存層和上穿隧層而未被反轉。可能基於堆疊間接觸點以及沿著重疊區側壁的上阻擋層、上電荷儲存層、上穿隧層和上通道層而在重疊區附近形成額外的寄生電容器。最下部的儲存單元層中所施加的電壓會對應地向重疊介面中的上電荷儲存層部分傳遞較小的電壓。耦合到上電荷儲存層的較低量電壓可能無法使重疊區中的上通道層部分產生反轉。
在本案中，其提供了一種新穎的3D NAND記憶體元件及其形成方法。去除了上通道結構與堆疊間接觸點之間的重疊區中的上阻擋層、上電荷儲存層和上穿隧層，並且防止形成額外的寄生電容器。因此，可以使更高的電壓耦合至電荷儲存層，以便將所述重疊區中相鄰的通道層反轉，以在運作期間減 小通道電阻。
根據本案的一個方面，其提供了一種三維(3D)記憶體元件。三維記憶體元件具有基底和形成於所述基底之上的下堆疊。所述下堆疊包括從所述基底表面豎直伸出的第一通道結構、以及具有多個第一層和多個第二層的第一儲存單元堆疊層。所述第一通道結構穿過所述第一儲存單元堆疊層並具有側壁和底部部分。第一層和第二層沿著第一通道結構的側壁交互堆疊，且第一儲存單元堆疊層的頂面較佳會與第一通道結構的頂面齊平。
三維記憶體元件還包括形成於第一儲存單元堆疊層頂面上並與第一通道結構連接的堆疊間接觸點。三維記憶體元件進一步包括形成於所述堆疊間接觸點上的上堆疊。上堆疊包括第二通道結構和第二儲存單元堆疊層。所述第二通道結構穿過所述第二儲存單元堆疊層並具有側壁和底部部分。第二通道結構豎直延伸到堆疊間接觸點中，並在堆疊間接觸點和第二儲存單元堆疊層之間的介面處進一步橫向延伸到第二儲存單元堆疊層中。第二通道結構的第二通道介電區處於堆疊間接觸點的頂面上方。第二通道介電區包括阻擋層、電荷儲存層和穿隧層。第二儲存單元堆疊層具有多個第三層和多個第四層，且該第三層和第四層沿著第二通道結構的側壁交互堆疊。第二儲存單元堆疊層的頂面較佳會與第二通道結構的頂面齊平。
根據本案的另一方面，其提供了一種用於製造三維記憶體元件的方法。在所揭露的方法中，在基底上形成下儲存單元串。下儲存單元串包括在基底上依序堆疊的多個第一字元線。所述多個第一字元線藉由多個第一絕緣層相互間隔開。下儲存單元串還具有穿過所述多個第一字元線和所述第一絕緣層的第一通道結構。所述第一通道結構沿著與基底垂直的方向形成，並經由底部通道接觸點與基底耦合。接下來，在下儲存單元串上形成互連結構，且該互連結構與第一通道結構連接。在互連結構上形成上儲存單元串。上儲存單元串包括 在互連結構上依序堆疊的多個第二字元線。所述多個第二字元線藉由多個第二絕緣層相互間隔開。所述上儲存單元串還包括穿過所述多個第二字元線和所述多個第二絕緣層的第二通道結構。第二通道結構沿著與基底垂直的方向形成。 第二通道結構具有側壁和底部部分。此外，第二通道結構豎直延伸到互連結構中並且延伸到第二絕緣層中最下部的第二絕緣層中。第二通道結構的通道介電區位於互連結構的頂面上方。
根據本案的又一方面，其提供了一種儲存單元串。所述儲存單元串包括形成於基底上的下儲存單元串。下儲存單元串包括在基底上依序堆疊的多個第一字元線。所述多個第一字元線藉由多個第一絕緣層相互間隔開。所述儲存單元串還包括穿過所述多個第一字元線和所述第一絕緣層的第一通道結構。 所述第一通道結構沿著與基底垂直的方向形成，並且經由底部通道接觸點與基底耦合。所述儲存單元串進一步包括形成於所述下儲存單元串之上的互連結構，且所述互連結構與所述第一通道結構連接。在所揭露的儲存單元串中，在互連結構上形成上儲存單元串。上儲存單元串包括在互連結構之上依序堆疊的多個第二字元線。所述多個第二字元線通過多個第二絕緣層相互間隔開。所述儲存單元串還包括穿過所述多個第二字元線和所述多個第二絕緣層的第二通道結構。第二通道結構沿著與基底垂直的方向形成。第二通道結構具有側壁和底部部分。第二通道結構豎直延伸到所述互連結構中，並在所述互連結構和所述第二絕緣層的介面處橫向延伸到所述第二絕緣層中。第二通道結構的第二通道介電區位於互連結構的頂面上方。
100‧‧‧記憶體元件
100A,100B‧‧‧儲存單元串
101‧‧‧下儲存單元串/下堆疊
102‧‧‧基底
103‧‧‧上儲存單元串/上堆疊
104‧‧‧底部通道接觸點
106‧‧‧第一穿隧層
108‧‧‧第一電荷儲存層
110‧‧‧第一阻擋層
112‧‧‧第一通道層
114‧‧‧第一介電層
116‧‧‧中間介電層
118‧‧‧堆疊間接觸點
118a‧‧‧頂面
120a,120b,120c,120d,120e‧‧‧第一字元線
122a,122b,122c,122d,122e,122f‧‧‧第一絕緣層
124a,124b,124c‧‧‧第二絕緣層
126a,126b‧‧‧第二字元線
128‧‧‧頂部通道接觸點
130‧‧‧第二阻擋層
132‧‧‧第二電荷儲存層
134‧‧‧第二穿隧層
136‧‧‧第二通道層
138‧‧‧開口
140‧‧‧開口
142‧‧‧通道層
142a‧‧‧底端
144‧‧‧保護層
146‧‧‧第二介電層
148‧‧‧通道接觸層
200‧‧‧記憶體元件
202‧‧‧重疊區
218‧‧‧堆疊間接觸點
224a,224b,224c‧‧‧絕緣層
226a,226b‧‧‧字元線
230,230a,230b‧‧‧第二阻擋層
232,232a,232b‧‧‧第二電荷儲存層
234,234a,234b‧‧‧第二穿隧層
236,236a,236b‧‧‧第二通道層
300‧‧‧半導體結構
300A,300B‧‧‧下儲存單元串
400‧‧‧過程
S402,S404,S406,S408,S410,S412,S414,S416,S418,S420‧‧‧步驟
經由結合附圖閱讀下述具體實施方式，本發明的各方面將得到最佳的理 解。應當指出，根據本行業的標準實踐，各種特徵並非是按比例繪製的。實際上，為了討論的清楚起見，可以任意增大或者縮小各種特徵的尺寸。
第1圖是根據一些實施例的3D NAND記憶體元件的截面圖。
第2圖是根據一些實施例的相關3D NAND記憶體元件的截面圖。
第3圖到第15圖是根據一些實施例中製造3D NAND記憶體元件的各種中間步驟的截面圖。
第16圖是根據一些實施例中製造3D NAND記憶體元件的過程的流程圖。
下文公開的內容提供了用於實施所提供的主題的不同特徵的很多不同實施例或示例。下文描述了部件和設置的具體示例以簡化本案。當然，這些只是示例，而並非意在構成限制。例如，在下文的描述中，在第二特徵上或之上形成第一特徵可以包括其中第一特徵和第二特徵是所形成的可以直接接觸的特徵的實施例，並且還可以包括其中可以在第一特徵和第二特徵之間形成額外的特徵以使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本案可以在各種示例中重複使用附圖標記中的數字和/或字母。這種重複使用是用於簡化和清楚的目的，其本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，文中為了便於說明可以使用空間相對術語，例如「下面」、「下方」、「下部」、「上方」、「上部」等，以描述一個元件或特徵與另一元件或特徵的如圖所示之關係。空間相對術語意在包含除了圖中所示的方位之外的處於使用或操作中的裝置的不同方位。設備可以以另外的方式被定向(旋轉90度或在其它方位)，且本文中使用的空間相對描述詞可以類似地被對應解釋。
第1圖是根據本案的一些實施例中3D NAND記憶體元件100的截面圖。記憶體元件100可以具有多個儲存單元串。例如，在如第1圖所示的記憶體元 件100中包括兩個儲存單元串100A和100B。在一些實施例中，儲存單元串100A與儲存單元串100B是等同的。在一些實施例中，儲存單元串100A與儲存單元串100B相比可以具有不同的尺寸。在第1圖的實施例中，儲存單元串100A與儲存單元串100B是等同的。儲存單元串100A可以具有形成於基底102之上的下儲存單元串(或下堆疊)101。基底102可以包括矽(Si)基底、鍺(Ge)基底、矽鍺(SiGe)基底和/或覆矽絕緣(silicon-on-insulator,SOI)基底。基底102可以包括半導體材料，例如，IV族半導體、III-V族化合物半導體或者II-VI氧化物半導體。在第1圖的實施例中，基底102是IV族半導體，其可以包括Si、Ge或SiGe。基底102可以是塊材(bulk)晶片或者磊晶層。下儲存單元串101可以包括在基底102上依序堆疊的多個第一字元線120a-120e。圖中示出了五條字元線作為示例，但是本發明不限於這一數量。多個第一字元線120通過多個第一絕緣層122a-122f相互間隔開。在一些實施例中，根據設計要求，第一絕緣層122e可以具有比其它第一絕緣層大的厚度。在一些實施例中，第1圖所示的第一字元線120是使用由SiN製成的犧牲層形成的。犧牲層可以被去除並被替換為高K層和金屬層。例如，高K層可以由氧化鋁製成，並且金屬層可以由鎢(W)製成。
儲存單元串100A的下儲存單元串101還包括穿過多個第一字元線120和第一絕緣層122的第一通道結構。第一通道結構可以具有帶有側壁和底部區的圓柱形狀。其它形狀也是可能的。第一通道結構沿著與基底102垂直的方向形成，並且經由底部通道接觸點104與基底102耦合。第一通道結構包括第一通道介電區和通道層112。第一通道介電區進一步包括第一阻擋層110、第一電荷儲存層108和第一穿隧層106。第一阻擋層110沿著第一通道結構的側壁形成並形成在底部通道接觸點104之上。第一阻擋層110與第一字元線120和第一絕緣層122直接接觸。 在第1圖的實施例中，第一阻擋層110由SiO製成。第一電荷儲存層108沿著第一阻擋層110形成並形成在底部通道層104之上。在第1圖的實施例中，第一電荷儲存 層108由SiN製成。在一些實施例中，第一電荷儲存層108可以包括多層配置，例如，SiN/SiON/SiN的多層配置。第一穿隧層106沿第一電荷儲存層108形成並形成在底部通道接觸點104之上。在第1圖的實施例中，第一穿隧層106由SiO製成。在一些實施例中，第一穿隧層106可以包括多層配置，例如，SiO/SiON/SiO多層配置。第一通道結構進一步包括沿著第一穿隧層106形成並形成在底部通道接觸點104之上的第一通道層112。在第1圖的實施例中，第一通道層112經由爐內低壓化學氣相沉積(chemical vapor deposition,CVD)製程由多晶矽製成。第一介電層114形成在第一通道層112之上，以填充第一通道結構。
在一些實施例中，最下部的字元線120e是底部選擇閘(bottom select gate,BSG)。底部通道接觸點104與最下部的字元線120e直接接觸。底部通道接觸點104進一步延伸到基底102中。在一些實施例中，底部通道接觸點104經由選擇性磊晶生長技術由多晶矽製成。在一些實施例中，底部通道接觸點104的頂面位於最下部字元線120e的頂面上方並且位於字元線120d的底面下方。例如，底部通道接觸點104的頂面可以與字元線120e的頂面和字元線120d的底面之間的接近中間位置齊平。
儲存單元串100A還具有形成於下儲存單元串101之上的堆疊間接觸點118，且堆疊間接觸點118經由第一通道層112與第一通道結構電耦合。在第1圖的實施例中，堆疊間接觸點118由多晶矽製成。儲存單元串100A的上儲存單元串(或上堆疊)103形成在堆疊間接觸點118和由SiO製成的中間介電層116之上。 上儲存單元串103包括由在堆疊間接觸點118和中間介電層116之上依序堆疊的金屬層所製成的多個第二字元線126a-126b。多個第二字元線126通過多個第二絕緣層124a-124c相互間隔開。基於設計要求，第二字元線126的數量可以等於、小於或者大於第一字元線120的數量。在一些實施例中，可以使用由SiN製成的犧牲層來形成第1圖中所示的字元線126。犧牲層126可以被去除並替換成高K層和金屬 層。例如，高K層可以由氧化鋁製成，而金屬層可以由鎢製成。
儲存單元串100A的上儲存單元串103包括穿過多個第二字元線126和由SiO製成的第二絕緣層124的第二通道結構。第二通道結構沿著與基底垂直的方向形成。第二通道結構可以具有帶有側壁和底部部分的圓柱形狀。其它形狀也是可能的。第二通道結構沿著豎直方向延伸到堆疊間接觸點中，並且還在堆疊間接觸點和第二絕緣層124的介面處橫向延伸到第二絕緣層124中。第二通道結構的第二通道介電區位於堆疊間接觸點118的頂面上方。第二通道結構的第二通道介電區包括沿著第二通道結構的側壁形成的第二阻擋層130。第二阻擋層130的底端位於堆疊間接觸點118的頂面上方。在第1圖的實施例中，第二阻擋層130由SiO製成。第二通道介電區還包括沿著第二通道結構的側壁形成於第二阻擋層130之上的第二電荷儲存層132。第二電荷儲存層132的底端位於堆疊間接觸點118的頂面上方。在第1圖的實施例中，第二電荷儲存層132由SiN製成。在一些實施例中，第二電荷儲存層132可以包括多層配置，例如，SiN/SiON/SiN多層配置。在第二通道介電區中，第二穿隧層134沿著第二通道結構的側壁形成在第二電荷儲存層132之上，且穿隧層134的底端會位於堆疊間接觸點118的頂面上方。在第1圖的實施例中，第二穿隧層134由SiO製成。在一些實施例中，第二穿隧層134可以包括多層配置，例如SiO/SiON/SiO多層配置。
第二通道結構進一步包括沿著第二通道結構的側壁形成於第二穿隧層134之上且位在堆疊間接觸點118之上的第二通道層136。在第1圖的實施例中，第二通道層136經由爐內低壓化學氣相沉積(CVD)製程由多晶矽製成。第二通道結構還包括形成於第二通道層136之上的第二介電層146，以填充第二通道結構。第二介電層146延伸到堆疊間接觸點118中，並且可以包括SiO、SiN、SiON、SiOCN或其它適當材料。頂部通道接觸點128形成在第二介電層146之上並且與第二通道層136連接。頂部通道接觸點128的頂面較佳會與第二通道層136的頂面齊 平。在第1圖的實施例中，頂部通道接觸點128由多晶矽製成。
在一些實施例中，根據設計要求，第一字元線120e可以是底部選擇閘，而第二字元線126a可以是頂部選擇閘。
第2圖是根據一些實施例的相關3D NAND記憶體元件200的截面圖。 在相關3D NAND記憶體元件200的運作期間，會向與堆疊間接觸點218相鄰的最下部字元線(或者最下部的上儲存單元層)226b施加正電壓。基於電容耦合效應，所施加電壓的一部分會被傳遞至與最下部的字元線226b重疊的第二電荷儲存層232a的部分。該部分所施加之電壓能夠在與最下部的字元線226b重疊的第二通道層236a的部分中排斥電洞並吸引電子。在該部分所施加之電壓足夠大時，與最下部字元線226b重疊的第二通道層236a的部分可以被反轉，其中，反轉層能夠形成在第二通道層236a和第二穿隧層234a的介面處。反轉層已經在3D NAND記憶體元件的運作期間耗盡了電洞並獲得了低電阻。可以形成兩個寄生電容器，其中，最下部的字元線226b、與最下部的字元線226b重疊的第二阻擋層230a部分、以及第二電荷儲存層232a的部分能夠形成第一電容器。第一電容器可以與基於第二電荷儲存層232a的部分、第二穿隧層234a的部分、以及第二通道層236a的部分所形成的第二電容器串聯連接。
同時，由於基於最下部的字元線226b、最下部的絕緣層224c和堆疊間接觸點218所形成的第三寄生電容器的存在，位於第二通道結構和堆疊間接觸點218之間的重疊區202中的第二通道層236b的部分可以不被反轉。第三電容器與基於堆疊間接觸點218、重疊區202中的第二阻擋層230b的部分、重疊區202中的第二電荷儲存層232b的部分所形成的第一電容器、以及基於重疊區202中的第二電荷儲存層232b的部分、重疊區202中的第二穿隧層234b的部分和重疊區202中的第二通道層236b的部分所形成的第二電容器串聯連接。最下部的字元線226b中的所施加電壓對應地向重疊區202中的第二電荷儲存層232b的部分傳遞較小的電壓。 傳遞給第二電荷儲存層232b的較低量的電壓可能無法使重疊區202中的第二通道層236b的部分反轉。
在第1圖所示的所公開3D NAND記憶體元件100中，第二通道結構與堆疊間接觸點的重疊區202中的第二阻擋層130部分、第二電荷儲存層132部分和第二穿隧層134部分會被去除，並且能夠將重疊區202中的通道層136部分反轉，以形成反轉層，反轉層繼而會在運作期間降低通道電阻。
第3圖到第15圖是根據一些實施例中製造3D NAND記憶體元件的各種中間步驟的截面圖。如第3圖所示，通過各種各樣的半導體加工技術製備半導體結構300，所述半導體加工技術例如是光刻、化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition,PVD)、乾蝕刻、濕蝕刻、濕法清洗、擴散、原子層沉積(atomic layer deposition,ALD)、化學機械平坦化(chemical mechanical polishing,CMP)、離子佈植、計量學操作、或者其它適當技術。半導體結構300具有基底102。基底102可以包括矽(Si)基底、鍺(Ge)基底、矽鍺(SiGe)基底和/或覆矽絕緣(SOI)基底。基底102可以包括半導體材料，例如IV族半導體、III-V族化合物半導體或者II-VI族氧化物半導體。基底102可以是塊材晶片或者磊晶層。在第3圖的實施例中，基底102是可以包括Si、Ge或SiGe的IV族半導體。
半導體結構300包括多個下儲存單元串101。例如，在第3圖所示的半導體結構300中包括兩個下儲存單元串300A和300B。在一些實施例中，下儲存單元串300A與下儲存單元串300B是等同的。在一些實施例中，下儲存單元串300A與下儲存單元串300B相比可以具有不同的外形尺寸。在第3圖的實施例中，下儲存單元串300A與下儲存單元串300B是等同的。下儲存單元串300A包括在基底102之上依序堆疊的多個第一字元線120a-120e。多個第一字元線120通過多個第一絕緣層122a-122f相互間隔開。在一些實施例中，第3圖所示的字元線120可以是由SiN製成的犧牲層。犧牲層可以被去除並被替換成高K層和金屬層。例如，高K層可 以由氧化鋁製成，而金屬層可以由鎢製成。
下儲存單元串300A基本上與前文中參照第1圖所討論的下儲存單元串類似。例如，下儲存單元串300A的第一通道結構穿過多個第一字元線120和多個第一絕緣層122。第一通道結構經由底部通道接觸點104來與基底102電耦合。 第一通道結構可以具有第一通道層112、第一穿隧層106、第一電荷儲存層108、第一阻擋層110和第一介電層114。半導體結構300進一步具有多個堆疊間接觸點。每個堆疊間接觸點都形成於其對應的下儲存單元串之上並且與所對應的下儲存單元串的第一通道結構電耦合。如第3圖所示，堆疊間接觸點118形成於下儲存單元串300A之上並且經由第一通道層112與下儲存單元串300A電耦合。在第3圖的實施例中，堆疊間接觸點118經由低壓CVD製程由多晶矽製成。堆疊間接觸點118可以通過在下儲存單元串300A之上引入中間介電層116而形成。可以在中間介電層116中圖案化出堆疊間接觸點開口(未示出)。堆疊間接觸點開口可以具有側壁和暴露第一通道結構的底部部分。多晶矽層經由較低壓CVD製程沿著堆疊間接觸點的開口側壁沉積並沉積在第一通道結構之上。多晶矽層會覆蓋中間介電層的頂面。進行如化學機械拋光(CMP)的後續表面平坦化製程，以去除中間介電層116頂面上多出來的多晶矽層。
在第4圖中，多個第二字元線126a-126b以及多個第二絕緣層124a-124c可以形成在堆疊間接觸點118和中間介電層116之上。多個第二字元線126a-126b依序堆疊在堆疊間接觸點118之上，並且藉由多個第二絕緣層124a-124c相互間隔開，其中，最下部的第二絕緣層124c會與堆疊間接觸點118和中間介電層116直接接觸。基於設計要求，第二字元線126的數量可以等於、小於或者大於第一字元線120的數量。在一些實施例中，第4圖中所示的字元線126是使用由SiN製成的犧牲層所形成的。犧牲層126可以被去除並替換成高K層和金屬層。例如，高K層可以由氧化鋁製成，而金屬層可以由鎢製成。第二字元線126可以進一步包括多晶 矽、WSiX、SiC、SiON、SiOC、SiCN、SiOCN、AlON或者其它適當材料。第二字元線126可以具有處於20nm到50nm的範圍內的厚度。可以應用任何適當沉積製程以形成字元線126，所述製程例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、擴散或其任何組合。第二絕緣層124可以包括具有處於20nm和40nm之間的厚度的SiO、AlO、ZrO或其它適當材料。第二絕緣層124可以是通過進行化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、擴散或其任何組合中的一或多者形成的。
在第5圖中，可以形成多個通道開口。例如，在第5圖中包括兩個通道開口138和140。通道開口穿過第二字元線126和第二絕緣層124，並且通過使堆疊間接觸點的部分凹陷而延伸到堆疊間接觸點116和118之中。在一些實施例中，堆疊間接觸點的凹陷部分可以具有深度t。基於技術要求，深度t可以具有20nm到60nm的範圍。通道開口可以具有介於60nm到100nm範圍內的頂部臨界尺寸(critical dimension,CD)以及介於50nm到70nm範圍內的底部CD。如第5圖所示，通道開口可以具有錐形剖面，其中，底部CD小於頂部CD。錐形剖面可以有助於後續的沉積步驟，並且提高側壁的覆蓋度。錐形剖面可以經由使遮罩剖面成錐形態樣或者是經由在電漿蝕刻過程期間調整蝕刻方案(例如引入側壁沉積)的方式來獲得。為了形成通道開口，可以在最上部的絕緣層124a之上形成圖案化遮罩堆疊層。遮罩堆疊層可以包括一或多個硬遮罩層和光致抗蝕劑層。可以根據任何適當的技術來使遮罩堆疊層圖案化，所述技術例如是微影製程(例如，光刻或者電子束曝光)，其可以進一步包括光阻劑塗覆(例如旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻劑顯影、清洗、乾燥(例如離心乾燥和/或硬烘烤)等。在形成圖案化遮罩堆疊層時，可以應用諸如濕蝕刻或者乾蝕刻的蝕刻製程。蝕刻製程可以將遮罩堆疊層的圖案轉移到第二字元線126和第二絕緣層124中。蝕刻過程中會蝕刻穿過第二字元線126和第二絕緣層124。蝕刻過程會經 由使堆疊間接觸點的部分產生凹陷而進一步擴展到堆疊間接觸點中，以形成通道開口138和140。可以應用後續電漿灰化和濕法清洗等方式來去除其餘遮罩堆疊層。開口138和140可以具有帶有側壁和底部部分的圓柱形狀，以裸露出堆疊間接觸點。然而，本發明揭露並不侷限於此，並且可以將通道開口形成為方柱形狀、橢圓柱形狀或者其它適當形狀。
為了整個揭露書文本清楚、簡明之故，基於通道開口138做出後續描述。此描述適用於通道開口140。
在第6圖中，形成第二通道介電區。第二通道介電區包括第二阻擋層130、第二電荷儲存層132和第二穿隧層134。第二阻擋層130沿著通道開口138的側壁形成並形成於堆疊間接觸點118之上。第二阻擋層130進一步覆蓋最上部的第二絕緣層124a的頂面。第二阻擋層130可以由SiO製成，具有1nm和10nm之間的厚度。第二阻擋層130可以是經由進行化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、擴散或其任何組合中的一或多者而形成的。在一些實施例中，可以通過經由臨場蒸氣生成技術(in-situ steam generation,ISSG)製程來氧化具有1nm到10nm之間厚度且所預先形成的SiN層來製得第二阻擋層130。在第二絕緣層130之上形成第二電荷儲存層132。第二電荷儲存層132可以由SiN製成。在一些實施例中，第二電荷儲存層132可以具有單層配置或者多層配置。基於技術要求，第二電荷儲存層132的厚度可以處於3nm到10nm的範圍中。可以應用任何適當的沉積製程來形成第二電荷儲存層132，所述製程如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、擴散或其任何組合。接下來，在通道開口138中的第二電荷儲存層132之上形成第二穿隧層134。第二穿隧層134可以由SiO製成。第二穿隧層134也可以具有單層配置或多層配置，例如，SiO/SiON/SiO多層配置。基於設計要求，第二穿隧層134可以具有1nm到5nm的厚度。第二穿隧層134可以是通過進行化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉 積(ALD)、擴散或其任何組合中的一或多者而形成的。在第6圖的實施例中，根據設計要求，第二阻擋層130、第二電荷儲存層132和第二穿隧層134的總厚度可以介於15nm到25nm的範圍內。
進一步在第二穿隧層134之上形成通道層142。通道層142可以經由爐內低壓CVD製程由多晶矽製成，其具有介於5nm和15nm之間的厚度。與相關的示例相比，通道層142被形成為具有更大的厚度，以有助於後續的蝕刻製程。可以應用其它適當的沉積製程來形成通道層142，所述製程例如物理氣相沉積(PVD)、原子層沉積(ALD)、擴散或其任何組合。通道層142在通道開口138中可以具有帶有側壁和底部部分的環形形狀。通道層142還可以具有覆蓋最上部的絕緣層124a的頂面的頂部部分。可以在通道層142上形成保護層144。保護層144可以由具有3nm到10nm之間厚度的SiO製成。與相關的示例相比，保護層144被形成為具有更大的厚度，以有助於後續的蝕刻製程。可以應用任何適當的沉積製程來形成保護層144，所述製程例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、擴散或其任何組合。保護層144在通道開口138中可以具有帶有側壁和底部部分的環形形狀。保護層144還可以具有覆蓋最上部的絕緣層124a的頂面的頂部部分。
在第7圖中，可以引入電漿沖孔(或者電漿蝕刻)製程，其中會去除通道開口138中的保護層144底部部分以裸露出通道層142的底部。電漿沖孔進一步使通道層142的底部部分凹陷。在電漿沖孔完成時，可以去除保護層144的頂部部分，並且可以減小通道層142的頂部部分。如前文所提及的，在本案中引入了較厚的通道層142。較厚的通道層142會防止電漿沖孔將通道層142沖穿，以至於對下面位於通道開口138底部部分的第二穿隧層造成損傷。此外，通道層142的頂部部分能夠起到額外的遮罩層作用，以減少頂部硬遮罩層的消耗。在電漿沖孔期間，前文所提及較厚的保護層144可防止電漿轟擊通道層142和第二穿隧層134 的側壁。
在第8圖中，可以引入濕蝕刻製程來去除通道層142的頂部部分和底部部分。例如，可以使用四甲基氫氧化銨(TMAH)的濕蝕刻溶液來去除通道層142的頂部部分和底部部分。在濕蝕刻期間，通道層142的側壁仍然會保留著，因為保護層144會防止濕蝕刻溶液與通道層142產生反應。如前文所提及者，增大保護層144的厚度以便提高通道層142與濕蝕刻溶液之間的隔離。也可以採用其它適當的化學物質(如氫氧化銨)來去除通道層142。對濕蝕刻製程進行精確控制，以獲得預期的剖面形狀，在剖面中，通道層142的底端142a係位在堆疊間接觸點118的頂面118a上方。
在第9圖中，可以引入電漿蝕刻製程。電漿蝕刻製程可以是感應耦合電漿(inductively coupled plasma,ICP)蝕刻製程、反應性離子蝕刻製程或者其它適當的電漿蝕刻製程。電漿蝕刻製程可以應用基於氟的蝕刻氣體，例如，CF4、NF3、CHF3或者其它適當的蝕刻氣體。電漿蝕刻可以選擇地去除第二阻擋層130、第二電荷儲存層132和第二穿隧層134部分，同時只轟擊很少的通道層142。電漿蝕刻期間可以將保護層144完全去除。可以將位於最上部的第二絕緣層124a之上的第二阻擋層130、第二電荷儲存層132和第二穿隧層134的頂部部分完全去除。 此外，電漿蝕刻製程也去除了第二阻擋層130、第二電荷儲存層132和第二穿隧層134的底部部分。電漿蝕刻製程進一步去除了第二阻擋層、第二電荷儲存層和第二穿隧層的側壁位於通道開口與堆疊間接觸點的重疊區中的部分。電漿蝕刻製程可以在堆疊間接觸點118和第二絕緣層124c之間的介面處進一步延伸到第二絕緣層124c中。在電漿蝕刻製程完成時，第二阻擋層130、第二電荷儲存層132和第二穿隧層134的底端會位於堆疊間接觸點118的頂面118a上方。此外，在電漿蝕刻製程之後，層130、132、134和124a的頂面可以是共平面的，且通道層142的頂面處於層130、132、134和124a的頂面上方。
在第10圖中，經由濕蝕刻製程去除其餘的通道層142。例如，可以引入氫氧化銨的濕蝕刻溶液來選擇性地去除通道層142，同時只轟擊很少的鄰層結構。
在第11圖中，形成第二通道層136。第二通道層136可以是經由爐內低壓CVD製程由多晶矽製成的。當然，也可以採用其它適當的沉積製程來形成第二通道層136，所述製程例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、擴散或其任何組合。第二通道層136的厚度可以介於2nm和8nm之間。第二通道層136可以沿通道開口138的側壁形成在第二穿隧層134之上。第二通道層136進一步覆蓋了最上部的第二絕緣層124a的頂面和堆疊間接觸點118。在形成了第二通道層136時，能夠利用第二通道層136覆蓋堆疊間接觸點118的凹陷部分，並且還可以利用第二通道層136覆蓋通道開口138的側壁中延伸到最下部絕緣層124c中的部分。
在第12圖中，第二介電層146可以形成在第二通道層136之上。第二介電層146進一步覆蓋了最上部的第二絕緣層124a的頂面。第二介電層146能夠填充通道開口138並且延伸到堆疊間接觸點118中。第二介電層146可以包括SiO、SiN、SiON、SiOCN或其它適當材料。第二介電層146可以是通過進行化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、擴散或其任何組合中的一或多者而形成的。可以進行後續的表面平坦化製程來去除最上部的第二絕緣層124a頂面之上任何多出來的第二通道層136和任何多出來的第二介電層146。最終的結構剖面可以如第12圖中所示，其中，第二介電層146、第二通道層136、第二穿隧層134、第二電荷儲存層132、第二阻擋層130和最上部的第二絕緣層124a的頂面是共平面的。
在第13圖中，可以通過光刻圖案化製程和後續的蝕刻製程來使第二介電層146的頂部部分產生凹陷。接下來，形成通道接觸層148以填充第二介電層 146的該凹陷部分。通道接觸層148可以進一步覆蓋最上部的第二絕緣層124a的頂面。通道接觸層148可以包括多晶矽、W、TiN、Ti或者其它適當材料。通道接觸層148可以是經由進行化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、擴散或其任何組合中的一或多者而形成的。基於設計要求，接觸層148可以具有介於20nm到100nm之間的厚度。
在第14圖中，可以應用表面平坦化製程(如CMP)來去除最上部的第二絕緣層124a頂面上任何多出來的通道接觸層148。在完成表面平坦化製程後，保留在第二介電層146凹陷部分中的通道接觸層148會形成具有20nm到100nm之間厚度的頂部通道接觸點128。之後頂部通道接觸點128可以與位元線電連接。 如第14圖所示，形成與第1圖所示的儲存單元串100A的上儲存單元串103等同的完整上儲存單元串。上儲存單元串形成於堆疊間接觸點118之上。上儲存單元串可以具有多個第二字元線126和多個第二絕緣層124。第二通道結構形成在第二字元線126和第二絕緣層124中。第二通道結構會豎直地延伸到堆疊間接觸點中，並且進一步橫向延伸到第二絕緣層中。第二通道結構的第二通道介電區會位於堆疊間接觸點118的頂面上方。
第15圖是根據本案的一些實施例中3D NAND記憶體元件100的俯視視圖。如第15圖所示，3D NAND記憶體元件可以具有多個第二通道結構。每個第二通道結構都可以形成在對應的堆疊間接觸點上。第二通道結構可以具有圓柱形狀，而堆疊間接觸點可以具有立方體形狀。然而，本發明揭露並不侷限於此，且通道結構可以具有方柱形狀、橢圓柱形狀或者其它適當的形狀。堆疊間接觸點可以具有長方體形狀、圓柱體形狀或者其它適當的形狀。每個第二通道結構都可以具有沿著所對應第二通道結構的側壁形成的第二阻擋層(如層130)、沿著第二阻擋層形成的第二電荷儲存層(如132)、沿著第二電荷儲存層形成的第二穿隧層(如134)、沿著第二穿隧層形成的第二通道層(如136)、以及與第二通 道層直接接觸的頂部通道接觸點(如128)。在第15圖15中所公開的3D NAND記憶體元件中，第二通道層(如136)、第二穿隧層(如134)、第二電荷儲存層(如132)、第二阻擋層(如130)、頂部通道接觸點(如128)和最上部的第二絕緣層(如124a)的頂面是共面的。
第16圖是根據一些實施例中用於製造3D NAND記憶體元件的過程400的流程圖。過程400開始於步驟S404，其中，在基底之上形成下儲存單元串。 下儲存單元串可以具有包括多個第一字元線和多個第一絕緣層的第一儲存單元堆疊層。第一通道結構穿過第一字元線和第一絕緣層，並從基底的表面豎直伸出。第一字元線層和第一絕緣層沿著第一通道結構的側壁交互堆疊。之後，過程400進行至步驟S406，其中，在下儲存單元串的頂面上形成堆疊間接觸點，並且將堆疊間接觸點與第一通道結構連接。圖中半導體結構可以與前文參照第3圖所討論之半導體結構300基本類似。
之後，過程400來到步驟S408，其中，在堆疊間接觸點上形成第二儲存單元堆疊層。第二儲存單元堆疊層包括多個第二絕緣層和多個第二字元線。 第二絕緣層和第二字元線交互堆疊，第二儲存單元堆疊層中最上部的層和最下部的層是第二絕緣層。在一些實施例中，可以參照如第4圖所例示之方式來進行步驟S408。
過程400來到步驟S410，其中，在第二儲存單元堆疊層中形成通道開口。通道開口穿過第二儲存單元堆疊層。通道開口具有側壁和底部部分以裸露出堆疊間接觸點，並且經由使堆疊間接觸點產生部分凹陷而延伸到堆疊間接觸點中。在一些實施例中，可以參照如第5圖所例示之方式來進行步驟S410。
在過程400的步驟S412中，在通道開口中形成第二通道結構。首先，在堆疊間接觸點之上並且沿著通道開口的側壁形成阻擋層，該阻擋層會覆蓋第二儲存單元堆疊層的頂面。在通道開口中，電荷儲存層形成在阻擋層之上，且 在通道開口中的電荷儲存層之上形成穿隧層。接下來在通道開口中的穿隧層之上形成通道層，其中通道層具有側壁和底部部分。在通道開口中的通道層之上形成保護層，並且保護層具有側壁和底部部分。在一些實施例中，可以參照如第6圖所例示之方式來進行步驟S412。
之後過程400來到步驟S414。在步驟S414中，首先去除通道開口中保護層的底部部分，以裸露出通道層的底部部分，並且接下來使通道層的底部部分凹陷。在通道開口中去除通道層的底部部分和與該底部部分相鄰的側壁部分。在去除完成之後，通道層的底端會位於堆疊間接觸點的頂面上方。進一步去除保護層、阻擋層、電荷儲存層和穿隧層位於通道開口和堆疊間接觸點的重疊區中的底部部分和側壁部分。一旦去除完成，該些阻擋層、電荷儲存層和穿隧層的底端都會位於堆疊間接觸點的頂面上方。在一些實施例中，可以參照如第7圖-第9圖所例示之方式來進行步驟S414。
之後，過程400來到步驟S416，其中，將通道層完全去除，並且此後形成新的通道層。此新的通道層係沿著通道開口的側壁形成並形成在堆疊間接觸點之上。在一些實施例中，可以參照如第10圖-第11圖所例示之方式來進行步驟S416。
過程400來到步驟S418，其中，在第二通道結構中形成介電層並且形成頂部通道接觸點。在步驟S418中，首先在新通道層之上形成介電層以填充通道開口。接下來沿著新通道層使介電層的頂部部分凹陷。利用通道接觸層填充該介電層凹陷的頂部部分，並且通道接觸層覆蓋第二儲存單元堆疊層的頂面。 之後，進行表面平坦化製程，以去除第二儲存單元堆疊層頂面上任何多出來的通道接觸層，以形成頂部通道接觸點。頂部通道接觸點與新通道層係直接接觸，並且頂部通道接觸點的頂面和第二儲存單元堆疊層的頂面會共平面。在一些實施例中，可以參照如第12圖-第14圖所例示之方式來進行步驟S418。
應當指出，可以在過程400之前、期間和之後提供額外步驟，並且對於過程400的額外實施例而言可以對所描述一些步驟予以替換、刪除或者以不同的順序來執行。在後續的步驟過程中，可以在半導體元件100之上形成各種額外的互連結構(例如，具有導電線和/或通孔的金屬化層)。這樣的互連結構可使半導體元件100與其它接觸結構和/或主動元件電連接，以形成功能電路。還可以形成諸如鈍化層、輸入/輸出結構等其他額外元件之特徵。
文中所描述的各種實施例提供了相對於相關示例的若干優勢。例如，在相關示例中，在通道結構和堆疊間接觸點之間的重疊區中形成了額外的寄生電容器。由於這類額外寄生電容器的存在，較小的電壓會被耦合至重疊區中的電荷儲存層部分。耦合至電荷儲存層的較低量電壓可能無法使重疊區中的通道層的部分反轉來形成反轉層。在通道層中無法形成反轉層的後果就是產生高通道電阻。在本案中，其提供了一種新穎的3D NAND記憶體元件及其形成方法。在所公開的3D NAND記憶體元件中，去除通道結構與堆疊間接觸點之間的重疊區中的阻擋層、電荷儲存層和穿隧層，並且防止形成額外的寄生電容器。 因此，可以將更大的電壓耦合至電荷儲存層，以便使得所述重疊區中的相鄰通道層發生反轉，從而在運作期間減少通道電阻。
前文概述了若干實施例的特徵，以使本領域技術人員可以更好地理解本發明揭露的各方面。本領域技術人員應當認識到他們可以容易地使用本公開作為設計或者修改用於達到與文中介紹的實施例相同的目的和/或實現與之相同的優點的其它過程或結構的基礎。本領域技術人員還應當認識到這樣的等同設計並不脫離本公開的精神和範圍，而且他們可以在本文中做出各種變化、替換和更改，而不脫離本公開的精神和範圍。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧記憶體元件
100A,100B‧‧‧儲存單元串
101‧‧‧下儲存單元串/下堆疊
102‧‧‧基底
103‧‧‧上儲存單元串/上堆疊
104‧‧‧底部通道接觸點
106‧‧‧第一穿隧層
108‧‧‧第一電荷儲存層
110‧‧‧第一阻擋層
112‧‧‧第一通道層
114‧‧‧第一介電層
116‧‧‧中間介電層
118‧‧‧堆疊間接觸點
120a,120b,120c,120d,120e‧‧‧第一字元線
122a,122b,122c,122d,122e,122f‧‧‧第一絕緣層
124a,124b,124c‧‧‧第二絕緣層
126a,126b‧‧‧第二字元線
128‧‧‧頂部通道接觸點
130‧‧‧第二阻擋層
132‧‧‧第二電荷儲存層
134‧‧‧第二穿隧層
136‧‧‧第二通道層
146‧‧‧通道接觸層

Claims (19)

  1. 一種三維記憶體元件，包括：基底；形成於該基底之上的下堆疊，該下堆疊包括從該基底的表面豎直延伸的第一通道結構以及具有多個第一層和第二層的第一儲存單元堆疊層，該第一通道結構穿過該第一儲存單元堆疊層並且具有側壁和底部部分，並且該第一層和該第二層沿著該第一通道結構的側壁交互堆疊；形成於該第一儲存單元堆疊層的頂面之上並且與該第一通道結構連接的堆疊間接觸點；以及形成於該堆疊間接觸點之上的上堆疊，該上堆疊包括第二通道結構和第二儲存單元堆疊層，該第二儲存單元堆疊層具有多個第三層和多個第四層，該第三層和該第四層沿著該第二通道結構的側壁交互堆疊，該第二通道結構穿過該第二儲存單元堆疊層並且具有側壁和底部部分，該第二通道結構豎直延伸到該堆疊間接觸點中的凹陷中，並且在該堆疊間接觸點和該第二儲存單元堆疊層的介面處進一步橫向延伸到該第二儲存單元堆疊層中，其中該第二通道結構包括：第二通道層；形成於該第二通道層上並且具有底面的第二穿隧層；形成於該第二穿隧層上並且具有底面的第二電荷儲存層；以及形成於該第二電荷儲存層上並且具有底面的第二阻擋層，其中該通道層與該堆疊間接觸點的頂面、該第二儲存單元堆疊層的最下部的層以及該第二穿隧層、第二電荷儲存層和第二阻擋層的底面接觸。
  2. 根據申請專利範圍第1項所述之三維記憶體元件，其中與該第二通道結構的側壁中高於該堆疊間接觸點的頂面的上部部分相比，該第二通道結構的 側壁中低於該堆疊間接觸點的頂面的下部部分包括更小數量的層。
  3. 根據申請專利範圍第1項所述之三維記憶體元件，其中該第二通道結構的該通道介電區更包括：沿著該第二通道結構的側壁形成的第二阻擋層，該第二阻擋層的底端位於該堆疊間接觸點的頂面上方；沿著該第二通道結構的側壁形成於該第二阻擋層之上的第二電荷儲存層，該第二阻擋層的底端位於該堆疊間接觸點的頂面上方；以及沿著該第二通道結構的側壁形成於該第二電荷儲存層之上的第二穿隧層，該穿隧層的底端位於該堆疊間接觸點的頂面上方。
  4. 根據申請專利範圍第3項所述之三維記憶體元件，其中該第二通道結構更包括：沿著該第二通道結構的側壁形成於該第二穿隧層之上並在該堆疊間接觸點之上的第二通道層；形成於該第二通道結構中的該第二通道層之上並且延伸到該堆疊間接觸點中的第二介電層；以及與該第二通道層連接的頂部通道接觸點，該頂部通道接觸點的頂面與該第二儲存單元堆疊層的頂面齊平。
  5. 根據申請專利範圍第1項所述之三維記憶體元件，其中該第一通道結構和該第二通道結構具有圓柱形狀。
  6. 根據申請專利範圍第1項所述之三維記憶體元件，其中該第一通道結 構更包括：沿著該第一通道結構的側壁並且在該基底之上形成的第一阻擋層，該第一阻擋層與該第一儲存單元堆疊層直接接觸；沿著該第一阻擋層並且在該基底之上形成的第一電荷儲存層；沿著該第一電荷儲存層並且在該基底之上形成的第一穿隧層；沿著該第一穿隧層形成的第一通道層，其中該第一通道層與該堆疊間接觸點連接；以及沿著該第一通道層形成的第一介電層，其中該第一介電層填充該第一通道結構並且與該堆疊間接觸點直接接觸。
  7. 根據申請專利範圍第1項所述之三維記憶體元件，其中該第一層是絕緣層，而該第二層是導電層，且該第一層與該基底直接接觸。
  8. 根據申請專利範圍第7項所述之三維記憶體元件，其中該第二層包括第一高K層和第一金屬層，以形成字元線。
  9. 根據申請專利範圍第1項所述之三維記憶體元件，其中該第三層是絕緣層，而該第四層是導電層，且該第三層與該堆疊間接觸點直接接觸。
  10. 根據申請專利範圍第9項所述之三維記憶體元件，其中該第四層包括第二高K層和第二金屬層，以形成字元線。
  11. 一種用於製造三維記憶體元件的方法，包括：在基底之上形成下儲存單元串，其中該下儲存單元串包括：在基底之上依 序堆疊的多個第一字元線，該多個第一字元線藉由多個第一絕緣層相互間隔開；以及穿過該多個第一字元線和該第一絕緣層的第一通道結構，該第一通道結構沿著與該基底垂直的方向形成並且經由底部通道接觸點與該基底耦合；在該下儲存單元串之上形成互連結構，該互連結構與該第一通道結構連接；以及在該互連結構之上形成上儲存單元串，該上儲存單元串包括：在該互連結構之上依序堆疊的多個第二字元線，該多個第二字元線藉由多個第二絕緣層相互間隔開；以及穿過該多個第二字元線和該第二絕緣層的第二通道結構，該第二通道結構沿著與該基底垂直的方向形成，該第二通道結構具有側壁和底部部分，該第二通道結構豎直延伸到該互連結構中，並且在該互連結構和最下部的第二絕緣層之間的介面處延伸到該最下部的第二絕緣層中，該第二通道結構的通道介電區位於該互連結構的頂面上方。
  12. 根據申請專利範圍第11項所述之用於製造三維記憶體元件的方法，其中形成該上儲存單元串的步驟包括：在該互連層之上形成儲存單元堆疊層，該儲存單元堆疊層包括該多個第二絕緣層和多個第二字元線層，該第二絕緣層和該第二字元線層交互堆疊，該儲存單元堆疊層的最上部的層和最下部的層是該第二絕緣層；形成穿過該儲存單元堆疊層的通道開口，該通道開口具有側壁、底部部分和頂部部分，該底部部分延伸到該互連結構中以形成該互連結構和該通道開口之間的重疊區，且該底部部分小於該頂部部分；沿著該通道開口的側壁並且在該互連結構之上形成阻擋層，該阻擋層覆蓋該儲存單元堆疊層的頂面；在該通道開口中的該阻擋層之上形成電荷儲存層； 在該通道開口中的該電荷儲存層之上形成穿隧層；在該通道開口中的該穿隧層之上形成通道層，該通道層具有側壁、底部部分和位於該儲存單元堆疊層的頂面之上的頂部部分；在該通道開口中的該通道層之上形成保護層，該保護層具有側壁和底部部分；去除該通道開口中的該保護層的底部部分，以裸露該通道層的底部部分，並且使該通道層的底部部分凹陷；去除該通道層的底部部分、頂部部分和位於該重疊區中的側壁部分，該通道層的底端位於該互連結構的頂面上方；去除該保護層、該阻擋層、該電荷儲存層和該穿隧層位於該重疊區中的部分，該阻擋層、該電荷儲存層和該穿隧層的底端位於該互連結構的頂面上方；以及去除該通道層，並且沿著該通道開口的側壁並在該互連結構之上形成新通道層。
  13. 根據申請專利範圍第12項所述之用於製造三維記憶體元件的方法，其中該第二通道結構的該通道介電區包括該阻擋層、該電荷儲存層和該穿隧層。
  14. 根據申請專利範圍第12項所述之用於製造三維記憶體元件的方法，其中該第二通道結構包括該通道介電區和該新通道層，該方法包括：將該第二通道結構形成為豎直延伸到該互連結構中並且橫向延伸到該最下部的第二絕緣層中，以及在去除該通道層之後，沿著該通道開口的側壁並且在該互連結構之上形成該新通道層。
  15. 根據申請專利範圍第12項所述之用於製造三維記憶體元件的方法，在沿著該通道開口的側壁並且在該互連結構之上形成該新通道層之後，該方法更包括：利用介電層填充該通道開口，該介電層形成於該通道開口中的該新通道層之上；沿著該新通道層使該介電層的頂部部分凹陷；利用接觸層填充該介電層的凹陷的頂部部分，該接觸層覆蓋該儲存單元堆疊層的頂面；以及進行表面平坦化製程，以去除該儲存單元堆疊層的頂面之上的該接觸層的部分。
  16. 一種儲存單元串，包括：形成於基底之上的下儲存單元串，該下儲存單元串包括：在基底之上依序堆疊的多個第一字元線，該多個第一字元線通過多個第一絕緣層相互間隔開；以及穿過該多個第一字元線和該第一絕緣層的第一通道結構，該第一通道結構沿著與該基底垂直的方向形成並且經由底部通道接觸點與該基底耦合；形成於該下儲存單元串之上的互連結構，該互連結構與該第一通道結構連接；以及形成于該互連結構之上的上儲存單元串，該上儲存單元串包括：在該互連結構之上依序堆疊的多個第二字元線，該多個第二字元線通過多個第二絕緣層相互間隔開；以及穿過該多個第二字元線和該第二絕緣層的第二通道結構，該第二通道結構沿與該基底垂直的方向形成，該第二通道結構具有側壁和底部部分，該第二通道結構豎直延伸到該互連結構中，並且在該互連結構和最下部的第二絕緣層之間的介面處延伸到該最下部的第二絕緣層中，該第二通道結構的 通道介電區位於該互連結構的頂面上方。
  17. 根據申請專利範圍第16項所述之儲存單元串，其中與該第二通道結構的側壁中高於該互連結構的頂面的上部部分相比，該第二通道結構的側壁中低於該互連結構的頂面的下部部分包括更小數量的層。
  18. 根據申請專利範圍第16項所述之儲存單元串，其中該第二通道結構的該通道介電區更包括：沿著該第二通道結構的側壁形成的第二阻擋層，該第二阻擋層的底端位於互連結構的頂面上方；沿著該第二通道結構的側壁形成於該第二阻擋層之上的第二電荷儲存層，該第二阻擋層的底端位於該互連結構的頂面上方；以及沿著該第二通道結構的側壁形成於該第二電荷儲存層之上的第二穿隧層，該穿隧層的底端位於該互連結構的頂面上方。
  19. 根據申請專利範圍第18項所述之儲存單元串，其中該第二通道結構更包括：沿著該第二通道結構的側壁形成於該第二穿隧層之上並且在該互連結構之上的第二通道層；形成於該第二通道結構中的該第二通道層之上的第二絕緣層，該第二絕緣層填充該第二通道結構並且延伸到該互連結構中；以及與該第二通道層連接的頂部通道接觸點。
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