KR20210022109A - 새로운 3d nand 메모리 소자 및 그 형성 방법 - Google Patents

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Abstract

메모리 소자에서, 하부 메모리 셀 스트링은 제1 채널 구조체, 복수의 제1 워드 라인 층 및 제1 절연 층을 포함하도록 기판 위에 형성된다. 상기 제1 채널 구조체는 기판으로부터 돌출되어 제1 워드 라인 층 및 제1 절연 층을 관통한다. 인터 덱 콘택트는 하부 메모리 셀 스트링 위에 형성되고 제1 채널 구조체와 연결된다. 상부 메모리 셀 스트링은 인터 덱 콘택트 위에 형성된다. 상부 메모리 셀 스트링은 제2 채널 구조체, 복수의 제2 워드 라인 및 제2 절연 층을 포함한다. 상기 제2 채널 구조체는 상기 복수의 제2 워드 라인 및 제2 절연 층을 관통하고, 상기 인터 덱 콘택트 내로 연장되고, 상기 제2 절연 층 내로 횡 방향으로 더 연장된다. 상기 제2 채널 구조체의 채널 유전체 영역은 상기 인터 덱 콘택트 위에 있다.

Description

새로운 3D NAND 메모리 소자 및 그 형성 방법
본 발명은 새로운 3D NAND 메모리 소자 및 그 형성 방법에 관한 것이다.
집적 회로 내의 소자의 임계 치수가 일반적인 메모리 셀 기술의 한계까지 축소됨에 따라, 설계자들은 더 큰 저장 용량을 달성하고 더 낮은 비트당 비용을 달성하기 위해 메모리 셀의 다중 평면을 적층하는 기술을 찾아 왔다.
본 발명의 개념은 비휘발성 메모리 소자에 관한 것으로, 보다 구체적으로는 채널 구조체가 수직 방향으로 연장되는 수직형(vertical-type) 3D NAND 메모리 소자에 관한 것이다. 전자 제품의 크기는 점차 축소될 수 있지만, 제품이 더 높은 용량으로 데이터 처리를 수행하도록 하는 요구가 있을 수 있다. 이에 따라, 전자 제품에 사용되는 반도체 메모리 소자의 집적도가 높아질 수 있다. 반도체 메모리 소자의 집적도를 높이는 한 가지 방법은 평면형 트랜지스터 구조가 아닌 수직 구조의 비휘발성 메모리 소자와 관련이 있다.
평면 트랜지스터 구조에 비교하면, 3D NAND 메모리 소자의 수직 구조는 더 중요하고 복잡한 제조 공정과 관련이 있다. 3D NAND 메모리 소자가 더 낮은 비트당 비용으로 더 높은 밀도를 달성하기 위해 더 많은 메모리 셀 층이 있는 구성으로 옮겨감에 따라, 이를 제조하기 위한 구조 및 방법을 개선하는 것이 점점 더 어려워지고 있다.
3D NAND 메모리 소자는 복수의 메모리 셀 스트링을 포함할 수 있다. 각각의 메모리 셀 스트링은 복수의 절연 층에 의해 서로 분리된 복수의 메모리 셀 층을 가질 수 있다. 상기 복수의 메모리 셀 층은 각각 하단(bottom) 선택 게이트, 상단(top) 선택 게이트 및 복수의 워드 라인일 수 있다. 각각의 메모리 셀 스트링은 또한 상기 메모리 셀 층 및 상기 절연 층을 수직으로 관통하도록 형성된 각각의 채널 구조체(channel structure)를 가질 수 있다. 대안으로, 상기 메모리 셀 층 및 상기 절연 층은 상기 채널 구조체의 측벽을 따라 적층된다. 비트당 더 낮은 비용으로 더 높은 밀도를 달성하기 위해 3D NAND 메모리 소자가 메모리 셀 층이 증가된 구성으로 옮겨감에 따라, 더 많은 제조상의 문제에 직면한다. 하나의 예로, 종래의 건식 에칭 공정에 기초하여 증가된 메모리 셀 층을 통해 에칭하는 것은 어렵다. 새로운 3D NAND 구조는 하부 덱(lower deck), 상부 덱(upper deck), 및 상기 하부 덱과 상기 상부 덱을 연결하도록 구성된 인터 덱 콘택트(inter deck contact)를 포함하도록 구현될 수 있다. 상기 하부 덱은 기판 위에 형성되는 복수의 하부 메모리 셀 스트링(memory cell string)을 포함한다. 각각의 하부 메모리 셀 스트링은 복수의 하부 메모리 셀 층 및 하부 절연 층을 포함한다. 상기 하부 메모리 셀 스트링 각각은 또한 상기 기판의 표면으로부터 수직으로 돌출되고 상기 하부 메모리 셀 층 및 상기 하부 절연 층을 관통하는 각각의 하부 채널 구조체를 포함한다. 상기 복수의 인터 덱 콘택트는 상기 하부 덱 위해 형성된다. 상기 복수의 인터 덱 콘텍트 각각은 각각의 하부 채널 구조체와 연결된다. 상기 상부 덱은 상기 인터 덱 콘텍트 위에 형성된 복수의 상부 메모리 셀 스트링을 포함한다. 각각의 상부 메모리 셀 스트링은 복수의 상부 메모리 셀 층 및 상부 절연 층을 포함한다. 상부 메모리 셀 스트링 각각은 상기 상부 메모리 셀 층 및 상부 절연 층을 수직으로 관통하는 각각의 상부 채널 구조체를 더 포함한다. 상기 상부 채널 구조체 각각은 각각의 인터 덱 콘택트 내로 연장된다. 따라서, 하부 메모리 셀 스트링, 상부 메모리 셀 스트링, 및 상기 하부 메모리 셀 스트링과 상기 상부 메모리 셀 스트링을 연결하기 위한 인터 덱 콘택트를 포함하는 완전한 메모리 셀 스트링이 형성된다.
상기 상부 채널 구조체는 측벽 및 하단 부분(bottom portion)을 갖는 원형 기둥 형상일 수 있다. 상기 상부 채널 구조체는 상기 채널 구조체의 측벽을 따라, 상기 인터 덱 콘택트 위에 형성된 상부 차단 층(upper blocking layer)을 포함할 수 있다. 상기 상부 차단 층은 상기 상부 메모리 셀 층 및 상기 상부 절연 층과 직접 접촉한다. 상기 상부 채널 구조체는 또한 상기 상부 차단 층 위에 형성된 상부 전하 저장 층(upper charge storage layer), 상기 상부 전하 저장 층 위에 형성된 상부 터널링 층(upper tunneling layer), 및 상기 상부 터널링 층 위에 형성된 상부 채널 층(upper channel layer)을 포함할 수 있다. 일부 실시예에서, 상기 상부 채널 구조체는 상기 인터 덱 콘택트의 일부를 오목하게 만들어(recessing) 상기 인터 덱 콘택트 내로 추가로 연장된다. 상기 인터 덱 콘택트의 오목한 부분(recessed part)은 측벽과 하단 부분을 가질 수 있다. 상기 상부 채널 구조체는 상기 인터 덱 콘택트의 오목한 부분의 측벽 및 하단 부분과 직접 접촉한다. 상기 인터 덱 콘택트와 상기 상부 채널 구조체 사이의 중첩 영역이 상기 인터 덱 콘택트의 오목한 부분에 형성될 수 있다. 상기 중첩 영역은 L자 풋 형상(L-foot shape)을 가지며, 상기 상부 차단 층은 상기 인터 덱 콘택트의 오목한 부분의 측벽과 직접 접촉한다.
3D NAND 메모리 소자의 동작 시에, 인터 덱 콘택트에 인접한 최하부의 상부 메모리 셀 층에 양의 전압이 인가된다. 용량 결합 효과(capacitive coupling effect)에 따라, 인가된 전압의 일부(fraction)가 최하부의 상부 메모리 층과 중첩되어 있는 상부 전하 저장 층의 일부에 전달된다. 인가된 전압의 일부는 최하부의 상부 메모리 층과 중첩된 상부 채널 층의 일부에서 정공을 밀어내고 전자를 끌어당길 수 있다. 인가된 전압의 일부가 충분히 높은 경우, 최하부의 상부 채널 층과 중첩된 상부 채널 층의 일부는 반전될 수 있으며, 상부 채널 층과 상부 터널링 층의 경계면에 반전 층이 형성될 수 있다. 반전 층은 3D NAND 메모리 소자의 작동 중에 공핍된 정공(depleted hole)을 가지며 낮은 저항을 얻는다. 한편, 중첩 영역의 측벽을 따라 인접한 상부 차단 층, 상부 전하 저장 층 및 상부 터널링 층의 존재로 인해, 중첩 영역에서 상부 채널 층의 일부가 반전되지 않을 수 있다. 추가적인 기생 커패시터가 중첩 영역의 측벽을 따라 인터 덱 콘택트, 상부 차단 층, 상부 전하 저장 층, 상부 터널링 층 및 상부 채널 층을 기반으로 중첩 영역 근처에 형성될 수 있다. 최하부의 메모리 셀 층에 인가된 전압은 이에 상응하여 중첩 경계면에서 상부 전하 저장 층의 일부에 더 적은 전압을 전달한다. 상부 전하 저장 층에 결합된 더 낮은 양의 전압은 중첩 영역에서의 상부 채널 층의 일부를 반전시킬 수 없다.
본 개시에서, 새로운 3D NAND 메모리 소자 및 그 형성 방법이 제공된다. 상부 채널 구조체와 인터 덱 콘택트 사이의 중첩 영역에서의 상부 차단 층, 상부 전하 저장 층 및 상부 터널링 층이 제거되고 추가적인 기생 커패시터의 형성이 방지된다. 결과적으로, 작동하는 동안 채널 저항을 감소시키기 위해, 중첩 영역에서 인접 채널 층을 반전시키기 위해 더 많은 전압이 전하 저장 층에 결합될 수 있다.
본 개시의 일 측면에 따르면, 3차원(three-dimensional, 3D) 메모리 소자가 제공된다. 상기 3차원 메모리 소자는 기판과 기판 위에 형성된 하부 덱을 갖는다. 상기 하부 덱은 상기 기판의 표면으로부터 수직으로 돌출되는 제1 채널 구조체(channel structure)와, 복수의 제1 층 및 복수의 제2 층을 갖는 제1 메모리 셀 스택(memory cell stack)을 포함한다. 상기 제1 채널 구조체는 상기 제1 메모리 셀 스택을 관통하고 측벽 및 하단 부분(bottom portion)을 갖는다. 상기 제1 층과 상기 제2 층은 상기 제1 채널 구조체의 측벽을 따라 교대로 적층되며, 상기 제1 메모리 셀 스택의 상단 표면(top surface)은 바람직하게는 상기 제1 채널 구조체의 상단 표면과 수평을 이룬다.
상기 3차원 메모리 소자는 또한 상기 제1 메모리 셀 스택의 상단 표면 위에 형성되고 상기 제1 채널 구조체와 연결된 인터 덱 콘택트를 포함한다. 상기 3차원 메모리 소자는 상기 인터 덱 콘택트 위에 형성된 상부 덱을 더 포함한다. 상기 상부 덱은 제2 채널 구조체 및 제2 메모리 셀 스택을 포함한다. 상기 제2 채널 구조체는 상기 제2 메모리 셀 스택을 관통하고 측벽과 하단 부분을 갖는다. 상기 제2 채널 구조체는 상기 인터 덱 콘택트 내로 수직으로 연장되고 상기 인터 덱 콘택트와 상기 제2 메모리 셀 스택의 경계면에서 상기 제2 메모리 셀 스택 내로 횡 방향으로 더 연장된다. 상기 제2 채널 구조체의 제2 채널 유전체 영역은 상기 인터 덱 콘택트의 상단 표면 위에 있다. 상기 제2 채널 유전체 영역은 차단 층, 전하 저장 층 및 터널링 층을 포함한다. 상기 제2 메모리 셀 스택은 복수의 제3 층 및 복수의 제4 층을 가지며, 상기 복수의 제3 층과 상기 복수의 제4 층은 상기 제2 채널 구조체의 측벽을 따라 교대로 적층된다. 상기 제2 메모리 셀 스택의 상단 표면은 바람직하게는 상기 제2 채널 구조체의 상단 표면과 수평을 이룬다.
본 개시의 다른 측면에 따르면, 3차원 메모리 소자를 제조하는 방법이 제공된다. 이 개시된 방법에서는, 기판 위에 하부 메모리 셀 스트링(lower memory cell string)이 형성된다. 상기 하부 메모리 셀 스트링은 기판 위에 순차적으로 적층된 복수의 제1 워드 라인을 포함한다. 상기 복수의 제1 워드 라인은 복수의 제1 절연 층에 의해 서로 이격된다. 상기 하부 메모리 셀 스트링 또한 상기 복수의 제1 워드 라인 및 상기 복수의 제1 절연 층을 관통하는 제1 채널 구조체를 갖는다. 상기 제1 채널 구조체는 상기 기판에 수직하는 방향을 따라 형성되며, 하단 채널 콘택트(bottom channel contact)를 통해 상기 기판과 결합된다. 그 후에 상기 하부 메모리 셀 스트링 위에 상호연결 구조체(interconnect structure)가 형성되며, 상기 상호연결 구조체는 상기 제1 채널 구조체와 연결된다. 상기 상호연결 구조체 위에 상부 메모리 셀 스트링(upper memory cell string)이 형성된다. 상기 상부 메모리 셀 스트링은 상기 상호연결 구조체 위에 순차적으로 적층된 복수의 제2 워드 라인을 포함한다. 상기 복수의 제2 워드 라인은 복수의 제2 절연 층에 의해 서로 이격된다. 상기 상부 메모리 셀 스트링은 또한 상기 복수의 제2 워드 라인 및 상기 복수의 제2 절연 층을 관통하는 제2 채널 구조체를 포함한다. 상기 제2 채널 구조체는 상기 기판에 수직인 방향을 따라 형성된다. 상기 제2 채널 구조체는 측벽 및 하단 부분을 갖는다. 또한, 상기 제2 채널 구조체는 상기 상호연결 구조체 내로 수직으로 연장되고, 상기 복수의 제2 절연 층 중 최하부의 제2 절연 층 내로 연장된다. 상기 제2 채널 구조체의 채널 유전체 영역은 상기 상호연결 구조체의 상단 표면 위에 있다.
본 개시의 또 다른 측면에 따르면, 메모리 셀 스트링이 제공된다. 상기 메모리 셀 스트링은 기판 위에 형성된 하부 메모리 셀 스트링을 포함한다. 상기 하부 메모리 셀 스트링은 상기 기판 위에 순차적으로 적층된 복수의 제1 워드 라인을 포함한다. 상기 복수의 제1 워드 라인은 복수의 제1 절연 층에 의해 서로 이격된다. 상기 메모리 셀 스트링은 또한 상기 복수의 제1 워드 라인 및 상기 복수의 제1 절연 층을 관통하는 제1 채널 구조체를 포함한다. 상기 제1 채널 구조체는 상기 제1 채널 구조체는 상기 기판에 수직인 방향을 따라 형성되며, 하단 채널 콘택트를 통해 상기 기판과 결합된다. 상기 메모리 셀 스트링은 상기 하부 메모리 셀 스트링 위에 형성된 상호연결 구조체를 더 포함하고, 상기 상호연결 구조체는 상기 제1 채널 구조체와 연결된다. 개시된 메모리 셀 스트링에서, 상기 상호연결 구조체 위에 상부 메모리 셀 스트링이 형성된다. 상기 상부 메모리 셀 스트링은 상기 상호연결 구조체 위에 순차적으로 적층된 상기 복수의 제2 워드 라인을 포함한다. 상기 복수의 제2 워드 라인은 복수의 제2 절연 층에 의해 서로 이된다. 상기 메모리 셀 스트링은 또한 상기 복수의 제2 워드 라인 및 상기 복수의 제2 절연 층을 관통하는 제2 채널 구조체를 포함한다. 상기 제2 채널 구조체는 상기 기판에 수직인 방향을 따라 형성된다. 상기 제2 채널 구조체는 측벽 및 하단 부분을 갖는다. 상기 제2 채널 구조체는 상기 상호연결 구조체 내로 수직으로 연장되고 또한 상기 상호연결 구조체와 상기 제2 절연 층의 경계면에서 횡 방향으로 상기 제2 절연 층 내로 연장된다. 상기 제2 채널 구조체의 채널 유전체 영역은 상기 상호연결 구조체의 상단 표면 위에 있다.
본 개시의 측면들은 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면 다양한 특징부(feature)는 축적대로 그려져 있지 않다. 사실, 논의의 명확성을 위해 다양한 특징부의 크기를 임의로 늘리거나 줄일 수 있다.
도 1은 일부 실시예에 따른 3D NAND 메모리 소자의 단면도이다.
도 2는 일부 실시예에 따른 관련된 3D NAND 메모리 소자의 단면도이다.
도 3 ∼ 도 15는 일부 실시예에 따른 3D NAND 메모리 소자를 제조하는 다양한 중간 단계의 단면도이다.
도 16은 일부 실시예에 따른 3D NAND 메모리 소자를 제조하기 위한 프로세스의 흐름도이다.
이하의 개시는 제공된 주제의 여러 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 배열의 특정 예가 아래에 설명된다. 물론 이것들은 단지 예일 뿐이며 한정하려는 의도는 없다. 예를 들어, 다음 설명에서 제2 특징부 위에(over) 또는 상에(on) 제1 특징부의 형성은 제1 특징부 및 제2 특징부가 형성되는 실시예를 포함할 수 있고, 특징부들은 직접 접촉할 수 있고, 또한 제1 특징부와 제2 특징부가 직접 접촉하지 않을 수 있도록, 제1 특징부와 제2 특징부 사이에 추가적인 특징부가 형성될 수 있는 실시예를 포함할 수 있다. 또, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며, 그 자체가 논의된 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 설명을 쉽게 하기 위해 도면에 나타낸 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 표시된 방향에 더하여 사용 또는 작동중인 기기의 다른 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로) 여기서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
도 1은 본 개시의 일부 실시예에 따른 3D NAND 메모리 소자(100)의 단면도이다. 메모리 소자(100)는 복수의 메모리 셀 스트링을 가질 수 있다. 예를 들어, 두 개의 메모리 셀 스트링(100A, 100B)이 도 1에 도시된 바와 같이 메모리 소자(100)에 포함된다. 일부 실시예에서, 메모리 셀 스트링(100A)은 메모리 셀 스트링(100B)과 동일하다. 일부 실시예에서, 메모리 셀 스트링(100A)은 메모리 셀 스트링(100B)과 비교하여 다른 치수를 가질 수 있다. 도 1의 실시예에서, 메모리 셀 스트링(100A)은 메모리 셀 스트링(100B)과 동일하다. 메모리 셀 스트링(100A)은 기판(102) 위에 형성된 하부 메모리 셀 스트링을 가질 수 있다. 기판(102)으로는 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 게르마늄(SiGe) 기판, 및/또는 SOI(Silicon-On-Insulator) 기판을 포함할 수 있다. 기판(102)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 도 1의 실시예에서, 기판(102)은 Si, Ge 또는 SiGe를 포함할 수 있는 IV족 반도체이다. 기판(102)은 벌크 웨이퍼 또는 에피택셜 층일 수 있다. 하부 메모리 셀 스트링은 기판(102) 위에 순차적으로 적층된 복수의 제1 워드 라인(120a∼120e)을 포함할 수 있다. 5개의 워드 라인이 예로서 도시되어 있으며, 본 발명은 이 수에 한정되지 않는다. 복수의 제1 워드 라인(120)은 복수의 제1 절연 층(122a∼122f)에 의해 서로 이격된다. 일부 실시예에서, 제1 절연 층(122e)은 설계 요건에 따라, 다른 제1 절연 층보다 두께가 더 두꺼울 수 있다. 일부 실시예에서, 도 1에 도시된 제1 워드 라인(120)은 SiN으로 만들어진 희생 층(sacrificial layer)을 사용하여 형성된다. 희생 층은 제거되고 고 K 층과 금속층으로 대체할 수 있다. 예를 들어, 고 K 층은 알루미늄 산화물로 만들어질 수 있고, 금속 층은 텅스텐(W)으로 만들어질 수 있다.
메모리 셀 스트링(100A)의 하부 메모리 셀 스트링은 또한 복수의 제1 워드 라인(120) 및 제1 절연 층(122)을 관통하는 제1 채널 구조체를 포함한다. 제1 채널 구조체는 측벽 및 하단 영역을 갖는 원기둥 형상을 가질 수 있다. 다른 모양도 가능하다. 제1 채널 구조체는 기판(102)에 수직인 방향을 따라 형성되고, 하단 채널 콘택트(104)를 통해 기판(102)과 결합된다. 제1 채널 구조체는 제1 채널 유전체 영역 및 채널 층(112)을 포함한다. 제1 채널 유전체 영역은 또한 제1 차단 층(110), 제1 전하 저장 층(108) 및 제1 터널링 층(106)을 포함한다. 제1 차단 층(110)은 제1 채널 구조체의 측벽을 따라, 하단 채널 콘택트(104) 위에 형성된다. 제1 차단 층(110)은 제1 워드 라인(120) 및 제1 절연 층(122)과 직접 접촉한다. 도 1의 실시예에서, 제1 차단 층(110)은 SiO로 이루어진다. 제1 전하 저장 층(108)은 제1 차단 층(110)을 따라, 하단 채널 콘택트(104) 위에 형성된다. 도 1의 실시예에서, 제1 전하 저장 층(108)은 SiN으로 이루어진다. 일부 실시예에서, 제1 전하 저장 층(108)은 SiN/SiON/SiN 다층 구성과 같은, 다층 구성을 포함한다. 제1 터널링 층(106)은 제1 전하 저장 층(108)을 따라, 하단 채널 콘택트(104) 위에 형성된다. 도 1의 실시예에서, 제1 터널링 층(106)은 SiO로 이루어진다. 일부 실시예에서, 제1 터널링 층(106)은 SiO/SiON/SiO 다층 구성과 같은, 다층 구성을 포함할 수 있다. 제1 채널 구조체는 제1 터널링 층(106)을 따라, 하단 채널 콘택트(104) 위에 형성된 제1 채널 층(112)을 더 포함한다. 도 1의 실시예에서, 제1 채널 층(112)은 노 저압(furnace low pressure) 화학 기상 증착(chemical vapor deposition, CVD) 공정을 통해 폴리폴리콘으로 만들어진다. 제1 유전체 층(114)은 제1 채널 구조체를 채우도록 제1 채널 층(112) 위에 형성된다.
일부 실시예에서, 최하부 워드 라인(120e)은 하단 선택 게이트(bottom select gate, BSG)이다. 하단 채널 콘택트(104)는 최하부 워드 라인(120e)과 직접 접촉한다. 하단 채널 콘택트(104)는 추가로 기판(102) 내로 연장된다. 일부 실시예에서, 하단 채널 콘택트(104)는 선택적 에피택셜 성장 기술을 통해 폴리실리콘으로 만들어진다. 일부 실시예에서, 하단 채널 콘택트(104)의 상단 표면은 최하부 워드 라인(120e)의 상단 표면 위에 있고 워드 라인(120d)의 하단 표면 아래에 있다. 예를 들어, 하단 채널 콘택트(104)의 상단 표면은 워드 라인(120e)의 상단 표면과 워드 라인(120d)의 하단 표면 사이의 거의 중간 위치와 수평을 이룰 수 있다.
메모리 셀 스트링(100A)은 하부 메모리 셀 스트링 위에 형성된 인터 덱 콘택트(118)을 더 가지며, 인터 덱 콘택트(118)는 제1 채널 층(112)을 통해 제1 채널 구조체와 전기적으로 결합된다. 도 1의 실시예에서, 인터 덱 콘택트(118)는 폴리폴리콘으로 만들어진다. 메모리 셀 스트링(100A)의 상부 메모리 셀 스트링(또는 상부 덱)은 인터 덱 콘택트(118) 및 SiO로 이루어진 인터 유전체 층(116) 위에 형성된다. 상부 메모리 셀 스트링은 인터 덱 콘택트(118) 및 인터 유전체층(116) 위에 순차적으로 적층된 금속 층으로 이루어진 복수의 제2 워드 라인(126a-126b)을 포함한다. 복수의 제2 워드 라인(126)은 복수의 제2 절연 층(124a∼124c)에 의해 이격되어 있다. 제2 워드 라인(126)의 수는 설계 요건에 기초하여 제1 워드 라인(120)의 수와 같거나, 그보다 작거나, 더 많을 수 있다. 일부 실시예에서, 도 1에 도시된 워드 라인(126)은 SiN으로 이루어진 희생 층을 사용하여 형성될 수 있다. 희생 층(126)은 제거될 수 있고 고 K 층 및 금속 층으로 대체될 수 있다. 예를 들어, 고 K 층은 알루미늄 산화물로 만들어질 수 있고 금속 층은 W로 만들어질 수 있다.
메모리 셀 스트링(100A)의 상부 메모리 셀 스트링은 복수의 제2 워드 라인(126) 및 SiO로 이루어진 제2 절연 층(124)을 통과하는 제2 채널 구조체를 포함한다. 제2 채널 구조체는 기판에 수직인 방향을 따라 형성된다. 제2 채널 구조체는 측벽과 하단 부분이 있는 원기둥 형상이다. 다른 형상도 가능하다. 제2 채널 구조체는 인터 덱 콘택트 내로 수직으로 연장되고 또한 인터 덱 콘택트와 제2 절연 층(124)의 경계면에서 횡 방향으로 제2 절연 층(124) 내로 연장된다. 제2 채널 구조체의 제2 채널 유전체 영역은 인터 덱 콘택트(118)의 상단 표면 위에 있다. 제2 채널 구조체의 제2 채널 유전체 영역은 제2 채널 구조체의 측벽을 따라 형성된 제2 차단 층(130)을 포함한다. 제2 차단 층(130)의 하단 단부(bottom end)는 인터 덱 콘택트(118)의 상단 표면 위에 있다. 도 1의 실시예에, 제2 차단 층(130)은 SiO로 이루어진다. 제2 채널 유전체 영역은 또한 제2 채널 구조체의 측벽을 따라 제2 차단 층(130) 위에 형성된 제2 전하 저장 층(132)을 포함한다. 제2 전하 저장 층(132)의 하단 단부는 인터 덱 콘택트(118)의 상단 표면 위에 있다. 도 1의 실시에에서, 제2 전하 저장 층(132)은 SiN으로 이루어진다. 일부 실시예에서, 제2 전하 저장 층(132)은 SiN/SiON/SiN 다층 구성과 같은, 다층 구성을 포함할 수 있다. 제2 채널 유전체 영역에서, 제2 채널 구조체의 측벽을 따라 제2 전하 저장 층(132) 위에 제2 터널링 층(134)이 형성되고, 제2 터널링 층(134)의 하단 단부는 인터 덱 콘택트(118)의 상단 표면 위에 있다. 도 1의 실시예에서, 제2 터널링 층(134)은 SiO로 이루어진다. 일부 실시예에서, 제2 터널링 층(134)은 SiO/SiON/SiO 다층 구성과 같은, 다층 구성을 포함할 수 있다.
제2 채널 구조체는 제2 채널 구조체의 측벽을 따라 제2 터널링 층(134) 위에, 그리고 인터 덱 콘택트(118) 위에 형성된 제2 채널 층(136)을 더 포함한다. 도 1의 실시에에서, 제2 채널 층(136)은 노 저압 화학 기상 증착(CVD) 프로세스를 통해 폴리실리콘으로 만들어진다. 제2 채널 구조체는 또한 제2 채널 구조체를 채우기 위해 제2 채널 층(136) 위에 형성된 제2 유전체 층(146)을 포함한다. 제2 유전체층(146)은 인터 덱 콘택트(118) 내로 연장되고 SiO, SiN, SiON, SiOCN, 또는 다른 적합한 물질을 포함할 수 있다. 상단 채널 콘택트(128)는 제2 유전체 층(146) 위에 형성되고 제2 채널 층(136)과 연결된다. 상단 채널 콘택트(128)의 상단 표면은 바람직하게는 제2 채널 층(136)의 상단 표면과 수평을 이룬다. 도 1의 실시예에서, 상단 채널 콘택트(128)는 폴리실리콘으로 만들어진다.
일부 실시예에서, 설계 요건에 기초하여 제1 워드 라인(120c)은 하단 선택 게이트일 수 있고 제2 워드 라인(126a)은 상단 선택 게이트일 수 있다.
도 2는 일부 실시예에 따른 관련된 3D NAND 메모리 소자(200)의 단면도이다. 관련된 3D NAND 메모리 소자(200)의 작동 시에, 인터 덱 콘택트(218)에 인접한 최하부 워드 라인(또는 최하부의 상부 메모리 셀 층)(226b)에 양의 전압이 인가된다. 용량 결합 효과에 기초하여, 인가된 전압의 일부가 최하부의 워드 라인(226b)과 중첩되어 있는 제2 전하 저장 층의 일부에 전달된다. 인가된 전압의 일부는 최하부의 워드 라인(226b)과 중첩된 제2 채널 층의 일부에서 정공을 밀어내고 전자를 끌어당길 수 있다. 인가된 전압의 일부가 충분히 높은 경우, 최하부의 워드 라인(226b)과 중첩된 제2 채널 층(236a)의 일부는 반전될 수 있으며, 상부 채널 층과 상부 터널링 층의 경계면에 반전 층이 형성될 수 있다. 반전 층은 3D NAND 메모리 소자의 작동 중에 공핍된 정공을 가지며 낮은 저항을 얻는다. 두 개의 기생 커패시터가 형성될 수 있으며, 여기서 최하부 워드 라인(226b), 최하부 워드 라인(226b)과 중첩된 제2 차단 층(230a)의 일부, 및 제2 전하 저장 층(232a)의 일부가 제1 커패시터를 형성할 수 있다. 제1 커패시터는 제2 전하 저장 층(232a)의 일부, 제2 터널링 층(234a)의 일부 및 제2 채널 층(236a)의 일부를 기반으로 형성된 제2 커패시터와 직렬로 연결될 수 있다.
한편, 제2 채널 구조체와 인터 덱 콘택트(218) 사이의 중첩 영역에서 제2 채널 층(236b)의 일부는 최하부 워드 라인(226b), 하부 절연 층(224c) 및 인터 덱 콘택트(218)를 기반으로 형성되는 제3 기생 커패시터의 존재로 인해 반전되지 않을 수 있다. 제3 캐패시터는 인터 덱 콘택트(218), 중첩 영역에서의 제2 차단 층(230b)의 일부, 중첩 영역에서의 제2 전하 저장 층(232b)의 일부를 기반으로 형성되는 제1 캐패시터, 및 중첩 영역에서의 제2 전하 저장 층(232b)의 일부, 중첩 영역에서의 제2 터널링 층(234b)의 일부, 및 중첩 영역에서의 제2 채널 층(236b)의 일부를 기반으로 형성되는 제2 커패시터와 직렬로 연결된다. 최하부 워드 라인(226b)에 인가된 전압은 중첩 영역에서 제2 전하 저장 층(232b)의 일부에 더 적은 전압을 상응하게 전달한다. 제2 전하 저장 층(232b)에 전달되는 전압의 양이 적으면, 중첩 영역에서 제2 채널 층(236b)의 일부를 반전시킬 수 없다.
도 1에 도시되어 있는 개시된 3D NAND 메모리 소자(100)에서, 제2 채널 구조체와 인터 덱 콘택트의 중첩 영역에서 제2 차단 층(130), 제2 전하 저장 층(132) 및 제2 터널링 층(134)의 일부가 제거되고 중첩 영역에서 채널 층(136)의 일부는 반전되어 반전 층을 형성할 수 있으며 이는 결국 작동 중에 채널 저항을 감소시킨다.
도 3 ∼ 도 15는 일부 실시예에 따라 3D NAND 메모리 소자를 제조하는 다양한 중간 단계의 단면도이다. 도 3에 도시된 바와 같이, 반도체 구조체(300)는 포토 리소그래피, 화학 기상 증착(CVD), 물리 기상 증착(physical vapor deposition, PVD), 건식 에칭, 습식 에칭, 습식 세정, 확산, 원자 층 증착(atomic layer deposition, ALD), 화학적 기계적 평탄화(chemical mechanical planarization, CMP), 이온 주입, 계측학(metrology) 또는 기타 적절한 기술과 같은 다양한 반도체 처리 기술을 통해 준비된다. 반도체 구조체(300)는 기판(102)을 갖는다. 기판(102)으로는 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 게르마늄(SiGe) 기판, 및/또는 SOI(Silicon-On-Insulator) 기판을 포함할 수 있다. 기판(102)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 도 3의 실시예에서, 기판(102)은 Si, Ge 또는 SiGe를 포함할 수 있는 IV족 반도체이다.
반도체 구조체(300)는 복수의 하부 메모리 셀 스트링을 포함한다. 두 개의 하부 메모리 셀 스트링(300A, 300B)이 예를 들어, 도 3에 도시된 바와 같은 반도체 구조체(300)에 포함된다. 일부 실시예에서, 하부 메모리 셀 스트링(300A)은 하부 메모리 셀 스트링(300B)과 동일하다. 일부 실시예에서, 하부 메모리 셀 스트링(300A)은 하부 메모리 셀 스트링(300B)과 비교하여 다른 치수를 가질 수 있다. 도 3의 실시예에서, 하부 메모리 셀 스트링(300A)은 하부 메모리 셀 스트링(300B)과 동일하다. 하부 메모리 셀 스트링(300A)은 기판(102) 위에 순차적으로 적층된 복수의 제1 워드 라인(120a∼120e)을 포함한다. 복수의 제1 워드 라인(120)은 복수의 제1 절연 층(122a∼122f)에 의해 서로 이격된다. 일부 실시예에서, 도 3에 나타낸 워드 라인(120)은 SiN으로 이루어진 희생 층일 수 있다. 희생 층은 제거되고 고 K 층과 금속층으로 대체될 수 있다. 예를 들어, 고 K 층은 알루미늄 산화물로 이루어질 수 있고 금속 층은 W로 이루어질 수 있다.
하부 메모리 셀 스트링(300A)은 도 1을 참조하여 위에서 논의된 하부 메모리 셀 스트링과 실질적으로 유사하다. 예를 들어, 하부 메모리 셀 스트링(300A)의 제1 채널 구조체는 복수의 제1 워드 라인(120) 및 복수의 제1 절연 층(122)을 관통한다. 제1 채널 구조체는 하단 채널 콘택트(104)를 통해 기판(102)과 전기적으로 결합된다. 제1 채널 구조체는 제1 채널 층(112), 제1 터널링 층(106), 제1 전하 저장 층(108), 제1 차단 층(110) 및 제1 유전체 층(114)을 가질 수 있다. 반도체 구조체(300)는 복수의 인터 덱 콘택트를 더 갖는다. 복수의 인터 덱 콘택트 각각은 각각의 하부 메모리 셀 스트링 위에 형성되고 각각의 하부 메모리 셀 스트링의 제1 채널 구조체와 전기적으로 결합된다. 도 3에 도시된 바와 같이, 인터 덱 콘택트(118)는 하부 메모리 셀 스트링(300A) 위에 형성되고 제1 채널 층(112)을 통해 하부 메모리 셀 스트링(300A)과 전기적으로 결합된다. 도 3의 실시예에서, 인터 덱 콘택트(118)는 저압 CVD 프로세스를 통해 폴리실리콘으로 이루어진다. 인터 덱 콘택트(118)는 하부 메모리 셀 스트링(300A) 위에 유전체 층(116)을 도입함으로써 형성될 수 있다. 인터 덱 콘택트 개구부(미도시)는 유전체 층(116)에서 패터닝될 수 있다. 인터 덱 콘택트 개구부는 제1 채널 구조체를 노출시키는 측벽 및 하단 부분을 가질 수 있다. 폴리실리콘 층은 인터 덱 콘택트 개구의 측벽을 따라 제1 채널 구조체 위에 저압 CVD 프로세스를 통해 증착된다. 폴리폴리콘 층은 유전체 층(116)의 상단 표면을 덮는다. 화학 기계적 연마(chemical mechanical polishing, CMP)와 같은, 후속 표면 평탄화 공정이 유전체 층(116)의 상단 표면 위에 과도한 폴리폴리콘 층을 제거하기 위해 수행된다.
도 4에서, 복수의 제2 워드 라인(126a∼126b) 및 복수의 제2 절연 층(124a∼124c)은 인터 덱 콘택트(118) 및 인터 유전체 층(116) 위에 형성될 수 있다. 복수의 제2 워드 라인(126a-126b)은 인터 덱 콘택트(118) 위에 순차적으로 적층되고 복수의 제2 절연 층(124a-124c)에 의해 서로 이격되어 있으며, 여기서 최하부 제2 절연 층(124c)은 인터 덱 콘택트(118) 및 인터 유전체 층(116)과 직접 접촉한다. 제2 워드 라인(126)의 수는 설계 요건에 기초하여 제1 워드 라인(120)의 수와 같거나, 그보다 작거나, 더 많을 수 있다. 일부 실시예에서, 도 4에 도시된 워드 라인(126)은 SiN으로 이루어진 희생 층을 사용하여 형성된다. 희생층(126)은 제거되고 고 K 층 및 금속 층으로 대체될 수 있다. 예를 들어, 고 K 층은 알루미늄 산화물로 이루어질 수 있고 금속 층은 W로 이루어질 수 있다. 제2 워드 라인(126)은 폴리폴리콘, WSix, SiC, SiON, SiOC, SiCN, SiOCN, AlON, 또는 다른 적합한 물질을 더 포함할 수 있다. 제2 워드 라인(126)은 20nm ∼ 50nm 범위의 두께를 가질 수 있다. 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 확산 또는 이들의 임의의 조합과 같은, 임의의 적절한 증착 프로세스가 워드 라인(126)을 형성하기 위해 적용될 수 있다. 제2 절연 층(124)은 SiO, AlO, ZrO, 또는 20nm와 40nm 사이의 두께를 가진 다른 적합한 물질을 포함할 수 있다. 제2 절연 층(124)은 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 확산 또는 이들의 임의의 조합 중 하나 이상을 수행함으로써 형성될 수 있다.
도 5에서, 복수의 채널 개구부가 형성될 수 있다. 예를 들어, 도 5에는 두 개의 채널 개구부(138, 140)가 포함되어 있다. 채널 개구부는 제2 워드 라인(126) 및 제2 절연 층(124)을 관통하고 인터 덱 콘택트의 일부를 오목하게 함으로써 인터 덱 콘택트(116, 118) 내로 연장된다. 일부 실시예에서, 인터 덱 콘택트의 오목한 부분의 깊이는 t이다. 깊이 t는 기술 요건에 따라 20nm ∼ 60nm의 범위를 가질 수 있다. 채널 개구부는 60nm ∼ 100nm 범위의 상단 임계 치수(critical dimension CD) 및 50nm ∼ 70 nm 범위의 하단 CD를 가질 수 있다. 도 5에 도시된 바와 같이, 채널 개구부는 하단 CD가 상단 CD보다 작은 테이퍼형 프로파일(tapered profile)을 가질 수 있다. 테이퍼형 프로파일은 후속 증착 단계를 돕고 측벽 커버리지를 개선할 수 있다. 테이퍼형 프로파일은 마스크 프로파일을 테이핑하거나 플라즈마 에칭 공정 동안에 에칭 레시피(예: 측벽 증착 도입)를 조정하여 얻을 수 있다. 채널 개구부를 형성하기 위해, 패터닝된 마스크 스택이 최상부 절연 층(124a) 위에 형성될 수 있다. 마스크 스택은 하나 이상의 하드 마스크 층 및 포토레지스트 층을 포함할 수 있다. 마스크 스택은 포토레지스트 코팅(예: 스핀 온 코팅(spin-on coating), 소프트 베이킹(soft baking), 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 헹굼, 건조(예: 스핀 건조 및/또는 하드 베이킹(hard baking) 등을 더 포함할 수 있는 리소그래피 공정(예: 포토리소그래피 또는 e-빔 리소그래피)과 같은, 임의의 적절한 기술에 따라 패터닝될 수 있다. 패터닝된 마스크 스택이 형성되는 경우, 습식 에칭 또는 건식 에칭과 같은, 에칭 공정이 적용될 수 있다. 에칭 공정은 마스크 스택의 패턴을 제2 워드 라인(126) 및 제2 절연 층(124)으로 전사할 수 있다. 에칭 공정은 제2 워드 라인(126) 및 제2 절연 층(124)을 통해 에칭한다. 에칭 공정은 인터 덱 콘택트의 일부를 오목하게 만듦으로써 인터 덱 콘택트 더 확장되어 채널 개구부(138, 140)를 형성한다. 후속 플라즈마 애싱(ashing) 및 습식 세정이 나머지 마스크 스택을 제거하기 위해 적용될 수 있다. 개구부(138, 140)는 측벽 및 하단 부분이 있는 원기둥 형상을 가져 인터 덱 콘택트를 노출시킬 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 채널 개구부는 사각기둥 형상, 타원 기둥 형상 또는 기타 적절한 형상으로 형성될 수 있다.
전체 개시내용을 명확하고 간결하게 하기 위해, 후속 설명은 채널 개구부(138)에 기초하여 이루어진다. 이 설명은 채널 개구부(140)에 적용될 수 있다.
도 6에서, 제2 채널 유전체 영역이 형성된다. 제2 채널 유전체 영역은 제2 차단 층(130), 제2 전하 저장 층(132) 및 제2 터널링 층(134)을 포함한다. 제2 차단 층(130)은 채널 개구부(138)의 측벽을 따라, 그리고 인터 덱 콘택트(118) 위에 형성된다. 제2 차단 층(130)은 추가로 최상부 제2 절연 층(124a)의 상단 표면을 덮는다. 제2 차단 층(130)은 1nm ∼ 10nm의 두께를 갖는 SiO로 이루어질 수 있다. 제2 차단 층(130)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 확산 또는 이들의 임의의 조합 중 하나 이상을 수행함으로써 형성될 수 있다. 일부 실시예에서, 제2 차단 층(130)은 1nm ∼ 10nm의 두께로 현장 증기 발생(in situ steam generation, ISSG) 공정을 통해 미리 형성된 SiN 층을 산화시킴으로써 만들어질 수 있다. 제2 절연 층(130) 위에는 제2 전하 저장 층(132)이 형성된다. 제2 전하 저장 층(132)은 SiN으로 이루어질 수 있다. 일부 실시예에서, 제2 전하 저장 층(132)은 단일 층 구성 또는 다층 구성을 가질 수 있다. 제2 전하 저장 층(132)의 두께는 기술 요건에 기초하여 3nm ∼ 10nm 범위일 수 있다. 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 확산 또는 이들의 임의의 조합과 같은 임의의 적절한 증착 공정이 제2 전하 저장 층(132)을 형성하는 데 적용될 수 있다. 제2 터널링 층(134)이 채널 개구부(138)에서 제2 전하 저장 층(132) 위에 후속하여 형성된다. 제2 터널링 층(134)은 SiO로 이루어질 수 있다. 제2 터널링 층(134)은 또한 단일 층 구성 또는 SiO/SiON/SiO 다층 구성과 같은 다층 구성을 가질 수 있다. 제2 터널링 층(134)은 설계 요건에 기초하여 1nm ∼ 5nm의 두께를 가질 수 있다. 제2 터널링 층(134)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 확산 또는 이들의 임의의 조합 중 하나 이상을 수행함으로써 형성될 수 있다. 도 6의 실시예에서, 제2 차단 층(130), 제2 전하 저장 층(132) 및 제2 터널링 층(134)의 총 두께는 설계 요건에 따라 15nm ∼ 25nm 범위일 수 있다.
채널 층(142)은 제2 터널링 층(134) 위에 추가로 형성된다. 채널 층(142)은 5nm ∼ 15nm의 두께를 갖는 노 저압 CVD 공정을 통해 폴리폴리콘으로 만들어질 수 있다. 관련 예와 비교하여, 채널 층(142)은 후속하는 에칭 공정을 돕기 위해 더 두꺼운 두께로 형성된다. 물리 기상 증착(PVD), 원자 층 증착(ALD), 확산, 또는 이들의 임의의 조합과 같은 다른 적절한 증착 공정이 채널 층(142)을 형성하는 데 적용될 수 있다. 채널 층(142)은 채널 개구부(138)에 측벽 및 하단 부분을 갖는 환형 형상을 가질 수 있다. 채널 층(142)은 또한 최상부 절연 층(124a)의 상단 표면을 덮는 상단 부분을 가질 수 있다. 채널 층(142) 위에 보호 층(144)이 형성될 수 있다. 보호 층(144)은 3nm ∼ 10nm의 두께를 갖는 SiO로 이루어질 수 있다. 관련 예와 비교하여, 보호 층(144)은 후속 에칭 공정을 돕기 위해 더 두꺼운 두께로 형성된다. 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 확산 또는 이들의 임의의 조합과 같은 임의의 적절한 증착 공정이 보호 층(144)을 형성하는 데 적용될 수 있다. 보호 층(144)은 채널 개구부(138)에 측벽 및 하단 부분을 갖는 환형 형상을 가질 수 있다. 보호 층(144)은 또한 최상부 절연 층(124a)의 상단 표면을 덮는 상단 부분을 가질 수 있다.
도 7에서, 채널 개구부(138)에서 보호 층(144)의 하단 부분을 제거하여 채널 층(142)의 하단 부분을 노출시키기 위해 플라즈마 펀치(또는 플라즈마 에칭)가 도입될 수 있다. 플라즈마 펀치는 추가로 채널 층(142)의 하단 부분을 오목하게 만든다. 플라즈마 펀치가 완료되는 경우, 보호 층(144)의 상단 부분이 제거될 수 있고 채널 층(142)의 상단 부분이 감소될 수 있다. 위에서 언급한 바와 같이, 본 개시에는 더 두꺼운 채널 층(142)을 도입한다. 더 두꺼운 채널 층(142)은, 플라즈마 펀치가 채널 층(142)을 펀칭하여 채널 개구부(138)의 하단 부분에 있는 제2 터널링 층 바로 아래의 손상을 방지한다. 또한, 채널 층(142)의 상단 부분은 추가적인 마스크 층의 역할을 하여 상단 하드 마스크 층의 소모를 감소시킨다. 위에서 언급한 더 두꺼운 보호 층(144)은 플라즈마 펀치 동안에 플라즈마가 채널 층(142) 및 제2 터널링 층(134)의 측벽을 공격하는 것을 방지한다.
도 8에서, 습식 에칭 공정이 채널 층(142)의 상부 및 하부를 제거하기 위해 도입될 수 있다. 예를 들어, 테트라 메틸 암모늄 하이드록사이드(tetramethyl ammonium hydroxide, TMAH)의 습식 용액을 적용하여 채널 층(142)의 상단 부분 및 하단 부분을 제거할 수 있다. 습식 에칭 동안, 보호 층(144)이 습식 용액이 채널 층(142)과 반응하는 것을 방지하기 때문에 채널 층(142)의 측벽은 여전히 남아 있다. 위에서 언급한 바와 같이, 보호 층(144)의 두께를 증가시켜 채널 층(142)과 습식 용액 사이의 격리(isolation)를 개선한다. 또한, 암모늄 하이드록사이드와 같은, 다른 적절한 화학 물질이 적용되어 채널 층(142)을 제거할 수 있다. 습식 에칭 공정을 정밀하게 제어하여 채널 층(142)의 하단 단부(142a)가 인터 덱 콘택트(118)의 상단 표면(118a) 위에 있는 원하는 프로파일을 얻을 수 있다.
도 9에서, 플라즈마 에칭 공정이 도입될 수 있다. 플라즈마 에칭 공정은 유도 결합 플라즈마(inductively coupled plasma, ICP) 에칭 공정, 반응성 이온 에칭 공정, 또는 다른 적절한 플라즈마 에칭 공정일 수 있다. 플라즈마 에칭 공정은 CF4, NF3, CHF3 또는 다른 적절한 에칭 가스와 같은 불소 기반 에칭 가스를 적용할 수 있다. 플라즈마 에칭은 채널 층(142)을 거의 공격하지 않으면서 제2 차단 층(130), 제2 전하 저장 층(132) 및 제2 터널링 층(134)의 일부를 선택적으로 제거할 수 있다. 플라즈마 에칭 동안, 보호 층(144)은 완전히 제거될 수 있다. 제2 차단 층(130)의 상단 부분, 제2 전하 저장 층(132) 및 최상부 제2 절연 층(124a) 위의 제2 터널링 층(134)은 완전히 제거될 수 있다. 또한, 플라즈마 에칭 공정은 제2 차단 층(130), 제2 전하 저장 층(132) 및 제2 터널링 층(134)의 하단 부분을 제거한다. 플라즈마 에칭 공정은 제2 차단 층의 측벽, 제2 전하의 일부를 더 제거한다. 저장 층, 및 채널 개구부 및 인터 덱 콘택트의 중첩 영역에있는 제2 터널링 층. 플라즈마 에칭 공정은 채널 개구부와 인터 덱 콘택트의 중첩 영역에서 제2 차단 층의 측벽의 일부, 제2 전화 저장 층 및 제2 터널링 층을 추가로 제거한다. 플라즈마 에칭 공정은 인터 덱 콘택트(118)와 제2 절연 층(124c) 사이의 경계면에서 제2 절연 층(124c) 내로 확장될 수 있다. 플라즈마 에칭 공정이 완료되면, 제2 차단 층(130), 제2 전하 저장 층(132) 및 제2 터널링 층(134)의 하단 단부는 인터 덱 콘택트(118a)의 상단 표면 위에 있다. 또한, 층들(130, 132, 134, 124a)의 상단 표면은 동일 평면일 수 있으며, 채널 층(142)의 상단 표면은 플라즈마 에칭 공정 후의 층들(130, 132, 134, 124a)의 상단 표면 위에 있다.
도 10에서, 나머지 채널 층(142)이 습식 에칭 공정을 통해 제거된다. 예를 들어, 암모늄 하이드록사이드의 습식 용액이 도입되어 인접 층을 거의 공격하지 않으면서 채널 층(142)을 선택적으로 제거할 수 있다.
도 11에서, 제2 채널 층(136)이 형성된다. 제2 채널 층(136)은 노 저압 CVD 공정을 통해 폴리폴리콘으로 만들어질 수 있다. 물론, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 확산 또는 이들의 임의의 조합과 같은 다른 적절한 증착 공정이 제2 채널 층(136)을 형성하는 데 적용될 수 있다. 제2 채널 층(136)의 두께는 2nm ∼ 8nm일 수 있다. 제2 채널 층(136)은 채널 개구부(138)의 측벽을 따라 제2 터널링 층(134) 위에 형성될 수 있다. 제2 채널 층(136)은 최상부 제2 절연 층(124a)의 상단 표면 및 인터 덱 콘택트(118)을 추가로 덮는다. 제2 채널 층(136)의 형성에 따라, 인터 덱 콘택트(118)의 오목한 부분은 제2 채널 층(136)으로 덮일 수 있고, 최하부 절연 층(124c) 내로 연장되는 채널 개구부(138)의 측벽의 일부 또한 제2 채널 층(136)으로 덮일 수 있다.
도 12에서, 제2 유전층(146)이 제2 채널 층(136) 위에 형성될 수 있다. 제2 유전층(146)은 추가로 최상부 제2 절연 층(124a)의 상단 표면을 덮는다. 제2 유전층(146)은 채널 개구부(138)를 채우고 인터 덱 콘택트(118) 내로 연장될 수 있다. 제2 유전층(146)은 SiO, SiN, SiON, SiOCN, 또는 다른 적합한 물질을 포함할 수 있다. 제2 유전층(146)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 확산 또는 이들의 임의의 조합 중 하나 이상을 수행함으로써 형성될 수 있다. 후속의 표면 평탄화 공정이 수행되어 임의의 과도한 제2 채널 층(136) 및 최상부 제2 절연 층(124a)의 상단 표면 위의 임의의 과도한 제2 유전체층(146)을 제거할 수 있다. 최종 프로파일은 도 12에 도시될 수 있으며, 여기서, 제2 유전층(146), 제2 채널 층(136), 제2 터널링 층(134), 제2 전하 저장 층(132), 제2 차단 층(130) 및 최상부 제2 절연 층(124a)의 상단 표면은 동일 평면에 있다.
도 13에서, 제2 유전체층(146)의 상단 부분은 포토리소그래피 패터닝 공정 및 후속 에칭 공정에 의해 오목하게 될 수 있다. 채널 콘택트 층(148)은 제2 유전체 층(146)의 오목한 부분을 채우기 위해 후속하여 형성된다. 채널 콘택트 층(148)은 추가로 최상부 제2 절연 층(124a)의 상단 표면을 덮을 수 있다. 채널 콘택트 층(148)은 폴리폴리콘, W, TiN, Ti 또는 다른 적합한 물질을 포함할 수 있다. 채널 콘택트 층(148)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 확산 또는 이들의 임의의 조합 중 하나 이상을 수행함으로써 형성될 수 있다. 콘택트 층(148)은 설계 요건에 기초하여 20nm ∼ 100nm의 두께를 가질 수 있다.
도 14에서, 표면 평탄화 공정(예: CMP)이 최상부 제2 절연 층(124a)의 상단 표면 위의 임의의 과도한 채널 콘택트 층(148)을 제거하기 위해 적용될 수 있다. 표면 평탄화 공정이 완료되는 경우, 제2 유전층(146)의 오목한 부분에 남아있는 채널 콘택트 층(148)은 20nm ∼ 100nm의 두께를 갖는 상단 채널 콘택트(128)를 형성한다. 상단 채널 콘택트(128)은 그 후 비트 라인과 전기적으로 연결될 수 있다. 도 14에 도시된 바와 같이, 도 1에 도시된 메모리 셀 스트링(100A)의 상부 메모리 셀 스트링과 동일한, 완전한 상부 메모리 셀 스트링이 형성된다. 상부 메모리 셀 스트링은 인터 덱 콘택트(118) 위에 형성된다. 상부 메모리 셀 스트링은 복수의 제2 워드 라인(126) 및 복수의 제2 절연 층(124)을 가질 수 있다. 제2 채널 구조체는 제2 워드 라인 및 제2 절연층(124)에 형성된다. 제2 채널 구조체는 인터 덱 콘택트 내로 수직으로 연장되고 제2 절연 층 내로 횡 방향으로 더 연장된다. 제2 채널 구조체의 제2 채널 유전체 영역은 인터 덱 콘택트(118)의 상단 표면 위에 있다.
도 15는 본 개시의 일부 실시예에 따른 3D NAND 메모리 소자(100)의 평면도이다. 도 15에 도시된 바와 같이, 3D NAND 메모리 소자는 복수의 제2 채널 구조체를 가질 수 있다. 복수의 제2 채널 구조체 각각은 각각의 인터 덱 콘택트 위에 형성될 수 있다. 제2 채널 구조체는 원기둥 형상을 가질 수 있으며, 인터 덱 콘택트는 정육면체 형상(cube-shape)을 가질 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 채널 구조체는 사각 기둥 형상, 타원 기둥 형상 또는 기타 적절한 형상을 가질 수 있다. 인터 덱 콘택트는 정육면체 형상, 원통 형상 또는 다른 적절한 형상을 가질 수 있다. 복수의 제2 채널 구조체 각각은 각각의 제2 채널 구조체의 측벽을 따라 형성된 제2 차단 층(예: 층(130)), 제2 차단 층을 따라 형성된 제2 전하 저장 층(예: 132), 제2 전하 저장 층을 따라 형성된 제2 터널링 층(예: 134), 제2 터널링 층을 따라 형성된 제2 채널 층(예: 136), 및 제2 채널 층과 직접 접촉하는 상단 채널 콘택트(예: 128)를 가질 수 있다. 도 15에 개시된 3D NAND 메모리 소자에서, 제2 채널 층(예: 136), 제2 터널링 층(예: 134), 제2 전하 저장 층(예: 132), 제2 차단 층(예: 130), 상단 채널 콘택트(예: 128) 및 최상부 제2 절연 층(예: 124a)의 상단 표면은 동일 평면 상에 있다.
도 16은 일부 실시예에 따른 3D NAND 메모리 소자를 제조하기 위한 프로세스(400)의 흐름도이다. 프로세스(400)는 기판 위에 하부 메모리 셀 스트링이 형성되는 단계 404에서 시작한다. 하부 메모리 셀 스트링은 복수의 제1 워드 라인 및 복수의 제1 절연 층을 포함하는 제1 메모리 셀 스택을 가질 수 있다. 제1 채널 구조체는 제1 워드 라인 및 제1 절연 층을 관통하고 기판의 표면으로부터 수직으로 돌출된다. 제1 워드 라인 층 및 제1 절연 층은 제1 채널 구조체의 측벽을 따라 교대로 적층된다. 그 다음, 프로세스(400)는 하부 메모리 셀 스트링의 상단 표면 위에 인터 덱 콘택트가 형성되고 인터 덱 콘택트가 제1 채널 구조체와 연결되는 단계 406으로 진행한다. 반도체 구조는 도 3을 참조하여 위에서 논의된 반도체 구조체(300)와 실질적으로 유사할 수 있다.
그 후, 프로세스(400)는 제2 메모리 셀 스택이 인터 덱 위에 콘택트하는 단계 408로 진행한다. 제2 메모리 셀 스택은 복수의 제2 절연 층 및 복수의 제2 워드 라인을 포함한다. 제2 절연 층과 제2 워드 라인은 교대로 적층되고, 제2 메모리 스택의 최상부 층 및 최하부 층은 제2 절연 층이다. 일부 실시예에서, 단계 408은도 4를 참조하여 예시된 바와 같이 수행될 수 있다.
프로세스(400)는 제2 메모리 스택에 채널 개구부가 형성되는 단계(410)로 진행한다. 채널 개구부는 제2 메모리 셀 스택을 관통한다. 채널 개구부는 인터 덱 콘택트를 노출하고 인터 덱 콘택트의 일부를 오목하게 함으로써 인터 덱 콘택트 내로 연장되는 측벽 및 하단 부분을 갖는다. 일부 실시예에서, 단계 410은 도 5를 참조하여 예시된 바와 같이 수행될 수 있다.
프로세스(400)의 단계(412)에서, 제2 채널 구조체가 채널 개구부에 형성된다. 먼저, 차단 층이 채널 개구부의 측벽을 따라 그리고 인터 덱 콘택트 위에 형성되고, 차단 층이 제2 메모리 셀 스택의 상단 표면을 덮는다. 채널 개구부의 차단 층 위에 전하 저장 층이 형성되고 채널 개구부의 전하 저장 층 위에 터널링 층이 형성된다. 채널 층은 채널 층이 측벽 및 하단 부분을 갖는 채널 개구부의 터널링 층 위에 후속적으로 형성된다. 채널 개구부에서 채널 층 위에 보호 층이 형성되고 보호 층은 측벽 및 하단 부분을 갖는다. 일부 실시예에서, 단계 412는 도 6을 참조하여 예시된 바와 같이 수행될 수 있다.
그 후, 프로세스(400)는 단계 414로 진행한다. 단계 414에서, 채널 개구부에서 보호 층의 하단 부분이 먼저 제거되어 채널 층의 하단 부분을 노출시키고, 채널 층의 하단 부분은 후속하여 오목하게 만든다. 하단 부분 및 하단 부분에 인접한 채널 층의 측벽의 일부는 채널 개구부에서 제거된다. 제거가 완료되는 경우, 채널 층의 하단 단부가 인터 덱 콘택트의 상단 표면 위에 있다. 보호 층, 차단 층의 측벽의 일부 및 하단 부분, 전하 저장 층, 그리고 채널 개구부와 인터 덱 콘택트의 중첩 영역에서의 터널링 층이 추가로 제거된다. 제거가 완료되면, 차단 층의 하단 부분, 전하 저장 층 및 터널링 층의 인터 덱 콘택트의 상단 표면 위에 있다. 일부 실시예에서, 단계 414는 도 7 ∼ 도 9를 참조하여 예시된 바와 같이 수행될 수 있다.
그 후, 프로세스(400)는 채널 층이 완전히 제거되고 그 후에 새로운 채널 층이 형성되는 단계 416으로 진행한다. 새로운 채널 층은 채널 개구부의 측벽을 따라 그리고 인터 덱 콘택트 위에 형성된다. 일부 실시예에서, 단계 416은 도 10 ∼ 도 11을 참조하여 예시 된 바와 같이 수행될 수 있다.
프로세스(400)는 유전체 층이 형성되고 상단 채널 콘택트이 제2 채널 구조체에 형성되는 단계 418로 진행한다. 단계 418에서, 먼저 유전체 층이 채널 개구부를 채우기 위해 새로운 채널 층 위에 형성된다. 새로운 채널 층을 따라 유전체 층의 상단 부분이 이후에 오목하게 된다. 유전체 층의 오목한 상단 부분은 채널 콘택트 층으로 채워지고, 채널 콘택트 층은 제2 메모리 셀 스택의 상부 표면을 덮는다. 그 후, 표면 평탄화 공정이 수행되어 제2 메모리 셀 스택의 상부 표면 위의 과도한 채널 콘택트 층을 제거하여 상단 채널 콘택트를 형성한다. 상단 채널 콘택트는 새로운 채널 층과 직접 접촉하고, 상단 채널 콘택트의 상단 표면과 제2 메모리 셀 스택의 상단 표면은 동일 평면 상에 있다.
일부 실시예에서, 단계 418은 도 12 ∼ 도 12을 참조하여 예시된 바와 같이 수행될 수 있다.
프로세스(400) 전에, 도중에, 및 후에 추가적인 단계가 제공될 수 있으며, 설명된 단계 중 일부는 프로세스(400)의 추가 실시예의 경우 다른 순서로 대체, 제거 또는 수행될 수 있다는 점에 유의해야 한다. 후속 프로세스 단계에서, 다양한 추가적인 상호연결 구조체(예: 전도성 라인 및/또는 비아를 갖는 금속화 층)가 반도체 소자(100) 위에 형성될 수 있다. 이러한 상호연결 구조체는 반도체 소자(100)를 다른 콘택트 구조체 및/또는 능동 소자와 전기적으로 연결하여 기능 회로를 형성한다. 패시베이션 층, 입력/출력 구조체 등과 같은 추가적인 소자 특징부도 또한 형성될 수 있다.
여기에 설명된 다양한 실시예는 관련 예들에 비해 여러 이점을 제공한다. 예를 들어, 관련 예에서, 추가적인 기생 커패시터는 채널 구조체와 인터 덱 콘택트 사이의 중첩 영역에 형성된다. 추가 기생 커패시터의 존재로 인해, 중첩 영역에서 전하 저장 층의 일부에 더 적은 전압이 결합된다. 전하 저장 층에 결합 된 더 적은 양의 전압은 중첩 영역에서 채널 층의 일부를 반전시켜 반전 층을 형성하지 못할 수 있다. 채널 층에 반전 층을 형성하지 못한 결과는 높은 채널 저항이다. 본 개시에서는, 새로운 3D NAND 메모리 소자 및 그 형성 방법이 제공된다. 개시된 3D NAND 메모리 소자에서, 채널 구조체와 인터 덱 콘택트 사이의 중첩 영역에서 차단 층, 전하 저장 층 및 터널링 층이 제거되고 추가적인 기생 커패시터의 형성이 방지된다. 결과적으로, 작동 중에 채널 저항을 감소시키기 위해 중첩 영역에서 인접한 채널 층을 반전시키기 위해 더 많은 전압이 전하 저장 층에 결합될 수 있다.
여러 실시예의 전술한 개략적인 특징은 당업자가 본 개시의 측면을 더 잘 이해할 수 있도록 한다. 당업자라면 동일한 목적을 수행하고/하거나 여기에 소개된 실시예의 동일한 이점을 달성하기 위한 다른 프로세스 및 구조를 설계 또는 수정하기위한 기초로서 본 개시 내용을 쉽게 사용할 수 있음을 인식해야 한다. 당업자라면 또한, 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 개조를 할 수 있음을 인식해야 한다.

Claims (20)

  1. 3차원 메모리 소자로서,
    기판;
    기판 위에 형성된 하부 덱(lower deck) - 상기 하부 덱은 상기 기판의 표면으로부터 수직으로 연장되는 제1 채널 구조체(channel structure)와, 복수의 제1 층 및 복수의 제2 층을 갖는 제1 메모리 셀 스택(memory cell stack)을 포함하고, 상기 제1 채널 구조체는 상기 제1 메모리 셀 스택을 관통하고 측벽 및 하단 부분(bottom portion)을 가지며, 상기 제1 층과 상기 제2 층은 상기 제1 채널 구조체의 측벽을 따라 교대로 적층됨 -;
    상기 제1 메모리 셀 스택의 상단 표면(top surface) 위에 형성되고 상기 제1 채널 구조체와 연결된 인터 덱 콘택트(inter deck contact); 및
    상기 인터 덱 콘택트 위에 형성된 상부 덱(upper deck) - 상기 상부 덱은 제2 채널 구조체 및 제2 메모리 셀 스택을 포함하고, 상기 제2 메모리 셀 스택은 복수의 제3 층 및 복수의 제4 층을 가지며, 상기 복수의 제3 층과 상기 복수의 제4 층은 상기 제2 채널 구조체의 측벽을 따라 교대로 적층되고, 상기 제2 채널 구조체는 상기 제2 메모리 셀 스택을 관통하고 측벽과 하단 부분을 가지며,
    상기 제2 채널 구조체는 상기 인터 덱 콘택트의 오목부(recess) 내로 수직으로 연장되고 상기 인터 덱 콘택트와 상기 제2 메모리 셀 스택의 경계면에서 상기 제2 메모리 셀 스택 내로 횡 방향으로 더 연장되며, 상기 제2 채널 구조체는 상기 인터 덱 콘택트의 상단 표면 위에 위치한 채널 유전체 영역을 가짐 -
    을 포함하는 3차원 메모리 소자.
  2. 제1항에 있어서,
    상기 제2 채널 구조체는,
    제2 채널 층;
    상기 제2 채널 층 상에 형성되고 하단 표면(bottom surface)을 갖는 제2 터널링 층(tunneling layer);
    상기 제2 터널링 층 상에 형성되고 하단 표면을 갖는 제2 전하 저장층(charge storage layer); 및
    상기 제2 전하 저장 층 상에 형성되고 하단 표면을 갖는 제2 차단 층(blocking layer)을 포함하고,
    상기 제2 채널 층은 상기 인터 덱 콘택트의 상부 표면(upper surface), 상기 제2 메모리 셀 스택의 최하부 층(lowermost layer), 그리고 상기 제2 터널링 층의 하단 표면, 상기 제2 전하 저장 층의 하단 표면 및 상기 제2 차단 층의 하단 표면과 접촉하는, 3차원 메모리 소자.
  3. 제1항에 있어서,
    상기 인터 덱 콘택트의 상단 표면 아래의 상기 제2 채널 구조체의 측벽의 하부(lower part)는 상기 인터 덱 콘택트의 상단 표면 위의 상기 제2 채널 구조체의 측벽의 상부(upper part)보다 적은 수의 층을 포함하는, 3차원 메모리 소자.
  4. 제1항에 있어서,
    상기 제2 채널 구조체의 채널 유전체 영역은,
    상기 제2 채널 구조체의 측벽을 따라 형성된 제2 차단 층 - 상기 제2 차단 층의 하단 단부(bottom end)는 상기 인터 덱 콘택트의 상단 표면 위에 있음 -;
    상기 제2 채널 구조체의 측벽을 따라 상기 제2 차단 층 위에 형성된 제2 전하 저장 층 - 상기 제2 차단 층의 하단 단부는 상기 인터 덱 콘택트의 상단 표면 위에 있음 -; 및
    상기 제2 채널 구조체의 측벽을 따라 상기 제2 전하 저장 층 위에 형성된 제2 터널링 층 - 상기 제2 터널링 층의 하단 단부(bottom end)는 상기 인터 덱 콘택트의 상단 표면 위에 있음 -을 더 포함하는, 3차원 메모리 소자.
  5. 제4항에 있어서,
    상기 제2 채널 구조체는,
    상기 제2 채널 구조체의 측벽을 따라 상기 제2 터널링 층 위에, 그리고 상기 인터 덱 콘택트 위에 형성된 제2 채널 층;
    상기 제2 채널 구조체의 상기 제2 채널 층 위에 형성되고, 상기 인터 덱 콘택트 내로 연장되는 제2 유전체 층(dielectric layer); 및
    상기 제2 채널 층과 연결된 상단 채널 콘택트(top channel contact) - 상기 상단 채널 콘택트의 상단 표면은 상기 제2 메모리 셀 스택의 상단 표면과 높이가 같음 -를 더 포함하는, 3차원 메모리 소자.
  6. 제1항에 있어서,
    상기 제1 채널 구조체 및 상기 제2 채널 구조체는 원기둥 형상(circular pillar-shape)인, 3차원 메모리 소자.
  7. 제1항에 있어서,
    상기 제1 채널 구조체는,
    상기 제1 채널 구조체의 측벽을 따라 상기 기판 위에 형성된 제1 차단 층 - 상기 제1 차단 층은 상기 제1 메모리 셀 스택과 직접 접촉함 -;
    상기 제1 차단 층을 따라 상기 기판 위에 형성된 제1 전하 저장 층;
    상기 제1 전하 저장 층을 따라 상기 기판 위에 형성된 제1 터널링 층;
    상기 제1 터널링 층을 따라 형성된 제1 채널 층 - 상기 제1 채널 층은 상기 인터 덱 콘택트와 연결됨 -; 및
    상기 제1 채널 층을 따라 형성된 제1 유전체 층 - 상기 제1 유전체 층은 상기 제2 채널 구조체를 채우고 상기 인터 덱 콘택트와 직접 접촉함 -을 더 포함하는, 3차원 메모리 소자.
  8. 제1항에 있어서,
    상기 제1 층은 절연 층(charge storage layer)이고, 상기 제2 층은 전도 층(conductive layer)이며, 상기 제1 층은 상기 기판과 직접 접촉하는, 3차원 메모리 소자.
  9. 제8항에 있어서,
    상기 제2 층은 제1 고 K 층(high K layer) 및 제1 금속 층(metal layer)을 포함하여 워드 라인(word line)을 형성하는, 3차원 메모리 소자.
  10. 제1항에 있어서,
    상기 제3 층은 절연 층이고, 상기 제4 층은 전도 층이며, 상기 제3 층은 상기 인터 덱 콘택트와 직접 접촉하는, 3차원 메모리 소자.
  11. 제10항에 있어서,
    상기 제4 층은 제2 고 K 층 및 제2 금속 층을 포함하여 워드 라인을 형성하는, 3차원 메모리 소자.
  12. 3차원 메모리 소자를 제조하는 방법으로서
    기판 위에 하부 메모리 셀 스트링(lower memory cell string)을 형성하는 단계 - 상기 하부 메모리 셀 스트링은 복수의 제1 워드 라인 및 제1 채널 구조체를 포함하고, 상기 복수의 제1 워드 라인은 기판 위에 순차적으로 적층되고, 상기 복수의 제1 워드 라인은 복수의 제1 절연 층에 의해 서로 이격되며, 상기 제1 채널 구조체는 상기 복수의 제1 워드 라인 및 상기 복수의 제1 절연 층을 관통하고, 상기 제1 채널 구조체는 상기 기판에 수직인 방향을 따라 형성되며, 하단 채널 콘택트(bottom channel contact)를 통해 상기 기판과 결합됨 -;
    상기 하부 메모리 셀 스트링 위에 상호연결 구조체(interconnect structure)를 형성하는 단계 - 상기 상호연결 구조체는 상기 제1 채널 구조체와 연결됨 -; 및
    상기 상호연결 구조체 위에 상부 메모리 셀 스트링(upper memory cell string)을 형성하는 단계 - 상기 상부 메모리 셀 스트링은 복수의 제2 워드 라인 및 제2 채널 구조체를 포함하고, 상기 복수의 제2 워드 라인은 상기 상호연결 구조체 위에 순차적으로 적층되고, 상기 복수의 제2 워드 라인은 복수의 제2 절연 층에 의해 서로 이격되며, 상기 제2 채널 구조체는 상기 복수의 제2 워드 라인 및 상기 복수의 제2 절연 층을 관통하고, 상기 제2 채널 구조체는 상기 기판에 수직인 방향을 따라 형성되며, 상기 제2 채널 구조체는 측벽 및 하단 부분을 가지고, 상기 제2 채널 구조체는 상기 상호연결 구조체 내로 수직으로 연장되고 상기 인터 덱 콘택트와 최하부 제2 절연 층의 경계면에서 상기 최하부 제2 절연 층 내로 연장되며, 상기 제2 채널 구조체의 채널 유전체 영역은 상기 상호연결 구조체의 상단 표면 위에 있음 -
    를 포함하는 3차원 메모리 소자를 제조하는 방법.
  13. 제12항에 있어서,
    상기 상부 메모리 셀 스트링을 형성하는 단계는,
    상기 상호연결 구조체 위에 메모리 셀 스택을 형성하는 단계 - 상기 메모리 셀 스택은 상기 복수의 제2 절연 층 및 상기 복수의 제2 워드 라인 층을 포함하고, 상기 복수의 제2 절연 층과 상기 복수의 제2 워드 라인 층은 교대로 적층되며, 상기 메모리 셀 스택의 최상부 층(uppermost layer) 및 최하부 층은 상기 제2 절연 층임 -;
    상기 메모리 셀 스택을 관통하는 채널 개구부(uppermost and lowermost layers)를 형성하는 단계 - 상기 채널 개구부는 측벽, 하단 부분, 및 상단 부분(top portion)을 가지며, 상기 하단 부분은 상기 상호연결 구조체 내로 연장되어 상기 상호연결 구조체와 상기 채널 개구부 사이에 중첩 영역(overlapping region)을 형성하고, 상기 하단 부분은 상기 상단 부분보다 작음 -;
    상기 채널 개구부의 측벽을 따라 상기 상호연결 구조체 위에 차단 층을 형성하는 단계 - 상기 차단 층은 상기 메모리 셀 스택의 상단 표면을 덮음 -;
    상기 채널 개구부에서의 상기 차단 층 위에 전하 저장 층을 형성하는 단계;
    상기 채널 개구부에서의 상기 전하 저장 층 위에 터널링 층을 형성하는 단계;
    상기 채널 개구부에서의 상기 터널링 층 위에 채널 층을 형성하는 단계 - 상기 채널 층은 측벽, 하단 부분, 및 상기 메모리 셀 스택의 상단 표면 위의 상단 부분을 가짐 -;
    상기 채널 개구부에서의 상기 채널 층 위에 보호 층(protective layer)을 형성하는 단계 - 상기 보호 층은 측벽 및 하단 부분을 포함함 -;
    상기 채널 개구부에서의 상기 보호 층의 하단 부분을 제거하여 상기 채널 층의 하단 부분을 노출시키고, 상기 채널 층의 하단 부분을 오목하게 만드는(recessing) 단계;
    상기 중첩 영역에서의 상기 채널 층의 하단 부분, 상단 부분, 및 측벽의 일부를 제거하는 단계 - 상기 채널 층의 하단 단부는 상기 상호연결 구조체의 상단 표면 위에 있음 -;
    상기 중첩 영역에서의 상기 보호 층, 상기 차단 층의 일부, 상기 전하 저장 층 및 상기 터널링 층을 제거하는 단계 - 상기 차단 층의 하단 단부, 상기 전하 저장 층 및 상기 터널링 층은 상기 상호연결 구조체의 상단 표면 위에 있음 -; 및
    상기 채널 층을 제거하고, 상기 채널 개구부의 측벽을 따라 상기 상호연결 구조체 위에 새로운 채널 층을 형성하는 단계를 포함하는, 3차원 메모리 소자를 제조하는 방법.
  14. 제13항에 있어서,
    상기 제2 채널 구조체의 채널 유전체 영역은 상기 차단 층, 상기 전하 저장 층 및 상기 터널링 층을 포함하는, 3차원 메모리 소자를 제조하는 방법.
  15. 제13항에 있어서,
    상기 제2 채널 구조체는 상기 채널 유전체 영역 및 상기 새로운 채널 층을 포함하고,
    상기 채널 층을 제거하고, 상기 채널 개구부의 측벽을 따라 상기 상호연결 구조체 위에 새로운 채널 층을 형성한 후, 상기 상호연결 구조체 내로 수직으로 그리고 상기 최하부 제2 절연 층 내로 횡 방향으로 연장되도록 상기 제2 채널 구조체를 형성하는 단계를 포함하는, 3차원 메모리 소자를 제조하는 방법.
  16. 제13항에 있어서,
    상기 채널 개구부의 측벽을 따라 상기 상호연결 구조체 위에 새로운 채널 층을 형성한 후,
    상기 채널 개구부를 유전체 층으로 채우는 단계 - 상기 유전체 층은 상기 채널 개구부에서의 상기 새로운 채널 층 위에 형성됨 -;
    상기 새로운 채널 층을 따라 상기 유전체 층의 상단 부분을 오목하게 만드는 단계;
    상기 유전체 층의 오목한 상단 부분을 콘택트 층으로 채우는 단계 - 상기 콘택트 층은 상기 메모리 셀 스택의 상단 표면을 덮음 -; 및
    표면 평탄화 공정을 수행하여 상기 메모리 셀 스택의 상단 표면 위의 콘택트 층의 일부를 제거하는 단계를 더 포함하는 3차원 메모리 소자를 제조하는 방법.
  17. 메모리 셀 스트링으로서,
    기판 위에 형성된 하부 메모리 셀 스트링 - 상기 하부 메모리 셀 스트링은 복수의 제1 워드 라인 및 제1 채널 구조체를 포함하고, 상기 복수의 제1 워드 라인은 기판 위에 순차적으로 적층되고, 상기 복수의 제1 워드 라인은 복수의 제1 절연 층에 의해 서로 이격되며, 상기 제1 채널 구조체는 상기 복수의 제1 워드 라인 및 상기 복수의 제1 절연 층을 관통하고, 상기 제1 채널 구조체는 상기 기판에 수직인 방향을 따라 형성되며, 하단 채널 콘택트를 통해 상기 기판과 결합됨 -;
    상기 하부 메모리 셀 스트링 위에 형성된 상호연결 구조체 - 상기 상호연결 구조체는 상기 제1 채널 구조체와 연결됨 -; 및
    상기 상호연결 구조체 위에 형성된 상부 메모리 셀 스트링 - 상기 상부 메모리 셀 스트링은 복수의 제2 워드 라인 및 제2 채널 구조체를 포함하고, 상기 복수의 제2 워드 라인은 상기 상호연결 구조체 위에 순차적으로 적층되고, 상기 복수의 제2 워드 라인은 복수의 제2 절연 층에 의해 서로 이격되며, 상기 제2 채널 구조체는 상기 복수의 제2 워드 라인 및 상기 복수의 제2 절연 층을 관통하고, 상기 제2 채널 구조체는 상기 기판에 수직인 방향을 따라 형성되며, 상기 제2 채널 구조체는 측벽 및 하단 부분을 가지며, 상기 제2 채널 구조체는 상기 상호연결 구조체 내로 수직으로 연장되고 상기 상호연결 구조체와 최하부 제2 절연 층의 경계면에서 상기 최하부 제2 절연 층 내로 연장되며, 상기 제2 채널 구조체의 채널 유전체 영역은 상기 상호연결 구조체의 상단 표면 위에 있음 -
    을 포함하는 메모리 셀 스트링.
  18. 제17항에 있어서,
    상기 상호연결 구조체의 상단 표면 아래의 상기 제2 채널 구조체의 측벽의 하부는 상기 상호연결 구조체의 상단 표면 위의 상기 제2 채널 구조체의 측벽의 상부보다 적은 수의 층을 포함하는, 메모리 셀 스트링.
  19. 제17항에 있어서,
    상기 제2 채널 구조체의 채널 유전체 영역은,
    상기 제2 채널 구조체의 측벽을 따라 형성된 제2 차단 층 - 상기 제2 차단 층의 하단 단부는 상기 상호연결 구조체의 상단 표면 위에 있음 -;
    상기 제2 채널 구조체의 측벽을 따라 상기 제2 차단 층 위에 형성된 제2 전하 저장 층 - 상기 제2 차단 층의 하단 단부는 상기 상호연결 구조체의 상단 표면 위에 있음 -; 및
    상기 제2 채널 구조체의 측벽을 따라 상기 제2 전하 저장 층 위에 형성된 제2 터널링 층 - 상기 터널링 층의 하단 단부는 상기 상호연결 구조체의 상단 표면 위에 있음 -을 포함하는, 메모리 셀 스트링.
  20. 제19항에 있어서,
    상기 제2 채널 구조체는,
    상기 제2 채널 구조체의 측벽을 따라 상기 제2 터널링 층 위에, 그리고 상기 상호연결 구조체 위에 형성된 제2 채널 층;
    상기 제2 채널 구조체의 상기 제2 채널 층 위에 형성된 제2 절연 층 - 상기 제2 절연 층은 상기 제2 채널 구조체를 채우고 상기 상호연결 구조체 내로 연장됨 -; 및
    상기 제2 채널 층과 연결된 상단 채널 콘택트를 더 포함하는, 메모리 셀 스트링.
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