KR20150067811A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20150067811A
KR20150067811A KR1020130152591A KR20130152591A KR20150067811A KR 20150067811 A KR20150067811 A KR 20150067811A KR 1020130152591 A KR1020130152591 A KR 1020130152591A KR 20130152591 A KR20130152591 A KR 20130152591A KR 20150067811 A KR20150067811 A KR 20150067811A
Authority
KR
South Korea
Prior art keywords
film
semiconductor
semiconductor device
films
pattern
Prior art date
Application number
KR1020130152591A
Other languages
English (en)
Inventor
이기홍
피승호
이승준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130152591A priority Critical patent/KR20150067811A/ko
Priority to US14/282,898 priority patent/US10283518B2/en
Priority to CN201410258002.0A priority patent/CN104701322B/zh
Priority to CN201910609256.5A priority patent/CN110310959B/zh
Publication of KR20150067811A publication Critical patent/KR20150067811A/ko
Priority to US16/363,659 priority patent/US10978472B2/en
Priority to US17/202,683 priority patent/US11690224B2/en
Priority to US17/672,449 priority patent/US20220173121A1/en
Priority to US17/672,462 priority patent/US20220173122A1/en
Priority to US18/109,782 priority patent/US20230200073A1/en
Priority to US18/109,829 priority patent/US20230189526A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 장치는 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함하는 제1 적층물; 상기 제1 적층물을 관통하는 제1 반도체 패턴들; 각각의 상기 제1 반도체 패턴들의 하부를 감싸는 연결 패턴; 및 상기 제1 적층물 및 상기 연결 패턴을 관통하는 슬릿을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 장치가 제안되고 있다.
종래의 3차원 비휘발성 메모리 장치는 도전막들과 절연막들을 교대로 적층하여 적층물을 형성하고, 적층물을 관통하는 채널막을 형성함으로써, 복수의 메모리 셀들을 동시에 형성한다. 그러나, 적층물의 높이가 높아질수록 공정의 난이도가 증가된다. 또한, 채널의 길이가 증가되기 때문에 셀 전류가 감소될 수 있다.
본 발명의 실시예는 특성이 개선된 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함하는 제1 적층물; 상기 제1 적층물을 관통하는 제1 반도체 패턴들; 각각의 상기 제1 반도체 패턴들의 하부를 감싸는 연결 패턴; 및 상기 제1 적층물 및 상기 연결 패턴을 관통하는 슬릿을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 제1 게이트 전극들 및 제1 절연막들을 포함하는 제1 적층물; 상기 제1 적층물의 하부에 위치되며, 교대로 적층된 제2 게이트 전극들 및 제2 절연막들을 포함하는 제2 적층물; 상기 제1 적층물을 관통하는 제1 채널막들; 상기 제2 적층물을 관통하는 제2 채널막들; 각각의 상기 제1 채널막들의 하부를 감싸는 수평부 및 상기 수평부로부터 돌출되어 상기 제1 채널막들의 측벽을 감싸는 수직부를 포함하고, 상기 제2 채널막들과 접하는 연결 패턴; 및 상기 제1 게이트 전극들, 상기 제1 절연막들, 상기 제2 게이트 전극들, 상기 제2 절연막들 및 상기 연결 패턴의 수평부을 관통하는 슬릿을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 희생 패턴을 형성하는 단계; 상기 희생 패턴 상에, 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 제1 적층물을 형성하는 단계; 상기 제1 적층물을 관통하는 제1 개구부들을 형성하는 단계; 상기 제1 개구부들을 통해 상기 희생 패턴을 제거하여 제2 개구부를 형성하는 단계; 상기 제2 개구부들을 채우도록, 상기 제1 및 제2 개구부들 내에 다층 유전막을 형성하는 단계; 및 상기 제1 개구부들 내에 제1 반도체 패턴들을 형성하는 단계를 포함한다.
반도체 장치는 반도체 패턴들의 하부를 감싸는 연결 패턴을 포함한다. 여기서, 연결 패턴은 다층 유전막을 제거한 영역에 형성되므로, 메모리 셀 영역의 다층 유전막의 손상없이 연결 패턴을 용이하게 형성할 수 있다. 따라서, 메모리 셀의 동작 특성 열화를 방지할 수 있고, 계면 이슈를 해결하여 셀 전류의 열화를 방지할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 2는 도 1a 내지 도 1c를 참조하여 설명한 반도체 장치의 레이아웃을 나타낸다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 4a 내지 도 4d는 도 3a 내지 도 3f를 참조하여 설명한 반도체 장치의 레이아웃을 나타낸다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 공정 단면도이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 도 1a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 제1 도전막들(11) 및 제1 절연막들(12)을 포함하는 제1 적층물(ST1), 제1 적층물(ST)을 관통하는 제1 반도체 패턴들(14), 제1 반도체 패턴들(14)과 연결된 연결 패턴(17) 및 슬릿(SL)을 포함한다.
제1 도전막들(11)은 트랜지스터의 게이트 전극으로, 예를 들어, 선택 트랜지스터, 메모리 셀 트랜지스터 등의 게이트 전극일 수 있다. 또한, 도전막들(11)은 폴리실리콘막, 텅스텐 등을 포함할 수 있다. 제1 절연막들(12)은 적층된 게이트 전극들을 전기적으로 분리시키기 위한 것으로, 산화막을 포함할 수 있다.
제1 반도체 패턴들(14)은 트랜지스터의 채널막일 수 있다. 예를 들어, 선택 트랜지스터, 메모리 셀 트랜지스터 등의 채널막일 수 있다. 제1 반도체 패턴들(14)은 폴리실리콘막 등을 포함할 수 있다. 또한, 제1 반도체 패턴들(14)은 중심 영역이 오픈된 형태로 형성되거나, 중심 영역까지 완전히 채워진 형태로 형성되거나, 이들을 조합한 형태로 형성될 수 있다. 제1 반도체 패턴들(14)의 오픈된 중심 영역 내에는 절연막(15)이 형성될 수 있다.
연결 패턴(17)은 제1 반도체 패턴들(14)의 하부와 연결된다. 여기서, 연결 패턴(17)은 각각의 제1 반도체 패턴들(14)의 하부를 감싸는 수평부(17B) 및 수평부(17B)로부터 돌출되어 제1 반도체 패턴들(14)의 측벽을 감싸는 수직부(17A)를 포함한다. 수직부(17A)는 수평부(17B)의 상부면으로부터 돌출된 형태를 갖거나, 수평부(17B)의 하부면으로부터 돌출된 형태를 갖거나, 수평부(17B)의상부면 및 하부면으로부터 돌출될 형태를 갖는다.
또한, 수직부들(17A)은 제1 반도체 패턴들(14)의 측벽을 균일한 높이로 감싸는 형태를 갖거나, 비대칭 높이로 불균일하게 감싸는 형태를 가질 수 있다. 예를 들어, 연결 패턴(17)은 폴리실리콘막, 실리사이드막 등을 포함할 수 있으며, 도전성을 가질 수 있다.
슬릿(SL)은 제1 반도체 패턴들(14)의 사이에 위치되며, 제1 적층물(ST1) 및 연결 패턴(17)의 수평부(17B)를 관통한다. 본 도면에는 도시되지 않았으나, 슬릿(SL) 내에는 절연막이 형성될 수 있다.
반도체 장치는 제1 반도체 패턴들(14)의 측벽을 감싸는 제1 다층 유전막들(13)을 더 포함할 수 있다. 제1 다층 유전막들(13)은 선택 트랜지스터의 게이트 절연막이거나, 메모리 셀 트랜지스터의 메모리막일 수 있다. 예를 들어, 각각의 제1 다층 유전막들(13)은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함한다. 데이터 저장막은 질화막 등의 전하트랩막, 폴리실리콘막, 나노 닷, 상변화 물질막 등을 포함할 수 있다.
여기서, 제1 다층 유전막(13)과 연결 패턴의 수직부(17A)는 실질적으로 동일한 두께(W2=W3)를 가질 수 있다. '실질적으로 동일한'은 공정 상의 오차에 따른 두께 차이를 포함한다. 또한, 연결 패턴의 수평부(17B)의 두께(W1)는 제1 다층 유전막(13)의 두께(W2)의 두배 이하의 값을 가질 수 있다. 예를 들어, 제1 다층 유전막(13)이 전하차단막, 데이터 저장막 및 터널절연막을 포함하는 경우, 연결 패턴의 수평부(17B)의 두께(W1)는 전하차단막 및 데이터 저장막의 두께를 합한 값의 두배 이상이고, 전하차단막, 데이터 저장막 및 터널절연막의 두께를 합한 값의 두배 이하인 값을 가질 수 있다. 또는, 연결 패턴의 수평부(17B)의 두께(W1)는 전하차단막의 두께의 두배 이상이고, 전하차단막 및 데이터 저장막의 두께를 합한 값의 두배 이하인 값을 가질 수 있다.
반도체 장치는 제1 도전막들(11)을 감싸는 제1 유전 패턴(16)을 더 포함할 수 있다. 예를 들어, 제1 유전 패턴(16)은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함한다.
반도체 장치는 제1 적층물(ST1)의 하부에 위치된 제2 적층물(ST2)을 더 포함할 수 있다. 여기서, 제2 적층물(ST2)은 제1 적층물(ST1)과 유사한 구조를 가질 수 있다. 예를 들어, 제2 적층물(ST2)은 교대로 적층된 제2 도전막들(21) 및 제2 절연막들(22)을 포함하는 제2 적층물(ST), 제2 적층물(ST)을 관통하는 제2 반도체 패턴들(24), 제2 반도체 패턴들(24)의 측벽을 감싸는 제2 다층 유전막(23) 및 제2 도전막들(21)을 감싸는 제2 유전 패턴(26)을 더 포함할 수 있다.
이러한 경우, 슬릿(SL)은 제2 적층물(ST2)을 관통하도록 하부로 확장된다. 또한, 연결 패턴(17) 및 연결 패턴(17)을 감싸는 절연막(18)은 제1 적층물(ST1)과 제2 적층물(ST2)의 사이에 개재되며, 연결 패턴(17)의 하부면이 제2 반도체 패턴들(24)의 상부면과 접한다. 따라서, 제1 반도체 패턴들(14)과 제2 반도체 패턴들(24)은 연결 패턴(17)을 통해 서로 연결된다. 예를 들어, 제1 및 제2 반도체 패턴들(14, 24)이 채널막이고 연결 패턴(17)이 도전성을 갖는 경우, 채널막의 일부가 도전 패턴으로 형성되므로, 채널막에 흐르는 셀 전류를 개선할 수 있다. 또한, 채널막을 복수의 반도체 패턴들로 나누어 형성하고, 이들을 연결 패턴(17)으로 연결시킬 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 제2 반도체 패턴들(24)은 상부면에 홈을 포함할 수 있고, 홈은 연결 패턴(17)으로 채워질 수 있다. 또한, 제2 반도체 패턴들(24)의 하부를 감싸는 연결 패턴을 더 포함할 수 있으며, 상기 연결 패턴은 소스막으로 사용될 수 있다.
이러한 구조에 따르면, 최상부 적어도 하나의 제1 도전막(11) 및 최하부 적어도 하나의 제2 도전막(21)은 선택 트랜지스터의 게이트 전극이고, 나머지 제1 도전막들(11) 및 제2 도전막들(21)은 메모리 셀 트랜지스터의 게이트 전극일 수 있다. 이러한 경우, 스트링은 수직으로 배열 스트레이트 형태를 갖게 된다.
도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 도 1b에 도시된 바와 같이, 반도체 장치는 연결 패턴(17) 상에 형성된 보호막(19)을 더 포함한다. 보호막(19)은 연결 패턴(17)의 상부면과 접하며, 연결 패턴(17)과 이종의 물질로 형성될 수 있다. 예를 들어, 연결 패턴(17)은 실리사이드막을 포함하고, 보호막(19)은 도프드 폴리실리콘막, 언도프드 폴리실리콘막 등을 포함할 수 있다. 그 외의 구조는 앞서 도 1a에서 설명한 것과 동일하다.
도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 도 1c에 도시된 바와 같이, 반도체 장치는 적어도 두 개의 제2 반도체 패턴들(24)을 연결시키는 제3 반도체 패턴(27) 및 제3 반도체 패턴(27)을 감싸는 제3 도전막(26)을 더 포함한다.
제3 반도체 패턴(27)은 제2 반도체 패턴들(24)과 일체로 연결되어 형성될 수 있다. 제3 반도체 패턴(27)은 중심 영역이 오픈된 형태를 갖거나, 중심 영역까지 채워진 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다. 제3 반도체 패턴(27)의 오픈된 중심 영역에는 절연막(25)이 채워질 수 있다. 또한, 제2 반도체 패턴들(24)의 측벽을 감싸는 제2 다층 유전막(23)은 제3 반도체 패턴(27)까지 감싸도록 연장되어 형성될 수 있다.
이러한 구조에 따르면, 최상부 적어도 하나의 제1 도전막(11)은 선택 트랜지스터의 게이트 전극이고, 나머지 제1 도전막들(11) 및 제2 도전막들(21)은 메모리 셀 트랜지스터의 게이트 전극이고, 제3 도전막(26)은 메모리 셀트랜지스터들을 연결시키는 파이프 트랜지스터의 게이트 전극일 수 있다. 이러한 경우, 스트링은 U형태를 갖게 된다. 그 외의 구조는 앞서 도 1a에서 설명한 것과 동일하다.
도 2는 도 1a 내지 도 1c를 참조하여 설명한 반도체 장치의 레이아웃을 나타낸다. 본 도면에서는 설명의 편의를 위해, 제1 반도체 패턴들(14), 연결 패턴들(17) 및 슬릿들(SL1, SL2)의 위치만을 나타내었다.
도 2에 도시된 바와 같이, 제1 반도체 패턴들(14)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열된다. 제1 반도체 패턴들(14)은 매트릭스 형태로 배열되거나, 중심이 어긋난 형태로 배열될 수 있다.
연결 패턴들(17)은 아일랜드 형태를 가지며, 매트릭스 형태로 배열되거나, 중심이 어긋난 형태로 배열될 수 있다. 또한, 하나의 연결 패턴(17)이 하나의 제1 반도체 패턴(14)과 중첩되도록 위치된다.
제1 슬릿들(SL1)은 연결 패턴들(17)의 사이에 위치되며. 제2 방향(Ⅱ-Ⅱ')으로 확장된다. 따라서, 연결 패턴들(17)은 제1 슬릿들(SL1)과 맞닿아 위치되며, 제1 슬릿(SL1)에 의해 상호 분리된다. 제2 슬릿들(SL2)은 이웃한 메모리 블록들(MB)의 경계에 위치된다. 여기서, 제1 슬릿들(SL1)과 제2 슬릿들(SL2)은 동시에 형성되거나 별도의 공정으로 형성될 수 있다. 또한, 제1 및 제2 슬릿들(SL1, SL2) 내에는 절연막이 형성될 수 있다.
도 3a는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 기판(30), 기판(30) 상에 위치되고 교대로 적층된 도전막들(31) 및 절연막들(32)을 포함하는 적층물(ST), 적층물(ST)을 관통하는 반도체 패턴들(34), 반도체 패턴들(34)과 연결된 연결 패턴(37) 및 슬릿(SL)을 포함한다.
반도체 패턴들(34)은 트랜지스터의 채널막으로, 예를 들어, 선택 트랜지스터, 메모리 셀 트랜지스터 등의 채널막일 수 있다. 반도체 패턴들(34)의 오픈된 중심 영역 내에는 절연막(35)이 형성될 수 있다.
연결 패턴(37)은 적층물(ST)과 기판(30) 사이에 위치되며, 반도체 패턴들(34)의 하부와 연결된다. 여기서, 연결 패턴(37)은 각각의 반도체 패턴(34)의 하부를 감싸는 수평부(37B) 및 수평부(37B)로부터 돌출된 수직부(37A)를 포함한다. 여기서, 수직부(37A)는 수평부(37B)의 상부면 및 하부면으로부터 돌출된 형태를 갖는다. 또한, 연결 패턴(37)은 기판(30)과 접하며, 수직부(37A)의 일부가 기판(30) 내로 돌출될 수 있다.
슬릿(SL)은 반도체 패턴들(34)의 사이에 위치되며, 적층물(ST) 및 연결 패턴(37)의 수평부(37B)를 관통한다. 슬릿(SL)은 기판(30)을 일부 깊이 관통할 수 있다.
반도체 장치는 연결 패턴(37)의 상부에 형성된 보호막(38)을 더 포함할 수 있다. 보호막(38)은 연결 패턴(37)의 상부면과 접하고, 연결 패턴(37)과 이종의 물질을 포함할 수 있다. 반도체 장치는 연결 패턴(37) 및 보호막(38)을 감싸면서, 기판(30)과 적층물(ST)의 사이에 개재된 절연막(39)을 더 포함할 수 있다. 예를 들어, 절연막(39)은 산화막을 포함한다. 또한, 반도체 장치는 반도체 패턴들(34)의 측벽을 감싸는 다층 유전막들(33) 및 제1 도전막들(31)을 감싸는 유전 패턴(36)을 더 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 반도체 패턴들(34)이 채널막이고 연결 패턴(37)이 소스막일 수 있다. 이러한 경우, 소스막을 실리사이드막 등의 금속막으로 형성함으로써, 메모리 스트링의 소스 저항을 감소시키고, 셀 전류를 개선할 수 있다.
도 3b 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 연결 패턴(37)이 제1 소스막(S1)인 경우를 나타낸다. 이하, 앞서 설명된 내용과 중복된 내용은 생략한다.
도 3b 내지 도 3e에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 연결 패턴(37)을 감싸는 제2 소스막(41) 및 제2 소스막(41)과 기판(30) 사이에 개재된 절연막(40)을 더 포함한다. 여기서, 제2 소스막(41)은 연결 패턴(37)과 이종의 물질로 형성될 수 있다. 예를 들어, 연결 패턴(37)은 실리사이드막 등의 금속막으로 형성되고, 제2 소스막(41)은 폴리실리콘막 등으로 형성될 수 있다.
제2 소스막(41)은 연결 패턴(37)의 적어도 일부를 감싸도록 형성된다. 일 예로, 도 3b에 도시된 바와 같이, 제2 소스막(41)은 연결 패턴(37)의 상부면 및 측벽을 감싸고, 절연막(40)은 연결 패턴(37)의 하부면을 감싸도록 형성된다. 다른 예로, 도 3c 내지 도 3e에 도시된 바와 같이, 제2 소스막(41)은 연결 패턴(37)의 전면을 감싸고, 절연막(40)은 제2 소스막(41)과 기판(30) 사이에 개재될 수 있다.
슬릿(SL)은 적층물(ST) 및 연결 패턴(37)을 관통하도록 형성된다. 일 예로, 도 3b에 도시된 바와 같이, 슬릿(SL)이 제2 소스막(41) 및 연결 패턴(37)을 관통하여 절연막(40)까지 확장될 수 있다. 다른 예로, 도 3c 내지 도 3e에 도시된 바와 같이, 슬릿(SL)이 제2 소스막(41)을 일부 깊이까지만 확장되는 것도 가능하다.
본 발명의 일 실시예에 따른 반도체 장치는, 도 3d에 도시된 바와 같이, 제2 소스막(41)의 하부에 제3 소스막(42)을 더 포함할 수 있다. 또한, 도 3e에 도시된 바와 같이, 제3 소스막(42)의 하부에 제4 소스막(43)을 더 포함할 수 있다. 여기서, 제3 소스막(42)은 금속막을 포함하고, 제4 소스막(43)은 폴리실리콘막을 포함할 수 있다.
도 3f는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 3f에 도시된 바와 같이, 반도체 장치는 셀 어레이(CA) 및 셀 어레이(CA)의 하부에 위치된 주변 회로(PC)를 포함한다. 여기서, 셀 어레이(CA)는 앞서 설명한 다양한 실시예의 적층물, 반도체 패턴 등을 포함한다.
주변 회로(PC)은 셀 어레이를 구동하기 위한 트랜지스터(Tr), 캐패시터, 레지스터 등을 포함한다. 기판(30)의 필드 영역에는 소자분리막(45)이 위치되며, 소자분리막(45)에 의해 활성 영역이 정의된다. 트랜지스터(Tr)는 기판(30)의 활성 영역에 형성된 게이트 절연막(42) 및 게이트 전극(43)을 포함한다. 게이트 전극(43) 양측의 기판(30) 내에는 정션(44)이 형성된다.
또한, 반도체 장치는 셀 어레이(CA)와 주변 회로(PC)를 연결시키는 콘택 플러그들 및 배선들을 포함한다. 주변 회로(PC)는 제1-1 콘택 플러그(CP11), 제1 배선(L1), 제2-1 콘택 플러그(CP21), 제2 배선(L2), 제3-1 콘택 플러그(CP31), 제3 배선(L3) 및 제4 콘택 플러그(CP4)를 통해 셀 어레이(CA)와 연결된다. 이를 통해, 주변 회로(PC)에 위치된 트랜지스터(Tr)의 정션(44)과 셀 어레이(CA)의 채널막(34)을 연결시킬 수 있다.
또한, 주변 회로(PC)는 제1-2 콘택 플러그(CP12), 제1 배선(L1), 제2-2 콘택 플러그(CP22), 제2 배선(L2) 및 제3-2 콘택 플러그(CP32)를 통해 셀 어레이(CA)와 연결된다. 이를 통해, 주변 회로(PC)에 위치된 트랜지스터(Tr)의 정션과 셀 어레이(CA)의 소스막(37, 41, 42)을 연결시킬 수 있다.
도 4a 내지 도 4d는 도 3a 내지 도 3f를 참조하여 설명한 반도체 장치의 레이아웃을 나타낸다. 본 도면에서는 설명의 편의를 위해, 반도체 패턴들(34), 연결 패턴들(37) 및 슬릿들(SL)의 위치만을 나타내었다.
도 4a 내지 도 4d에 도시된 바와 같이, 제1 반도체 패턴들(34)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열된다. 반도체 패턴들(34)은 매트릭스 형태로 배열되거나, 중심이 어긋난 형태로 배열될 수 있다. 여기서, 제2 방향(Ⅱ-Ⅱ')으로 배열된 반도체 패턴들(34)을 하나의 열로 정의할 경우, 하나의 메모리 블록(MB) 내에 적어도 8 개의 열들이 위치될 수 있다. 또한, 8개의 열들은 동일한 간격으로 배열되거나, 불균일한 간격으로 배열될 수 있다.
연결 패턴들(37)은 제2 방향(Ⅱ-Ⅱ')으로 확장된 라인 패턴 및 라인 패턴의 측벽에 형성된 돌출부들을 포함한다. 예를 들어, 제2 방향(Ⅱ-Ⅱ')으로 배열된 반도체 패턴들(34)을 하나의 열로 정의할 경우, 적어도 두 개의 열이 하나의 연결 패턴(37)을 공유한다.
슬릿들(SL, SL1, SL2)은 제2 방향(Ⅱ-Ⅱ')으로 확장된다. 여기서, 슬릿들(SL, SL1, SL2)은 연결 패턴들(37)의 사이에 위치되며, 연결 패턴들(37)과 접하여 위치될 수 있다. 예를 들어, 슬릿들(SL, SL1, SL2)은 연결 패턴들(37)의 돌출부들과 접하여 위치된다. 또한, 슬릿들(SL, SL1, SL2) 중 일부는 이웃한 메모리 블록들(MB) 간의 경계에 위치된다.
도 4a는 하나의 메모리 블록(MB) 내에 네 개의 연결 패턴들(37)이 위치되고, 각각의 연결 패턴들(37)이 양 측벽에 돌출부들을 포함하는 경우를 나타낸다. 여기서, 반도체 패턴들(34)은 두 개의 열마다 이격되어 배열된다. 즉, 제1 열과 제2 열이 인접하게 위치되고, 제3열과 제4 열이 인접하게 위치되고, 제2 열과 제3 열이 이격되어 위치된다. 이와 같은 구조에 따르면, 각각의 연결 패턴들(37)이 두 개의 열의 반도체 패턴들(34)을 감싸도록 형성된다. 또한, 슬릿들(SL)은 연결 패턴들(37)의 돌출부들과 접하여 위치된다.
도 4b는 하나의 메모리 블록(MB) 내에 네 개의 연결 패턴들(37)이 위치되고, 각각의 연결 패턴들(37)은 일측 측벽에 한해 돌출부들을 포함하는 경우를 나타낸다. 여기서, 연결 패턴들(37)의 사이에 위치된 제1 슬릿들(SL1)은 연결 패턴들(37)의 돌출부들과 접하여 형성된다. 따라서, 제1 슬릿(SL1)의 양측에 위치된 연결 패턴들(37)은 대칭 구조를 가진다.
제2 슬릿들(SL2)은 연결 패턴들(37)의 사이에 연결 패턴들(37)과 이격되어 형성되거나, 이웃한 메모리 블록들(MB) 간의 경계에 위치될 수 있다. 여기서, 제1 슬릿들(SL1)과 제2 슬릿들(SL2)은 별개의 공정으로 형성될 수 있다. 예를 들어, 제2 슬릿들(SL2)을 형성한 후, 제2 슬릿들(SL2) 내에 절연막을 형성한다. 이어서, 제1 슬릿들(SL1)을 형성한다. 여기서, 제2 슬릿들(SL2) 내에 형성된 절연막은 후속 제1 슬릿들(SL1) 형성 등의 공정시 지지체로서의 역할을 할 수 있다.
도 4c는 하나의 메모리 블록(MB) 내에 두 개의 연결 패턴들(37)이 위치되고, 각각의 연결 패턴들(37)이 양 측벽에 돌출부들을 포함하는 경우를 나타낸다. 여기서, 반도체 패턴들(34)은 네 개의 열마다 이격되어 배열된다. 즉, 제1 내지 제4 열들이 인접하게 위치되고, 제5 내지 제8 열들이 인접하게 위치되고, 제4 열과 제5 열이 이격되어 위치된다. 이와 같은 구조에 따르면, 각각의 연결 패턴들(37)이 네 개의 열의 반도체 패튼들(34)을 감싸도록 형성된다. 또한, 슬릿들(SL)은 연결 패턴들(37)의 돌출부들과 접하여 위치된다.
도 4d는 하나의 메모리 블록(MB) 내에 네 개의 연결 패턴들(37)이 위치되고, 각각의 연결 패턴들(37)은 일측 측벽에 한해 돌출부들을 포함하는 경우를 나타낸다. 여기서, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)의 경계에 위치된 슬릿(SL)은 제1 메모리 블록(MB1)의 연결 패턴(37)의 돌출부 및 제2 메모리 블록(MB2)의 연결 패턴(37)의 돌출부와 접한다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 5a에 도시된 바와 같이, 교대로 적층된 제1 물질막들(51) 및 제2 물질막들(52)을 포함하는 제1 적층물(ST1)을 형성한다. 제1 물질막들(51)은 게이트용 도전막을 형성하기 위한 것이고, 제2 물질막들(52)은 적층된 도전막들을 전기적으로 분리시키는 절연막을 형성하기 위한 것이다. 최상부의 제2 물질막(52)은 나머지 제2 물질막들(52)에 비해 두꺼운 두께를 가질 수 있다.
제1 물질막들(51)은 제2 물질막들(52)에 대해 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제1 물질막들(51)은 질화물을 포함하는 희생막으로 형성되고, 제2 물질막들(52)은 산화물을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(51)은 도프드 폴리실리콘, 도프드 비정질 실리콘 등을 포함하는 도전막으로 형성되고, 제2 물질막들(52)은 언도프드 폴리실리콘, 언도프드 비정질 실리콘 등을 포함하는 희생막으로 형성될 수 있다. 본 실시예에서는 제1 물질막들(51)이 희생막으로 형성되고, 제2 물질막들(52)이 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 적층물(ST1)을 관통하는 제1 개구부들(OP1)을 형성한다. 제1 개구부들(OP1)은 원형, 타원형, 다각형 등의 다양한 형태의 단면을 갖는다. 또한, 제1 개구부들(OP1)은 매트릭스 형태로 배열되거나, 지그재그 형태로 어긋나게 배열될 수 있다.
이어서, 각각의 제1 개구부들(OP1)의 내벽에 제1 다층 유전막(53)을 형성한 후, 제1 다층 유전막(53) 상에 제1 반도체막(54A)을 형성한다. 참고로, 제1 다층 유전막(53)을 형성하기 전에, 제1 개구부들(OP1) 내에 버퍼막(미도시됨)을 더 형성할 수 있다. 버퍼막은 후속 공정에서 제1 다층 유전막(53)의 손상을 방지하기 위한 것으로, 산화물을 포함할 수 있다.
이어서, 제1 반도체막(54A)의 오픈된 중심 영역에 제1 절연막(55)을 형성한 후, 제1 절연막(55)을 일부 깊이 식각한다. 이때, 제1 절연막(55)을 일부 깊이 식각하는 과정에서 제1 다층 유전막(53)도 함께 식각할 수 있다. 이어서, 제1 절연막(55) 및 제1 다층 유전막(53)이 식각된 영역 내에 제1 반도체 플러그(54B)를 형성한다. 이로써, 제1 반도체 패턴(54)이 형성된다.
이어서, 제1 적층물(ST1) 상에 희생 패턴(56)을 형성한다. 여기서, 희생 패턴(56)은 후속 공정을 통해 연결 패턴을 형성하기 위한 것으로, 적어도 두 개의 제1 개구부들(OP1)과 중첩되도록 형성된다. 또한, 희생 패턴(56) 상에는 보호 패턴(57)이 형성될 수 있다. 예를 들어, 제1 적층물(ST1) 상에 희생막 및 보호막을 형성한 후, 이들을 패터닝하여 희생 패턴(56) 및 보호 패턴(57)을 형성할 수 있다. 여기서, 보호 패턴(57)은 희생 패턴(56)에 대해 식각 선택비가 큰 물질로 형성된다. 예를 들어, 희생 패턴(56)은 티타늄 질화막(TiN)을 포함하고, 보호 패턴(57)은 도프드 폴리실리콘막 또는 언도프드 폴리실리콘막을 포함한다.
도 5b에 도시된 바와 같이, 제1 적층물(ST1) 상에 제3 절연막(58)을 형성한 후, 보호 패턴(57)의 상부면이 노출되도록 제3 절연막(58)을 평탄화한다. 이어서, 교대로 적층된 제3 물질막들(59) 및 제4 물질막들(60)을 포함하는 제2 적층물(ST2)을 형성한다. 여기서, 제3 물질막들(59)은 앞서 설명한 제1 물질막들(51)에 대응되고, 제4 물질막들(60)은 앞서 설명한 제2 물질막들(52)에 대응된다.
이어서, 제2 적층물(ST2) 및 보호 패턴(57)을 관통하는 제2 개구부들(OP2)을 형성한다. 여기서, 제2 개구부들(OP2)은 희생 패턴(56)을 노출시키는 깊이로 형성되며, 원형, 타원형, 다각형 등의 다양한 형태의 단면을 갖는다. 또한, 제2 개구부들(OP2)은 제1 개구부들(OP1)과 대응되는 위치에 형성될 수 있다. 참고로, 희생 패턴(56)을 완전히 관통하여 제1 반도체 패턴들(54)을 일부 깊이 식각하여 제2 개구부들(OP2)을 형성하는 것도 가능하다. 이어서, 제2 개구부들(P2)을 통해 희생 패턴(56)을 제거하여, 제3 개구부(OP3)를 형성한다.
도 5c에 도시된 바와 같이, 제2 및 제3 개구부들(OP2, OP3) 내에 제2 다층 유전막(61)을 형성한다. 이때, 제3 개구부(OP3)는 제2 다층 유전막(61)에 의해 완전히 채워지고, 제2 개구부들(OP2)의 내벽에 제2 다층 유전막(61)이 형성된다. 참고로, 제1 다층 유전막(53)을 형성하기 전에, 제1 개구부들(OP1) 내에 버퍼막(미도시됨)을 더 형성할 수 있다. 버퍼막은 후속 공정에서 제1 다층 유전막(53)의 손상을 방지하기 위한 것으로, 산화물을 포함할 수 있다.
이어서, 각각의 제2 개구부들(OP2) 내에 제2 반도체막(62A)을 형성한 후, 제2 반도체막(62A)의 중심 영역 내에 제2 절연막(63)을 형성한다. 이어서, 제2 절연막(63)을 일부 깊이 식각한 후, 제2 반도체 플러그(62B)를 형성한다. 이로써, 제2 반도체 패턴(62)이 형성된다.
도 5d에 도시된 바와 같이, 제2 적층물(ST2), 제3 개구부(OP3), 보호패턴(57) 및 제1 적층물(ST1)을 관통하는 슬릿(SL)을 형성한다. 여기서, 슬릿(SL)은 제3 개구부(OP3)와 연결된 제2 개구부들(OP2)의 사이에 위치될 수 있다.
이어서, 슬릿(SL)을 통해 제1 및 제3 물질막들(51, 59)을 제거하여 다층 유전막(53, 61)을 노출시키는 제4 개구부들(OP4)을 형성하고, 슬릿(SL)을 통해 노출된 제2 다층 유전막(61)을 제거하여 제5 개구부(OP5)를 형성한다. 이때, 제2 개구부들(OP2) 내에 버퍼막을 형성한 경우에는, 제1 및 제3 물질막들(51, 59)을 제거한 후에 버퍼막을 제거하여 제4 개구부들(op4)을 형성한다. 여기서, 제4 개구부들(OP4)과 제5 개구부(OP5)는 동시에 형성되거나, 별개의 공정으로 형성될 수 있다.
도 5e에 도시된 바와 같이, 제5 개구부(OP5) 내에 연결 패턴(64)을 형성한다. 예를 들어, 선택적 에피택셜 성장 공정을 이용하여 제1 반도체 패턴(54) 또는 보호 패턴(57)으로부터 연결 패턴(64)을 성장시킬 수 있다. 여기서, 연결 패턴(64)은 금속 실리사이드막 등의 도전성 물질을 포함할 수 있다. 이어서, 제4 개구부들(OP4) 내에 도전막들(66)을 형성한다. 이때, 도전막들(66)을 형성하기 전에, 제4 개구부들(OP4) 내에 유전 패턴들(65)을 추가로 형성할 수 있다.
전술한 바와 같은 공정에 따르면, 제1 반도체 패턴(54)을 형성한 후에 제2 반도체 패턴(62)을 형성하며, 연결 패턴(64)으로 제1 반도체 패턴(54)과 제2 반도체 패턴(62)을 연결시킬 수 있다. 따라서, 이러한 공정을 이용하여 기판 상에 수직으로 배열된 스트링들을 형성하는 경우, 종횡비가 큰 채널막을 용이하게 형성할 수 있다. 또한, 제1 반도체 패턴(54)과 제2 반도체 패턴(62) 간의 계면을 없애거나, 도전막으로 제1 반도체 패턴(54)과 제2 반도체 패턴(62)을 연결시킴으로써, 셀 전류의 열화를 방지할 수 있다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 공정 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6a에 도시된 바와 같이, 기판(70) 상에 희생 패턴(71)을 형성한 후, 희생 패턴(71)을 덮는 절연막(72)을 형성한다. 본 도면에는 도시되지 않았으나, 희생 패턴(71) 상에 보호 패턴을 형성하는 것도 가능하다.
도 6b에 도시된 바와 같이, 절연막(72) 상에 교대로 적층된 제1 물질막들(73) 및 제2 물질막들(74)을 포함하는 적층물(ST)을 형성한다. 이어서, 적층물(ST) 및 희생 패턴(71)을 관통하는 제2 개구부들(OP2)을 형성한다. 여기서, 제2 개구부들(OP2)은 기판(70)을 노출시키는 깊이로 형성되며, 기판(70)을 일부 깊이 식각하여 홈을 형성할 수 있다. 이어서, 제2 개구부들(OP2)을 통해 노출된 희생 패턴(71)을 제거하여 제3 개구부(OP3)를 형성한다.
도 6c에 도시된 바와 같이, 제2 및 제3 개구부들(OP2, OP3) 내에 다층 유전막(75)을 형성한다. 이때, 제3 개구부(OP3)는 다층 유전막(75)에 의해 완전히 채워지고, 제2 개구부들(OP2)의 내벽에 다층 유전막(75)이 형성된다. 이어서, 각각의 제2 개구부들(OP1) 내에 반도체막(76A)을 형성한 후, 반도체막(76A)의 중심 영역 내에 절연막(77)을 형성한다. 이어서, 절연막(77)을 일부 깊이 식각한다. 이때, 절연막(77)을 일부 깊이 식각하는 과정에서 다층 유전막(75)도 함께 식각할 수 있다. 이어서, 절연막(77) 및 다층 유전막(75)이 식각된 영역 내에 반도체 플러그(76B)을 형성한다. 이로써, 반도체 패턴(76)이 형성된다.
도 6d에 도시된 바와 같이, 적층물(ST2) 및 제2 개구부(OP2)를 관통하는 슬릿(SL)을 형성한다. 여기서, 슬릿(SL)은 기판(60)을 노출시키는 깊이로 형성될 수 있다.
이어서, 슬릿(SL)을 통해 제1 물질막들(73)을 제거하여 다층 유전막(75)을 노출시키는 제4 개구부들(OP4)을 형성한다. 이때, 제2 개구부들(OP2) 내에 버퍼막을 형성한 경우에는, 제1 물질막들(73)을 제거한 후 버퍼막을 제거하여 제4 개구부들(OP4)을 형성한다. 또한, 슬릿(SL)을 통해 노출된 다층 유전막(75)을 제거하여 제5 개구부(OP5)를 형성한다. 여기서, 제4 개구부들(OP4)과 제5 개구부들(OP5)은 동시에 형성되거나 별개의 공정으로 형성될 수 있다.
도 6e에 도시된 바와 같이, 제5 개구부(OP5) 내에 연결 패턴(78)을 형성한다. 여기서, 연결 패턴(78)은 금속 실리사이드막일 수 있다. 이어서, 제4 개구부들(OP4) 내에 도전막들(80)을 형성한다. 이때, 도전막들(80)을 형성하기 전에, 제4 개구부들(OP4) 내에 유전 패턴들(79)을 추가로 형성할 수 있다.
전술한 바와 같은 공정에 따르면, 반도체 패턴들(76)의 하부를 감싸는 연결 패턴(78)을 용이하게 형성할 수 있다. 특히, 다층 유전막을 일부 제거한 후 연결 패턴(78)을 형성하므로, 메모리 셀 영역의 다층 유전막 손상없이 채널막과 소스막을 용이하게 연결시킬 수 있다. 따라서, 반도체 장치의 특성 열화를 방지할 수 있다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 도 7a는 도 5c 및 도 6c의 A1 영역을 확대한 확대도이고, 도 7b 및 7c는 도 5d 및 도 6d의 A2 영역을 확대한 확대도이고, 도 7d는 도 5e 및 도 6e의 A3 영역을 확대한 확대도이다. 또한, 이해를 돕기 위해, 도 5c 내지 도 5e의 도면 부호와 도 6c 내지 도 6e의 도면 부호를 병기하였다.
본 실시예는 제2 개구부(OP2)가 희생 패턴(56, 71)을 노출시키는 깊이로 형성되고, 하부의 반도체 패턴(54) 또는 기판(70)까지 확장되지 않은 경우에 관한 것이다. 또한, 제1 개구부(OP1)의 두께(W1)가 전하차단막(61A, 75A)과 데이터 저장막(61B, 75B)의 두께를 합한 값의 두배 이상이고 전하차단막(61A, 75A), 데이터 저장막(61B, 75B) 및 터널절연막(61C, 75C)의 두께를 합한 값의 두배 이하인 값을 갖는 경우에 관한 것이다.
도 5c, 도 6c 및 도 7a에 도시된 바와 같이, 제2 및 제3 개구부들(OP2, OP3) 내에 다층 유전막(61, 75), 반도체 패턴(62, 76) 및 절연막(63, 77)을 형성한다. 여기서, 다층 유전막(61, 75)은 전하차단막(61A, 75A), 데이터 저장막(61B, 75B) 및 터널절연막(61C, 75C)을 포함한다. 또한, 제3 개구부(OP3) 내에는 전하차단막(61A, 75A), 데이터 저장막(61B, 75B) 및 터널절연막(61C, 75C)이 모두 형성된다.
도 5d, 도 6d 및 도 7b에 도시된 바와 같이, 제1 물질막들(51, 73) 및 제3 물질막들(59)을 제거하여 제4 개구부들(OP4)을 형성한다. 이때, 제3 개구부(OP3) 내에 형성된 다층 유전막(61, 75) 중 일부가 함께 제거될 수 있다. 예를 들어, 제1 및 제3 물질막들(51, 59, 73)이 질화막으로 형성된 경우, 데이터 저장막(61B, 75B)이 함께 제거될 수 있다.
이때, 슬릿(SL)으로부터 수평 방향 및 수직 방향(화살표 방향 참조)으로 데이터 저장막(61B, 75B)이 제거되므로, 슬릿(SL)으로부터 가까운 영역에 형성된 데이터 저장막(61B, 75B)부터 제거된다. 따라서, 반도체 패턴(62, 76)을 중심으로 비대칭으로 데이터 저장막(61B, 75B)이 제거될 수 있다. 이를 통해, 제5-1 개구부(OP5-1)이 형성된다. 이때, 데이터 저장막(61B, 75B)을 제거하는 시간을 조절하여 제5-1개구부(OP5-1)의 크기는 조절할 수 있다.
도 5d, 도 6d 및 도 7c에 도시된 바와 같이, 제5-1 개구부(OP5-1)를 통해 노출된 전하차단막(61A, 75A) 및 터널절연막(61C, 75C)을 제거한다. 예를 들어, 제2 개구부들(OP2) 내에 버퍼막을 형성한 경우, 제4 개구부들(OP4)을 통해 노출된 버퍼막을 제거하는 과정에서, 전하차단막(61A, 75A) 및 터널절연막(61C, 75C)이 함께 제거될 수 있다. 이로써, 별도의 공정 추가 없이, 제4 개구부들(OP4)을 형성하는 과정에서 제5-2 개구부(OP5-2)가 자연히 형성된다.
도 5e, 도 6e 및 도 7d에 도시된 바와 같이, 제5-2 개구부(OP5-2) 내에 연결 패턴(64, 78)을 형성한다. 예를 들어, 보호 패턴(57), 반도체 패턴(54) 또는 기판(70)으로부터 실리콘막을 선택적으로 성장시킨 후, 금속막을 이용하여 실리콘막을 실리사이드화시킴으로써, 금속 실리사이드를 포함하는 연결 패턴(64, 78)을 형성할 수 있다. 이로써, 반도체 패턴(62, 76)의 하부를 감싸는 수평부 및 수평부로부터 돌출되어 반도체 패턴(62, 76)의 측벽을 감싸는 수직부를 포함하는 연결 패턴(64, 78)이 형성된다. 이와 같이, 실리콘막을 성장시켜 연결 패턴을 형성하는 경우, 연결 패턴과 반도체 패턴(62, 76)의 계면 특성을 향상시킬 수 있다.
여기서, 연결 패턴(64, 78)의 형태는 제2 개구부(OP2)의 깊이, 다층 유전막(61, 75)이 제거되는 정도 등에 따라, 다양하게 변경될 수 있다. 본 실시예에 따르면, 연결 패턴(64, 78)의 수직부가 반도체 패턴(62, 76)의 측벽을 비대칭 형태로 감싸는 형태를 갖는다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 도 8a는 도 5c 및 도 6c의 A1 영역을 확대한 확대도이고, 도 8b 및 8c는 도 5d 및 도 6d의 A2 영역을 확대한 확대도이고, 도 8d는 도 5e 및 도 6e의 A3 영역을 확대한 확대도이다. 이하, 앞서 설명되 내용과 중복되는 내용은 생략하여 설명하도록 한다.
본 실시예는 제2 개구부(OP2)가 희생 패턴(56, 71)을 관통하여 하부의 반도체 패턴(54) 또는 기판(70)까지 확장된 깊이로 형성된 경우에 관한 것이다. 또한, 제1 개구부(OP1)의 두께(W1)가 전하차단막(61A, 75A)과 데이터 저장막(61B, 75B)의 두께를 합한 값의 두배 이상이고 전하차단막(61A, 75A), 데이터 저장막(61B, 75B) 및 터널절연막(61C, 75C)의 두께를 합한 값의 두배 이하인 값을 갖는 경우에 관한 것이다.
도 5c, 도 6c 및 도 8a에 도시된 바와 같이, 제2 및 제3 개구부들(OP2, OP3) 내에 다층 유전막(61, 75), 반도체 패턴(62, 76) 및 절연막(63, 77)을 형성한다. 이때, 제3 개구부(OP3) 내에 전하차단막(61A, 75A), 데이터 저장막(61B, 75B) 및 터널절연막(61C, 75C)이 모두 형성된다.
도 5d, 도 6d 및 도 8b에 도시된 바와 같이, 제1 물질막들(51, 73) 및 제3 물질막들(59)을 제거하여 제4 개구부들(OP4)을 형성한다. 이때, 제3 개구부(OP3) 내에 형성된 다층 유전막(61, 75) 중 일부가 함께 제거될 수 있다. 이를 통해, 제5-1 개구부(OP5-1)이 형성된다.
도 5d, 도 6d 및 도 8c에 도시된 바와 같이, 제5-1 개구부(OP5-1)를 통해 노출된 전하차단막(61A, 75A) 및 터널절연막(61C, 75C)을 제거한다. 예를 들어, 제2 개구부들(OP2) 내에 버퍼막을 형성한 경우, 제4 개구부들(OP4)을 통해 노출된 버퍼막을 제거하는 과정에서, 전하차단막(61A, 75A) 및 터널절연막(61C, 75C)이 함께 제거될 수 있다. 이로써, 별도의 공정 추가없이, 제4 개구부들(OP4)을 형성하는 과정에서 제5-2 개구부(OP5-2)가 자연히 형성된다.
도 5e, 도 6e 및 도 8d에 도시된 바와 같이, 제5-2 개구부(OP5-2) 내에 연결 패턴(64, 78)을 형성한다. 이로써, 반도체 패턴(62, 76)의 하부를 감싸는 수평부 및 수평부로부터 돌출되어 반도체 패턴(62, 76)의 측벽을 감싸는 수직부를 포함하는 연결 패턴(64, 78)이 형성된다. 본 실시예에 따르면, 연결 패턴(64, 78)의 수직부가 반도체 패턴(62, 76)의 측벽을 비대칭 형태로 감싸는 형태를 갖는다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 도 9a는 도 5c 및 도 6c의 A1 영역을 확대한 확대도이고, 도 9b 및 9c는 도 5d 및 도 6d의 A2 영역을 확대한 확대도이고, 도 9d는 도 5e 및 도 6e의 A3 영역을 확대한 확대도이다. 이하, 앞서 설명되 내용과 중복되는 내용은 생략하여 설명하도록 한다.
본 실시예는 제2 개구부(OP2)가 희생 패턴(56, 71)을 관통하여 하부의 반도체 패턴(54) 또는 기판(70)까지 확장된 깊이로 형성된 경우에 관한 것이다. 또한, 제1 개구부(OP1)의 두께(W1)가 전하차단막(61A, 75A) 두께의 두배 이상이고 전하차단막(61A, 75A) 및 데이터 저장막(61B, 75B)의 두께를 합한 값의 두배 이하인 값을 갖는 경우에 관한 것이다.
도 5c, 도 6c 및 도 9a에 도시된 바와 같이, 제2 및 제3 개구부들(OP2, OP3) 내에 다층 유전막(61, 75), 반도체 패턴(62, 76) 및 절연막(63, 77)을 형성한다. 이때, 제3 개구부(OP3) 내에는 전하차단막(61A, 75A) 및 데이터 저장막(61B, 75B)이 형성된다. 즉, 제3 개구부(OP3) 내에 터널절연막(61C, 75C)이 형성되지 않고, 데이터 저장막(61B, 75B)이 상대적으로 두꺼운 두께로 형성될 수 있다. 또한, 제3 개구부(OP3) 내에 형성된 데이터 저장막(61B, 75B)은 내부에 심(점선 참조)을 포함할 수 있다.
도 5d, 도 6d 및 도 9b에 도시된 바와 같이, 제1 물질막들(51, 73) 및 제3 물질막들(59)을 제거하여 제4 개구부들(OP4)을 형성한다. 이때, 제3 개구부(OP3) 내에 형성된 데이터 저장막(61B, 75B)이 함께 제거될 수 있다. 이를 통해, 제5-1 개구부(OP5-1)이 형성된다. 본 실시예에서는 데이터 저장막(61B, 75B)이 내부에 심을 포함하므로, 제3 개구부(OP3) 내에 형성된 데이터 저장막(61B, 75B)은 심을 따라 유입되는 식각액 등에 의해 빠른 속도로 제거될 수 있다. 반면에, 제2 개구부(OP2) 내에 형성된 데이터 저장막(61B, 75B)은 상대적으로 느린 속도로 제거된다. 따라서, 반도체 패턴(62, 76)을 중심으로 균일한 높이로 데이터 저장막(61B, 75B)이 제거될 수 있다.
도 5d, 도 6d 및 도 9c에 도시된 바와 같이, 제5-1 개구부(OP5-1)를 통해 노출된 전하차단막(61A, 75A) 및 터널절연막(61C, 75C)을 제거한다. 예를 들어, 제2 개구부들(OP2) 내에 버퍼막을 형성한 경우, 제4 개구부들(OP4)을 통해 노출된 버퍼막을 제거하는 과정에서, 전하차단막(61A, 75A) 및 터널절연막(61C, 75C)이 함께 제거될 수 있다. 이로써, 별도의 공정 추가없이, 제4 개구부들(OP4)을 형성하는 과정에서 제5-2 개구부(OP5-2)가 자연히 형성된다.
도 5e, 도 6e 및 도 9d에 도시된 바와 같이, 제5-2 개구부(OP5-2) 내에 연결 패턴(64, 78)을 형성한다. 이로써, 반도체 패턴(62, 76)의 하부를 감싸는 수평부 및 수평부로부터 돌출되어 반도체 패턴(62, 76)의 측벽을 감싸는 수직부를 포함하는 연결 패턴(64, 78)이 형성된다. 본 실시예에 따르면, 연결 패턴(64, 78)의 수직부가 반도체 패턴(62, 76)의 측벽을 대칭 형태로 감싸는 형태를 갖는다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 특히, 본 실시예에서는 반도체막과 반도체 플러그를 포함하는 반도체 패턴을 형성하는 방법을 설명하도록 한다.
도 10a에 도시된 바와 같이, 적층물(91)을 관통하는 개구부(OP)를 형성한 후, 개구부(OP)의 내면을 따라 다층 유전막(92)을 형성한다. 여기서, 다층 유전막(92)은 전하차단막(92A), 데이터 저장막(92B) 및 터널절연막(92C)을 포함할 수 있다. 이어서, 다층 유전막(92) 상에 반도체막(93A)을 형성한 후, 개구부(OP) 내에 절연막(94)을 형성한다.
도 10b에 도시된 바와 같이, 절연막(94)을 일부 깊이 식각한다. 이때, 다층 유전막(92) 중 최상부에 형성된 터널절연막(92C)이 함께 식각될 수 있다. 단, 절연막(94)과 터널절연막(92C)의 식각 선택비에 따라, 절연막(94)과 터널절연막(92C)이 식각되는 깊이가 상이할 수 있다. 예를 들어, 절연막(94)이 좀더 깊이 식각될 수 있다. 이를 통해, 데이터 저장막(92B)이 일부 노출된다.
도 10c에 도시된 바와 같이, 노출된 데이터 저장막(92B)을 선택적으로 식각한다. 이때, 데이터 저장막(92B)의 상부면과 터널절연막(92C)의 상부면이 상이한 높이를 갖도록 식각할 수 있다. 예를 들어, 데이터 저장막(92B)의 상부면이 터널절연막(92C)의 상부면보다 낮거나 높은 높이를 갖도록 식각한다. 이러한 경우, 절연막(94), 반도체막(93A), 터널절연막(92C), 데이터 저장막(92B) 및 전하차단막(92A)의 상부면이 계단 형태의 단차를 가질 수 있으며, 반도체막(93A)이 가장 돌출될 수 있다.
도 10d에 도시된 바와 같이, 중간 결과물의 전체 구조상에 반도체막을 형성한 후, 적층물(91)의 상부면이 노출될 때까지 반도체막을 평탄화하여, 반도체 플러그(94B)를 형성한다. 이로써, 적층물(91)을 관통하는 절연막(94), 절연막(94)의 상부에 형성된 반도체 플러그(94B) 및 절연막(94)의 측벽을 감싸고 반도체 플러그(94B)를 관통하는 반도체막(93A)을 포함하는 반도체 패턴(94)이 형성된다.
전술한 바와 같은 공정은 앞서 설명된 반도체 플러그들(54B, 62B, 76B)을 형성하는데 적용될 수 있다. 이와 같이, 다층 유전막(92)을 단계적으로 식각한 후에 반도체 플러그(94B)를 형성함으로써, 반도체 플러그(94B)를 용이하게 형성할 수 있다. 또한, 반도체 플러그(94B)의 상부에 연결 패턴 및 반도체 패턴을 추가로 형성하는 경우, 반도체 플러그(94B)가 식각 정지막으로서 역할을 하게 되어 주변의 막들이 손상되는 것을 방지할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 10d를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200)는 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함하는 제1 적층물, 제1 적층물을 관통하는 제1 반도체 패턴들, 각각의 제1 반도체 패턴들의 하부를 감싸는 연결 패턴 및 제1 적층물 및 연결 패턴을 관통하는 슬릿을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1L0), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1L0)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1L0)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 셀 전류 등의 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성을 향상시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 12에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1L0), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 10d를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함하는 제1 적층물, 제1 적층물을 관통하는 제1 반도체 패턴들, 각각의 제1 반도체 패턴들의 하부를 감싸는 연결 패턴 및 제1 적층물 및 연결 패턴을 관통하는 슬릿을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 셀 전류 등의 특성이 개선된 메모리 장치(1000')를 포함하므로, 메모리 시스템(1000')의 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 13에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 10d를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함하는 제1 적층물, 제1 적층물을 관통하는 제1 반도체 패턴들, 각각의 제1 반도체 패턴들의 하부를 감싸는 연결 패턴 및 제1 적층물 및 연결 패턴을 관통하는 슬릿을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 12를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 셀 전류 등의 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 14에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3100), 어플리케이션(3200), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3100)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3200)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3100)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3100)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3100)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3100)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3100), 어플리케이션(3200) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3200) 및 파일 시스템(3300)은 운영 체제(3100) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 10d를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함하는 제1 적층물, 제1 적층물을 관통하는 제1 반도체 패턴들, 각각의 제1 반도체 패턴들의 하부를 감싸는 연결 패턴 및 제1 적층물 및 연결 패턴을 관통하는 슬릿을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 셀 전류 등의 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11, 21: 제1 물질막 12, 22: 제2 물질막
13, 23: 제1 다층 유전막 14, 24: 제1 반도체 패턴
15, 25: 절연막 17: 연결 패턴

Claims (35)

  1. 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함하는 제1 적층물;
    상기 제1 적층물을 관통하는 제1 반도체 패턴들;
    각각의 상기 제1 반도체 패턴들의 하부를 감싸는 연결 패턴; 및
    상기 제1 적층물 및 상기 연결 패턴을 관통하는 슬릿
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 연결 패턴은 수평부 및 상기 수평부로부터 돌출되어 상기 제1 반도체 패턴들의 측벽을 감싸는 수직부들을 포함하는
    반도체 장치.
  3. 제2항에 있어서,
    각각의 상기 수직부들은 상기 제1 반도체 패턴들을 균일한 높이로 감싸는
    반도체 장치.
  4. 제2항에 있어서,
    각각의 상기 수직부들은 상기 제1 반도체 패턴들을 비대칭 높이로 감싸는
    반도체 장치.
  5. 제2항에 있어서,
    각각의 상기 제1 반도체 패턴들의 측벽을 감싸고, 상기 수직부들과 동일한 두께를 갖는 다층 유전막
    을 더 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 연결 패턴은 도전성을 갖는
    반도체 장치.
  7. 제1항에 있어서,
    상기 연결 패턴의 상부면과 접하고, 상기 연결 패턴과 이종의 물질을 포함하는 보호막
    을 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    각각의 상기 제1 반도체 패턴들의 측벽을 감싸는 다층 유전막
    을 더 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 연결 패턴의 두께는 상기 다층 유전막의 두께의 두배 이하의 값을 갖는
    반도체 장치.
  10. 제8항에 있어서,
    상기 다층 유전막은 터널절연막, 데이터 저장막 및 전하차단막을 포함하는
    반도체 장치.
  11. 제10항에 있어서,
    상기 연결 패턴의 두께는 상기 전하차단막 및 상기 데이터 저장막의 두께를 합한 값의 두배 이상이고, 상기 전하차단막, 상기 데이터 저장막 및 상기 터널절연막의 두께를 합한 값의 두배 이하인 값을 갖는
    반도체 장치.
  12. 제10항에 있어서,
    상기 연결 패턴의 두께는 상기 전하차단막 두께의 두배 이상이고, 상기 전하차단막 및 상기 데이터 저장막의 두께를 합한 값의 두배 이하인 값을 갖는
    반도체 장치.
  13. 제10항에 있어서,
    상기 터널절연막, 상기 데이터 저장막 및 상기 전하차단막은 상부면들의 높이가 상이하고, 각각의 상기 제1 반도체 패턴들은 상기 제1 적층물을 관통하는 절연막, 상기 절연막의 상부에 형성된 제1 반도체 플러그 및 상기 절연막의 측벽을 감싸고 상기 제1 반도체 플러그를 관통하는 제1 반도체막
    을 포함하는 반도체 장치.
  14. 제1항에 있어서,
    상기 제1 적층물의 하부에 위치된 주변 회로
    를 더 포함하는 반도체 장치.
  15. 제1항에 있어서,
    상기 제1 적층물의 하부에 위치되며, 교대로 적층된 제2 도전막들 및 제2 절연막들을 포함하는 제2 적층물; 및
    상기 제2 적층물을 관통하고, 상기 연결 패턴을 통해 상기 제1 반도체 패턴들과 연결된 제2 반도체 패턴들
    을 더 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1 반도체 패턴들, 상기 연결 패턴 및 상기 제2 반도체 패턴들은 채널막인
    반도체 장치.
  17. 제15항에 있어서,
    적어도 두 개의 상기 제2 반도체 패턴들을 연결시키는 제3 반도체 패턴; 및
    상기 제3 반도체 패턴을 감싸는 제3 도전막
    을 더 포함하는 반도체 장치.
  18. 제15항에 있어서,
    각각의 상기 제2 반도체 패턴들은 상부면에 홈을 포함하고, 상기 홈은 상기 연결 패턴으로 채워진
    반도체 장치.
  19. 제1항에 있어서,
    상기 연결 패턴은 제1 소스막인
    반도체 장치.
  20. 제19항에 있어서,
    상기 연결 패턴을 감싸는 제3 절연막; 및
    상기 제3 절연막의 하부에 위치되고, 상기 연결 패턴의 저면과 접하는 기판
    을 더 포함하는 반도체 장치.
  21. 제20항에 있어서,
    상기 기판은 상부면에 홈을 포함하고, 상기 홈은 상기 연결 패턴으로 채워진
    반도체 장치.
  22. 제19항에 있어서,
    상기 제1 소스막을 감싸고, 폴리실리콘막을 포함하는 제2 소스막;
    상기 제2 소스막의 하부에 위치된 제3 절연막; 및
    상기 제3 절연막의 하부에 위치된 기판
    을 더 포함하는 반도체 장치.
  23. 제22항에 있어서,
    상기 제2 소스막과 상기 제3 절연막 사이에 개재되고, 금속막을 포함하는 제3 소스막
    을 더 포함하는 반도체 장치.
  24. 제23항에 있어서,
    상기 제3 소스막과 상기 제3 절연막 사이에 개재되고, 폴리실리콘막을 포함하는 제4 소스막
    을 더 포함하는 반도체 장치.
  25. 제19항에 있어서,
    상기 제1 적층물의 하부에 위치된 주변 회로;
    상기 주변 회로와 상기 제1 반도체 패턴들을 연결시키는 제1 콘택 플러그; 및
    상기 주변 회로와 상기 제1 소스막을 연결시키는 제2 콘택 플러그
    를 더 포함하는 반도체 장치.
  26. 교대로 적층된 제1 게이트 전극들 및 제1 절연막들을 포함하는 제1 적층물;
    상기 제1 적층물의 하부에 위치되며, 교대로 적층된 제2 게이트 전극들 및 제2 절연막들을 포함하는 제2 적층물;
    상기 제1 적층물을 관통하는 제1 채널막들;
    상기 제2 적층물을 관통하는 제2 채널막들;
    각각의 상기 제1 채널막들의 하부를 감싸는 수평부 및 상기 수평부로부터 돌출되어 상기 제1 채널막들의 측벽을 감싸는 수직부를 포함하고, 상기 제2 채널막들과 접하는 연결 패턴; 및
    상기 제1 게이트 전극들, 상기 제1 절연막들, 상기 제2 게이트 전극들, 상기 제2 절연막들 및 상기 연결 패턴의 수평부을 관통하는 슬릿
    을 포함하는 반도체 장치.
  27. 제26항에 있어서,
    상기 제2 채널막들을 감싸고 상부면의 높이가 상이한 터널절연막, 데이터 저장막 및 전하차단막을 더 포함하고, 각각의 상기 제2 채널막들은 상기 제2 적층물을 관통하는 절연막, 상기 절연막의 상부에 형성된 반도체 플러그 및 상기 절연막의 측벽을 감싸고 상기 반도체 플러그를 관통하는 반도체막을 포함하는
    반도체 장치.
  28. 희생 패턴을 형성하는 단계;
    상기 희생 패턴 상에, 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 제1 적층물을 형성하는 단계;
    상기 제1 적층물을 관통하는 제1 개구부들을 형성하는 단계;
    상기 제1 개구부들을 통해 상기 희생 패턴을 제거하여 제2 개구부를 형성하는 단계;
    상기 제2 개구부들을 채우도록, 상기 제1 및 제2 개구부들 내에 다층 유전막을 형성하는 단계; 및
    상기 제1 개구부들 내에 제1 반도체 패턴들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 제1 적층물 및 상기 제2 개구부를 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 노출된 상기 다층 유전막을 일부 제거하여 제3 개구부를 형성하는 단계; 및
    상기 제3 개구부내에 연결 패턴을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 다층 유전막을 제거하는 단계는,
    상기 제2 개구부 내에 형성된 상기 다층 유전막을 전부 제거하고, 상기 제1 개구부들 내에 형성된 상기 다층 유전막을 일부 제거하는
    반도체 장치의 제조 방법.
  31. 제28항에 있어서,
    상기 다층 유전막을 형성하는 단계는,
    상기 제1 및 제2 개구부들 내에 전하차단막을 형성하는 단계;
    상기 전하차단막이 형성된 제1 및 제2 개구부들 내에 데이터 저장막을 형성하는 단계; 및
    상기 제2 개구부가 완전히 채워지도록, 상기 데이터 저장막이 형성된 상기 제1 및 제2 개구부들 내에 터널절연막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  32. 제28항에 있어서,
    상기 다층 유전막을 형성하는 단계는,
    상기 제1 및 제2 개구부들 내에 전하차단막을 형성하는 단계;
    상기 제2 개구부가 완전히 채워지도록, 상기 전하차단막이 형성된 상기 제1 및 제2 개구부들 내에 데이터 저장막을 형성하는 단계; 및
    상기 데이터 저장막이 형성된 상기 제1 개구부들 내에 터널절연막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  33. 제29항에 있어서,
    상기 연결 패턴을 형성하는 단계는,
    각각의 상기 제1 반도체 패턴들의 하부를 감싸는 수평부들 및 상기 수평부로부터 돌출되어 상기 제1 반도체패턴들의 측벽을 감싸는 수직부를 포함하는 상기 연결 패턴을 형성하는
    반도체 장치의 제조 방법.
  34. 제29항에 있어서,
    상기 희생 패턴을 형성하기 전에, 교대로 적층된 제3 물질막들 및 제4 물질막들을 포함하는 제2 적층물을 형성하는 단계; 및
    상기 제2 적층물을 관통하는 제2 반도체패턴들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  35. 제34항에 있어서,
    상기 연결 패턴을 형성하는 단계는,
    상기 제1 반도체 패턴 또는 상기 제2 반도체 패턴으로부터 폴리실리콘막을 성장시키는 단계; 및
    상기 폴리실리콘막을 실리사이드화하는 단계를 포함하는
    반도체 장치의 제조 방법.
KR1020130152591A 2013-12-09 2013-12-09 반도체 장치 및 그 제조 방법 KR20150067811A (ko)

Priority Applications (10)

Application Number Priority Date Filing Date Title
KR1020130152591A KR20150067811A (ko) 2013-12-09 2013-12-09 반도체 장치 및 그 제조 방법
US14/282,898 US10283518B2 (en) 2013-12-09 2014-05-20 Semiconductor device and method of manufacturing the same
CN201410258002.0A CN104701322B (zh) 2013-12-09 2014-06-11 半导体器件及其制造方法
CN201910609256.5A CN110310959B (zh) 2013-12-09 2014-06-11 半导体器件及其制造方法
US16/363,659 US10978472B2 (en) 2013-12-09 2019-03-25 Semiconductor device and method of manufacturing the same
US17/202,683 US11690224B2 (en) 2013-12-09 2021-03-16 Semiconductor device and method of manufacturing the same
US17/672,449 US20220173121A1 (en) 2013-12-09 2022-02-15 Semiconductor device and method of manufacturing the same
US17/672,462 US20220173122A1 (en) 2013-12-09 2022-02-15 Semiconductor device and method of manufacturing the same
US18/109,782 US20230200073A1 (en) 2013-12-09 2023-02-14 Semiconductor device and method of manufacturing the same
US18/109,829 US20230189526A1 (en) 2013-12-09 2023-02-14 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130152591A KR20150067811A (ko) 2013-12-09 2013-12-09 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20150067811A true KR20150067811A (ko) 2015-06-19

Family

ID=53271972

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130152591A KR20150067811A (ko) 2013-12-09 2013-12-09 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
US (7) US10283518B2 (ko)
KR (1) KR20150067811A (ko)
CN (2) CN104701322B (ko)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224752B1 (en) 2014-08-13 2015-12-29 SK Hynix Inc. Double-source semiconductor device
US9245962B1 (en) 2014-08-28 2016-01-26 SK Hynix Inc. Method of manufacturing semiconductor device
US9508730B2 (en) 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US9570462B2 (en) 2014-12-29 2017-02-14 SK Hynix Inc. Electronic device and method for manufacturing the same
KR20170030357A (ko) * 2015-09-09 2017-03-17 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20170062870A (ko) * 2015-11-30 2017-06-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20170106051A (ko) * 2016-03-11 2017-09-20 에스케이하이닉스 주식회사 메모리 장치 및 이의 제조 방법
KR20170112292A (ko) * 2016-03-31 2017-10-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9853047B2 (en) 2016-01-26 2017-12-26 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9853042B2 (en) 2014-02-25 2017-12-26 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20180042358A (ko) * 2015-11-20 2018-04-25 샌디스크 테크놀로지스 엘엘씨 매립형 소스 라인을 위한 지지 페데스탈 구조물들을 포함하는 3차원 nand 디바이스 및 그 제조 방법
CN109037318A (zh) * 2018-07-26 2018-12-18 长江存储科技有限责任公司 三维存储器件及其制造方法
KR20190115980A (ko) * 2018-04-04 2019-10-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102059148B1 (ko) * 2018-07-16 2019-12-24 한양대학교 산학협력단 매몰형 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR20200051100A (ko) * 2018-11-02 2020-05-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20200133113A (ko) * 2019-05-17 2020-11-26 삼성전자주식회사 반도체 장치
KR20210022109A (ko) * 2018-09-13 2021-03-02 양쯔 메모리 테크놀로지스 씨오., 엘티디. 새로운 3d nand 메모리 소자 및 그 형성 방법
WO2021061271A1 (en) * 2019-09-23 2021-04-01 Micron Technology, Inc. Integrated assemblies having barrier material between silicon-containing material and another material reactive with silicon
US11424264B2 (en) 2019-08-09 2022-08-23 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
WO2023195688A1 (ko) * 2022-04-05 2023-10-12 한양대학교 산학협력단 스택 공정 기반의 3차원 플래시 메모리의 제조 방법
US11844215B2 (en) 2018-05-29 2023-12-12 Samsung Electronics Co., Ltd. Three-dimensional flash memory device supporting bulk erase operation and manufacturing method therefor

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8921891B2 (en) * 2012-08-22 2014-12-30 Micron Technology, Inc. Vertical memory cell string with dielectric in a portion of the body
KR102154784B1 (ko) * 2013-10-10 2020-09-11 삼성전자주식회사 반도체 장치 및 그 제조방법
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
CN106469734A (zh) * 2015-08-11 2017-03-01 旺宏电子股份有限公司 存储器元件及其制作方法
KR102438753B1 (ko) * 2015-10-01 2022-09-01 에스케이하이닉스 주식회사 반도체 장치
US9799670B2 (en) 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9917100B2 (en) 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9831266B2 (en) * 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
KR102543998B1 (ko) * 2015-12-03 2023-06-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102498247B1 (ko) * 2015-12-21 2023-02-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9991280B2 (en) * 2016-02-17 2018-06-05 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same
US9780034B1 (en) * 2016-03-16 2017-10-03 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
KR102589301B1 (ko) 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치
US9985098B2 (en) * 2016-11-03 2018-05-29 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US10923492B2 (en) * 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
KR20180137272A (ko) * 2017-06-16 2018-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10224340B2 (en) 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
US10438964B2 (en) 2017-06-26 2019-10-08 Sandisk Technologies Llc Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof
CN110121779B (zh) * 2017-08-21 2020-09-25 长江存储科技有限责任公司 三维存储器器件及用于形成其的方法
US10685914B2 (en) * 2017-08-31 2020-06-16 SK Hynix Inc. Semiconductor device and manufacturing method thereof
WO2019055073A1 (en) * 2017-09-14 2019-03-21 Sandisk Technologies Llc THREE-DIMENSIONAL MEMORY DEVICE CONTAINING ANNULAR ENGRAVING STOP SPACER AND METHOD FOR MANUFACTURING THE SAME
CN108565266B (zh) * 2018-06-04 2023-10-27 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN113035883A (zh) * 2018-07-12 2021-06-25 长江存储科技有限责任公司 三维存储器及其制造方法
JP2020035977A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
CN109256384B (zh) * 2018-10-26 2021-02-26 长江存储科技有限责任公司 一种通孔结构及其制备方法、三维存储器
CN109616473B (zh) * 2018-11-21 2021-02-19 长江存储科技有限责任公司 一种三维存储器及其制备方法
CN109686738A (zh) * 2018-11-21 2019-04-26 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
US11177269B2 (en) * 2019-02-15 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
KR20200106785A (ko) 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20210014916A (ko) 2019-07-31 2021-02-10 삼성전자주식회사 수직형 메모리 장치
KR20210040645A (ko) * 2019-10-04 2021-04-14 삼성전자주식회사 투명 전도성 산화물층을 포함하는 반도체 소자
US11315945B2 (en) * 2020-01-14 2022-04-26 Macronix International Co., Ltd. Memory device with lateral offset
KR20210106293A (ko) * 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210129847A (ko) 2020-04-21 2021-10-29 삼성전자주식회사 콘택 플러그들을 갖는 반도체 소자들
KR20210136455A (ko) * 2020-05-07 2021-11-17 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11600630B2 (en) * 2020-08-07 2023-03-07 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
CN117912505A (zh) * 2022-10-11 2024-04-19 华为技术有限公司 存储芯片、存储设备和电子设备

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8013389B2 (en) 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
JP2011014666A (ja) * 2009-07-01 2011-01-20 Toshiba Corp 半導体装置及びその製造方法
KR101549690B1 (ko) * 2009-12-18 2015-09-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101137929B1 (ko) * 2010-05-31 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9000509B2 (en) * 2010-05-31 2015-04-07 Hynix Semiconductor Inc. Three dimensional pipe gate nonvolatile memory device
KR101800438B1 (ko) * 2010-11-05 2017-11-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101733571B1 (ko) * 2010-11-08 2017-05-11 삼성전자주식회사 3차원 반도체 장치
KR20120077040A (ko) * 2010-12-30 2012-07-10 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101780274B1 (ko) * 2011-05-04 2017-09-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20120131682A (ko) * 2011-05-26 2012-12-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20130044711A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
US9673389B2 (en) * 2012-01-24 2017-06-06 Kabushiki Kaisha Toshiba Memory device
KR20130136249A (ko) * 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR101263182B1 (ko) 2012-06-29 2013-05-10 한양대학교 산학협력단 비휘발성 메모리 소자, 제조방법 및 이를 이용한 메모리 시스템
KR20140048653A (ko) 2012-10-16 2014-04-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8946023B2 (en) * 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853042B2 (en) 2014-02-25 2017-12-26 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9224752B1 (en) 2014-08-13 2015-12-29 SK Hynix Inc. Double-source semiconductor device
US9245962B1 (en) 2014-08-28 2016-01-26 SK Hynix Inc. Method of manufacturing semiconductor device
US9570462B2 (en) 2014-12-29 2017-02-14 SK Hynix Inc. Electronic device and method for manufacturing the same
US9508730B2 (en) 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR20170030357A (ko) * 2015-09-09 2017-03-17 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20180042358A (ko) * 2015-11-20 2018-04-25 샌디스크 테크놀로지스 엘엘씨 매립형 소스 라인을 위한 지지 페데스탈 구조물들을 포함하는 3차원 nand 디바이스 및 그 제조 방법
KR20170062870A (ko) * 2015-11-30 2017-06-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9853047B2 (en) 2016-01-26 2017-12-26 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20170106051A (ko) * 2016-03-11 2017-09-20 에스케이하이닉스 주식회사 메모리 장치 및 이의 제조 방법
KR20170112292A (ko) * 2016-03-31 2017-10-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20190115980A (ko) * 2018-04-04 2019-10-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11844215B2 (en) 2018-05-29 2023-12-12 Samsung Electronics Co., Ltd. Three-dimensional flash memory device supporting bulk erase operation and manufacturing method therefor
KR102059148B1 (ko) * 2018-07-16 2019-12-24 한양대학교 산학협력단 매몰형 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
CN109037318A (zh) * 2018-07-26 2018-12-18 长江存储科技有限责任公司 三维存储器件及其制造方法
KR20210022109A (ko) * 2018-09-13 2021-03-02 양쯔 메모리 테크놀로지스 씨오., 엘티디. 새로운 3d nand 메모리 소자 및 그 형성 방법
KR20200051100A (ko) * 2018-11-02 2020-05-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20200133113A (ko) * 2019-05-17 2020-11-26 삼성전자주식회사 반도체 장치
US11424264B2 (en) 2019-08-09 2022-08-23 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
US11910607B2 (en) 2019-08-09 2024-02-20 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
WO2021061271A1 (en) * 2019-09-23 2021-04-01 Micron Technology, Inc. Integrated assemblies having barrier material between silicon-containing material and another material reactive with silicon
WO2023195688A1 (ko) * 2022-04-05 2023-10-12 한양대학교 산학협력단 스택 공정 기반의 3차원 플래시 메모리의 제조 방법

Also Published As

Publication number Publication date
US20230189526A1 (en) 2023-06-15
US20220173122A1 (en) 2022-06-02
US20190221581A1 (en) 2019-07-18
US11690224B2 (en) 2023-06-27
CN104701322B (zh) 2019-07-26
US10283518B2 (en) 2019-05-07
CN110310959A (zh) 2019-10-08
US20150162342A1 (en) 2015-06-11
US20220173121A1 (en) 2022-06-02
CN104701322A (zh) 2015-06-10
US20230200073A1 (en) 2023-06-22
US20210202525A1 (en) 2021-07-01
CN110310959B (zh) 2024-06-14
US10978472B2 (en) 2021-04-13

Similar Documents

Publication Publication Date Title
US11690224B2 (en) Semiconductor device and method of manufacturing the same
KR102594494B1 (ko) 반도체 장치 및 그 제조 방법
US10049743B2 (en) Semiconductor device and method of manufacturing the same
KR102607840B1 (ko) 반도체 장치 및 그 제조 방법
US9165938B1 (en) Semiconductor device and method of manufacturing the same
KR20180110797A (ko) 반도체 장치 및 그 제조 방법
KR20180129457A (ko) 반도체 장치 및 그 제조 방법
KR20170124378A (ko) 반도체 장치 및 그 제조 방법
KR20160080365A (ko) 전자 장치 및 그 제조 방법
KR20160020210A (ko) 반도체 장치 및 그 제조 방법
KR20160025842A (ko) 반도체 장치의 제조 방법
KR20190013347A (ko) 반도체 장치 및 그 제조 방법
KR102635435B1 (ko) 반도체 장치 및 그 제조 방법
KR20160025866A (ko) 반도체 장치 및 그 제조 방법
KR20170022481A (ko) 반도체 장치 및 그 제조 방법
KR20150035224A (ko) 반도체 장치 및 그 제조 방법
KR20180107905A (ko) 반도체 장치 및 그 제조 방법
KR20150120031A (ko) 반도체 장치 및 그 제조 방법
KR20160045457A (ko) 반도체 장치 및 그 제조 방법
KR20170091448A (ko) 반도체 장치 및 그 제조 방법
US20230292500A1 (en) Semiconductor device and method of manufacturing the semiconductor device
US20230032560A1 (en) Semiconductor device and method of manufacturing the semiconductor device
US11901284B2 (en) Semiconductor device and manufacturing method thereof
KR20220168000A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid