WO2023195688A1 - 스택 공정 기반의 3차원 플래시 메모리의 제조 방법 - Google Patents

스택 공정 기반의 3차원 플래시 메모리의 제조 방법 Download PDF

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WO2023195688A1
WO2023195688A1 PCT/KR2023/004335 KR2023004335W WO2023195688A1 WO 2023195688 A1 WO2023195688 A1 WO 2023195688A1 KR 2023004335 W KR2023004335 W KR 2023004335W WO 2023195688 A1 WO2023195688 A1 WO 2023195688A1
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structures
forming
capping layer
channel holes
stack
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Application number
PCT/KR2023/004335
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English (en)
French (fr)
Inventor
송윤흡
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한양대학교 산학협력단
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Definitions

  • the following embodiments relate to technology related to 3D flash memory and its manufacturing method, and more specifically, to stack process-based manufacturing technology.
  • Flash memory devices are electrically erasable programmable read only memory (EEPROM) that can be electrically programmed and erased by electrically controlling the input and output of data by Fowler-Nordheimtunneling (Fowler-Nordheimtunneling) or hot electron injection. , can be commonly used in computers, digital cameras, MP3 players, game systems, memory sticks, etc.
  • EEPROM electrically erasable programmable read only memory
  • a stack process is used to stack stack structures along a vertical direction.
  • the manufacturing system forms a channel hole (CH) in the first stack structure (SS1) as shown in FIG. 1A, and As shown in FIG. 1B, a filling film (F) is created in the channel hole (CH), and as shown in FIG. 1C, a second stack including the filling film (F) on the top of the first stack structure (SS1)
  • the structure SS2 is stacked, and the third stack structure SS3 is stacked on top of the second stack structure SS2, as shown in FIG. 1D, and a channel hole CH is formed in the third stack structure SS3.
  • the filling film (F) of the first stack structure (SS1) and the filling film (F) of the second stack structure (SS2) are formed through the channel hole (CH) of the third stack structure (SS3).
  • the formation of the channel hole (CH) in the semiconductor structure (SEMI-STR) in which the stack structures (SS1, SS2, and SS3) are stacked can be completed.
  • the manufacturing system can manufacture a three-dimensional flash memory by forming a vertical channel structure (VS) in the channel hole (CH) of the semiconductor structure (SEMI-STSR).
  • the channel hole in order to solve the disadvantage of increasing the difficulty of the process of collectively removing the peeling film (F) of each stack structure located at the bottom through the channel hole (CH) of the stack structure located at the top, the channel hole
  • a capping layer including a capping film formed in a size smaller than the plane size.
  • a method of manufacturing a three-dimensional flash memory includes preparing stack structures each including interlayer insulating films and gate electrodes that extend in the horizontal direction and are alternately stacked in the vertical direction; forming a capping layer including channel holes and a capping film on at least one of the stack structures; stacking the remaining stack structures on top of the at least one stack structure; forming channel holes in the remaining stack structure and simultaneously removing the capping film of the at least one stack structure; and forming vertical channel structures in channel holes of the semiconductor structure in which the at least one stack structure and the remaining stack structure are stacked.
  • the capping film may be formed on the capping layer to have a size smaller than the planar size of each of the channel holes.
  • forming a capping layer including channel holes and a capping film in the at least one stack structure includes forming the channel holes in the at least one stack structure; forming a filling film in the channel holes; forming a capping layer on the at least one stack structure on which the filling film is formed; etching a partial region of the capping layer, the partial region having a size smaller than a plane size of each of the channel holes; removing the filling film through a space where a portion of the capping layer is etched; and forming a capping film in a space where a portion of the capping layer is etched so that the capping film has a size smaller than the planar size of each of the channel holes.
  • the step of etching a partial region of the capping layer includes ensuring that the space where the partial region of the capping layer is etched has a negative profile, a positive profile, or a uniform profile. It may be characterized as a step of etching some areas.
  • forming the filling film includes forming the filling film with a material that is removable through a space in which a partial region of the capping layer having a size smaller than the planar size of each of the channel holes is etched. It can be characterized as:
  • a method of manufacturing a three-dimensional flash memory includes preparing stack structures extending in the horizontal direction and each including interlayer insulating films and sacrificial layers that are alternately stacked in the vertical direction; forming a capping layer including channel holes and a capping film on at least one of the stack structures; stacking the remaining stack structures on top of the at least one stack structure; forming channel holes in the remaining stack structure and simultaneously removing the capping film of the at least one stack structure; removing the sacrificial layers from a semiconductor structure in which the at least one stack structure and the remaining stack structure are stacked; forming gate electrodes in spaces where the sacrificial layers were removed; and forming vertical channel structures in each of the channel holes of the semiconductor structure.
  • the capping film may be formed on the capping layer to have a size smaller than the planar size of each of the channel holes.
  • forming a capping layer including channel holes and a capping film in the at least one stack structure includes forming the channel holes in the at least one stack structure; forming a filling film in the channel holes; forming a capping layer on the at least one stack structure on which the filling film is formed; etching a partial region of the capping layer, the partial region having a size smaller than a plane size of each of the channel holes; removing the filling film through a space where a portion of the capping layer is etched; and forming a capping film in a space where a portion of the capping layer is etched so that the capping film has a size smaller than the planar size of each of the channel holes.
  • the step of etching a partial region of the capping layer includes ensuring that the space where the partial region of the capping layer is etched has a negative profile, a positive profile, or a uniform profile. It may be characterized as a step of etching some areas.
  • forming the filling film includes forming the filling film with a material that is removable through a space in which a partial region of the capping layer having a size smaller than the planar size of each of the channel holes is etched. It can be characterized as:
  • the three-dimensional flash memory includes interlayer insulating films and gate electrodes extending in the horizontal direction and alternately stacked in the vertical direction, penetrating the interlayer insulating films and the gate electrodes and extending in the vertical direction.
  • stack structures each including vertical channel structures being formed, the stack structures being stacked in the vertical direction; and a capping layer disposed between the stack structures and connecting the vertical channel structures of each of the stack structures to each other so that the etch profile of the vertical channel structures of each of the stack structures is maintained uniformly. there is.
  • the capping layer includes a capping film having a size smaller than the size of each of the channel holes included in each of the stack structures on a plane, and the capping film is removed during the etching process of the channel holes to form the channel holes.
  • One embodiment proposes a manufacturing method using a capping layer including a capping film formed in a size smaller than the planar size of the channel hole, thereby collectively removing the filling film F of each of the stack structures located below.
  • the technical effect of omitting can be achieved.
  • one embodiment uses a capping layer including a capping film formed in a size smaller than the planar size of the channel hole, so that the etch profile of the vertical channel structures of each of the stack structures is maintained uniformly. It is possible to propose a manufacturing method that connects vertical channel structures to each other.
  • the technical effect of improving the reliability and performance of the 3D flash memory can be expected as the vertical channel structures of each of the stack structures are connected to each other.
  • 1A to 1E are cross-sectional views showing the structure of an existing 3D flash memory to explain a manufacturing method of the existing 3D flash memory.
  • Figure 2 is a simplified circuit diagram showing an array of three-dimensional flash memory according to one embodiment.
  • Figure 3 is a plan view showing the structure of a three-dimensional flash memory according to an embodiment.
  • FIG. 4 is a cross-sectional view showing the structure of the three-dimensional flash memory shown in FIG. 3, and corresponds to a cross-section taken along line A-A' of FIG. 3.
  • FIG. 5 is a flow chart showing a method of manufacturing a 3D flash memory according to an embodiment in which a gate-first method is applied to manufacture the 3D flash memory shown in FIGS. 2 and 3.
  • FIGS. 6A to 6J are cross-sectional views showing the structure of a 3D flash memory to explain the manufacturing method of the 3D flash memory shown in FIG. 5.
  • FIG. 7 is a flow chart showing a method of manufacturing a 3D flash memory according to an embodiment in which a word line replacement method is applied to manufacture the 3D flash memory shown in FIGS. 2 and 3.
  • FIGS. 8A to 8L are cross-sectional views showing the structure of a 3D flash memory to explain the manufacturing method of the 3D flash memory shown in FIG. 7.
  • first and second are used in this specification to describe various areas, directions, and shapes, these areas, directions, and shapes should not be limited by these terms. These terms are merely used to distinguish one area, direction or shape from another area, direction or shape. Accordingly, a part referred to as a first part in one embodiment may be referred to as a second part in another embodiment.
  • Figure 2 is a simplified circuit diagram showing an array of three-dimensional flash memory according to one embodiment.
  • an array of three-dimensional flash memory includes a common source line (CSL), a plurality of bit lines (BL0, BL1, BL2), and a common source line (CSL) and bit lines (BL0).
  • CSL common source line
  • BL1 bit lines
  • BL2 bit lines
  • CSTR cell strings
  • the bit lines BL0, BL1, and BL2 may extend in the second direction D2 and be spaced apart from each other in the first direction D1 and may be arranged two-dimensionally.
  • the first direction (D1), the second direction (D2), and the third direction (D3) are each orthogonal to each other and may form a rectangular coordinate system defined by the X, Y, and Z axes.
  • a plurality of cell strings may be connected in parallel to each of the bit lines (BL0, BL1, and BL2).
  • the cell strings CSTR may be provided between the bit lines BL0, BL1, and BL2 and one common source line CSL and may be commonly connected to the common source line CSL.
  • a plurality of common source lines may be provided, and the plurality of common source lines (CSL) may extend in the first direction (D1) and be spaced apart from each other along the second direction (D2), forming a two-dimensional can be arranged sequentially.
  • the same electrical voltage may be applied to the plurality of common source lines (CSL), but this is not limited or limited, and each of the plurality of common source lines (CSL) is electrically independently controlled, so that different voltages may be applied. there is.
  • the cell strings CSTR may extend in the third direction D3 and be arranged to be spaced apart from each other along the second direction D2 for each bit line.
  • each of the cell strings (CSTR) is connected to a ground selection transistor (GST) connected to the common source line (CSL), the bit lines (BL0, BL1, BL2), and the first and second strings connected in series.
  • GST ground selection transistor
  • Memory cell transistors (MCT) and erase control transistor (ECT) arranged in series between the selection transistors (SST1, SST2), the ground selection transistor (GST) and the first and second string selection transistors (SST1, SST2) ) can be composed of.
  • each memory cell transistor (MCT) may include a data storage element.
  • each cell string CSTR may include first and second string selection transistors SST1 and SST2 connected in series, and the second string selection transistor SST2 may be connected to the bit lines BL0 and BL1. , BL2) can be connected to one of the following.
  • each cell string CSTR may include one string select transistor.
  • the ground selection transistor GST in each cell string CSTR may be composed of a plurality of MOS transistors connected in series, similar to the first and second string selection transistors SST1 and SST2. .
  • One cell string may be composed of a plurality of memory cell transistors (MCT) having different distances from the common source lines (CSL). That is, the memory cell transistors MCT may be connected in series while being arranged along the third direction D3 between the first string selection transistor SST1 and the ground selection transistor GST.
  • the erase control transistor (ECT) may be connected between the ground select transistor (GST) and the common source lines (CSL).
  • Each of the cell strings (CSTR) is between the first string select transistor (SST1) and the highest one of the memory cell transistors (MCT) and between the ground select transistor (GST) and the lowest one of the memory cell transistors (MCT). It may further include dummy cell transistors (DMCs) each connected to each other.
  • DMCs dummy cell transistors
  • the first string selection transistor SST1 may be controlled by the first string selection lines SSL1-1, SSL1-2, and SSL1-3
  • the second string selection transistor SST2 may be controlled by the first string selection lines SSL1-1, SSL1-2, and SSL1-3. It can be controlled by 2 string selection lines (SSL2-1, SSL2-2, SSL2-3).
  • the memory cell transistors (MCT) may each be controlled by a plurality of word lines (WL0-WLn), and the dummy cell transistors (DMC) may each be controlled by a dummy word line (DWL).
  • the ground select transistor GST may be controlled by the ground select lines GSL0, GSL1, and GSL2, and the erase control transistor ECT may be controlled by the erase control line ECL.
  • a plurality of erase control transistors (ECT) may be provided.
  • Common source lines (CSL) may be commonly connected to sources of erase control transistors (ECT).
  • the gate electrodes of the memory cell transistors (MCT), which are provided at substantially the same distance from the common source lines (CSL), may be commonly connected to one of the word lines (WL0-WLn, DWL) and be in an equipotential state. .
  • the gate electrodes of the memory cell transistors (MCT) are provided at substantially the same level from the common source lines (CSL), the gate electrodes provided in different rows or columns may be controlled independently. there is.
  • Ground selection lines extends along the first direction (D1), are spaced apart from each other in the second direction (D2), and may be arranged two-dimensionally.
  • Ground selection lines GSL0, GSL1, GSL2, first string selection lines (SSL1-1, SSL1-2, SSL1-3), and second string provided at substantially the same level from the common source lines (CSL)
  • the selection lines SSL2-1, SSL2-2, and SSL2-3) may be electrically separated from each other.
  • the erase control transistors ECT of different cell strings CSTR may be controlled by a common erase control line ECL.
  • Erase control transistors may generate gate induced drain leakage (GIDL) during an erase operation of the memory cell array.
  • GDL gate induced drain leakage
  • an erase voltage may be applied to the bit lines (BL0, BL1, BL2) and/or the common source lines (CSL), and the string select transistor (SST) and/or Alternatively, gate-induced leakage current may be generated in the erase control transistors (ECT).
  • the string selection line (SSL) described above may be expressed as an upper selection line (USL), and the ground selection line (GSL) may be expressed as a lower selection line.
  • FIG. 3 is a plan view showing the structure of a three-dimensional flash memory according to an embodiment
  • FIG. 4 is a cross-sectional view showing the structure of the three-dimensional flash memory shown in FIG. 3, taken along line A-A'. Applies to cross section.
  • the substrate may be a semiconductor substrate such as a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a single crystal epitaxial layer grown on a monocrystalline silicon substrate.
  • the substrate SUB may be doped with a first conductivity type impurity (eg, a P-type impurity).
  • Stacked structures may be disposed on the substrate (SUB).
  • the stacked structures ST may extend in the first direction D1 and be two-dimensionally arranged along the second direction D2. Additionally, the stacked structures ST may be spaced apart from each other in the second direction D2.
  • Each of the stacked structures ST includes gate electrodes EL1, EL2, and EL3 and interlayer insulating films ILD that are alternately stacked in a vertical direction perpendicular to the top surface of the substrate SUB (for example, in the third direction D3).
  • the stacked structures ST may have a substantially flat top surface. That is, the top surface of the stacked structures ST may be parallel to the top surface of the substrate SUB.
  • the vertical direction means the third direction D3 or the reverse direction of the third direction D3.
  • each of the gate electrodes includes an erase control line (ECL), ground selection lines (GSL0, GSL1, GSL2), and a word line sequentially stacked on the substrate (SUB). (WL0-WLn, DWL), one of the first string selection lines (SSL1-1, SSL1-2, SSL1-3) and the second string selection lines (SSL2-1, SSL2-2, SSL2-3) It can be.
  • Each of the gate electrodes EL1, EL2, and EL3 may extend in the first direction D1 and have substantially the same thickness in the third direction D3.
  • thickness refers to the thickness in the third direction (D3).
  • Each of the gate electrodes EL1, EL2, and EL3 may be formed of a conductive material.
  • each of the gate electrodes EL1, EL2, and EL3 is made of a doped semiconductor (e.g., doped silicon, etc.), a metal (e.g., W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), It may include at least one selected from Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (e.g., titanium nitride, tantalum nitride, etc.).
  • Each of the gate electrodes EL1, EL2, and EL3 may include at least one of all metal materials that can be formed by ALD in addition to the metal materials described.
  • the gate electrodes EL1, EL2, and EL3 include the first gate electrode EL1 at the bottom, the third gate electrode EL3 at the top, and the first gate electrode EL1 and the third gate electrode EL3. It may include a plurality of second gate electrodes EL2 therebetween.
  • the first gate electrode EL1 and the third gate electrode EL3 are each shown and described in singular form, but this is illustrative and not limited thereto, and the first gate electrode EL1 and the third gate electrode EL3 may be used as necessary. may be provided in plural.
  • the first gate electrode EL1 may correspond to one of the ground selection lines GSL0, GSL1, and GLS2 shown in FIG. 2.
  • the second gate electrode EL2 may correspond to one of the word lines WL0-WLn and DWL shown in FIG. 2.
  • the third gate electrode EL3 is connected to one of the first string selection lines SSL1-1, SSL1-2, and SSL1-3 or the second string selection lines SSL2-1 and SSL2-2 shown in FIG. 2. , SSL2-3) may apply.
  • an end of each of the stacked structures ST may have a stepwise structure along the first direction D1. More specifically, the length of the gate electrodes EL1, EL2, and EL3 of the stacked structures ST may decrease in the first direction D1 as the distance from the substrate SUB increases.
  • the third gate electrode EL3 may have the smallest length in the first direction D1 and the greatest distance from the substrate SUB in the third direction D3.
  • the first gate electrode EL1 may have the greatest length in the first direction D1 and the smallest distance from the substrate SUB in the third direction D3.
  • each of the stacked structures may decrease as it moves away from the outer-most one of the vertical channel structures (VS), which will be described later, and the gate electrodes (EL1, The side walls of EL2 and EL3) may be spaced apart at regular intervals along the first direction D1 from a plan view.
  • each of the interlayer dielectric layers may have different thicknesses.
  • the lowest and uppermost of the interlayer insulating layers (ILD) may have a smaller thickness than the other interlayer insulating layers (ILD).
  • the thickness of each interlayer dielectric layer (ILD) may have a different thickness depending on the characteristics of the semiconductor device, or may all be set to be the same.
  • the interlayer insulating films ILD may be formed of an insulating material to insulate the gate electrodes EL1, EL2, and EL3.
  • the interlayer insulating films (ILD) may be formed of silicon oxide.
  • a plurality of channel holes CH may be provided penetrating a portion of the stacked structures ST and the substrate SUB.
  • Vertical channel structures (VS) may be provided within the channel holes (CH).
  • the vertical channel structures VS are a plurality of cell strings CSTR shown in FIG. 2 and may be connected to the substrate SUB and extend in the third direction D3.
  • the connection of the vertical channel structures (VS) to the substrate (SUB) may be achieved by the lower surface of a portion of each of the vertical channel structures (VS) contacting the upper surface of the substrate (SUB), but is not limited or limited thereto. It may also be buried inside the substrate (SUB). When a portion of each of the vertical channel structures (VS) is buried inside the substrate (SUB), the lower surface of the vertical channel structures (VS) may be located at a lower level than the upper surface of the substrate (SUB).
  • a plurality of rows of vertical channel structures (VS) penetrating one of the stacked structures (ST) may be provided.
  • rows of three vertical channel structures (VS) may penetrate one of the stacked structures (ST).
  • two rows of vertical channel structures (VS) may pass through one of the stacked structures (ST), or four or more rows of vertical channel structures (VS) may pass through one of the stacked structures (ST).
  • ) can penetrate one of the In a pair of adjacent columns, the vertical channel structures (VS) corresponding to one column may be shifted in the first direction (D1) from the vertical channel structures (VS) corresponding to the other adjacent column.
  • D1 first direction
  • the vertical channel structures VS may be arranged in a zigzag shape along the first direction D1.
  • the vertical channel structures VS may be arranged side by side in rows and columns.
  • Each of the vertical channel structures VS may extend from the substrate SUB in the third direction D3.
  • each of the vertical channel structures (VS) is shown as having a pillar shape with the same width at the top and bottom, but it is not limited or limited thereto, and as it moves toward the third direction (D3), the first direction (D1) and the second direction (D2) may have a shape in which the width is increased.
  • the upper surface of each of the vertical channel structures (VS) may have a circular shape, an oval shape, a square shape, or a bar shape.
  • Each of the vertical channel structures may include a data storage pattern (DSP), a vertical channel pattern (VCP), a vertical semiconductor pattern (VSP), and a conductive pad (PAD).
  • the data storage pattern (DSP) may have a pipe shape with an open bottom or a macaroni shape
  • the vertical channel pattern (VCP) may have a pipe shape or a macaroni shape with a closed bottom. It can have a shape.
  • the vertical semiconductor pattern (VSP) can fill the space surrounded by the vertical channel pattern (VCP) and the conductive pad (PAD).
  • the data storage pattern (DSP) covers the inner wall of each of the channel holes (CH), surrounds the outer wall of the vertical channel pattern (VCP) on the inside, and the side walls of the gate electrodes (EL1, EL2, EL3) on the outside. can come into contact with Accordingly, the areas corresponding to the second gate electrodes EL2 in the data storage pattern DSP are the second gate electrodes together with the areas corresponding to the second gate electrodes EL2 in the vertical channel pattern VCP.
  • Memory cells in which a memory operation program operation, read operation, or erase operation
  • the memory cells correspond to memory cell transistors (MCT) shown in FIG. 2.
  • the data storage pattern DSP traps charges or holes by a voltage applied through the second gate electrodes EL2 or maintains the state of the charges (e.g., the polarization state of the charges) in the three-dimensional flash memory. It can act as a data storage.
  • an ONO (tunnel oxide (oxide)-charge storage layer (nitride)-blocking oxide) layer or a ferroelectric layer may be used as the data storage pattern (DSP).
  • Such a data storage pattern (DSP) may represent a binary data value or a multi-valued data value by changing the state of trapped charges or holes, or it can represent a binary data value or a multi-valued data value by changing the state of the charges.
  • a vertical channel pattern may cover the inner wall of the data storage pattern (DSP).
  • the vertical channel pattern (VCP) may include a first part (VCP1) and a second part (VCP2) on the first part (VCP1).
  • the first portion (VCP1) of the vertical channel pattern (VCP) may be provided below each of the channel holes (CH) and may be in contact with the substrate (SUB).
  • the first part (VCP1) of the vertical channel pattern (VCP) may be used to block, suppress, or minimize leakage current in each of the vertical channel structures (VS) and/or as an epitaxial pattern.
  • the thickness of the first portion (VCP1) of the vertical channel pattern (VCP) may be greater than the thickness of the first gate electrode (EL1).
  • a sidewall of the first portion (VCP1) of the vertical channel pattern (VCP) may be surrounded by a data storage pattern (DSP).
  • the top surface of the first portion (VCP1) of the vertical channel pattern (VCP) may be located at a higher level than the top surface of the first gate electrode (EL1). More specifically, the top surface of the first portion (VCP1) of the vertical channel pattern (VCP) may be located between the top surface of the first gate electrode (EL1) and the bottom surface of the lowest one of the second gate electrodes (EL2). The bottom surface of the first portion VCP1 of the vertical channel pattern VCP may be located at a lower level than the top surface of the substrate SUB (that is, the bottom surface of the lowest one of the interlayer insulating layers ILD). A portion of the first portion (VCP1) of the vertical channel pattern (VCP) may overlap the first gate electrode (EL1) in the horizontal direction.
  • the horizontal direction means any direction extending on a plane parallel to the first direction D1 and the second direction D2.
  • the second part (VCP2) of the vertical channel pattern (VCP) may extend from the top surface of the first part (VCP1) in the third direction (D3).
  • the second portion (VCP2) of the vertical channel pattern (VCP) may be provided between the data storage pattern (DSP) and the vertical semiconductor pattern (VSP) and may correspond to the second gate electrodes (EL2). Accordingly, the second part (VCP2) of the vertical channel pattern (VCP), together with the regions corresponding to the second gate electrodes (EL2) of the data storage pattern (DSP), as described above, may form memory cells. .
  • the top surface of the second portion (VCP2) of the vertical channel pattern (VCP) may be substantially coplanar with the top surface of the vertical semiconductor pattern (VSP).
  • the top surface of the second portion (VCP2) of the vertical channel pattern (VCP) may be located at a higher level than the top surface of the uppermost one of the second gate electrodes (EL2). More specifically, the top surface of the second portion (VCP2) of the vertical channel pattern (VCP) may be located between the top and bottom surfaces of the third gate electrode (EL3).
  • the vertical channel pattern (VCP) is a component that transfers charges or holes to the data storage pattern (DSP), and may be formed of single crystalline silicon or polysilicon to form a channel or be boosted by an applied voltage.
  • the vertical channel pattern (VCP) may be formed of an oxide semiconductor material that can block, suppress, or minimize leakage current.
  • the vertical channel pattern (VCP) may be formed of an oxide semiconductor material or a group 4 semiconductor material containing at least one of In, Zn, or Ga with excellent leakage current characteristics.
  • the vertical channel pattern (VCP) may be formed of, for example, a ZnOx-based material including AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • the vertical channel pattern (VCP) can block, suppress, or minimize leakage current to the gate electrodes (EL1, EL2, EL3) or the substrate (SUB), and at least one of the gate electrodes (EL1, EL2, EL3)
  • the characteristics of any one transistor for example, threshold voltage distribution and speed of program/read operations
  • the electrical characteristics of the 3D flash memory can be improved.
  • the vertical semiconductor pattern (VSP) may be surrounded by the second portion (VCP2) of the vertical channel pattern (VCP).
  • the upper surface of the vertical semiconductor pattern (VSP) may contact the conductive pad (PAD), and the lower surface of the vertical semiconductor pattern (VSP) may contact the first portion (VCP1) of the vertical channel pattern (VCP).
  • the vertical semiconductor pattern VSP may be spaced apart from the substrate SUB in the third direction D3. In other words, the vertical semiconductor pattern VSP may be electrically floating from the substrate SUB.
  • the vertical semiconductor pattern (VSP) may be formed of a material that helps diffusion of charges or holes in the vertical channel pattern (VCP). More specifically, the vertical semiconductor pattern (VSP) can be formed of a material with excellent charge and hole mobility.
  • the vertical semiconductor pattern (VSP) may be formed of a semiconductor material doped with impurities, an intrinsic semiconductor material that is not doped with an impurity, or a polycrystalline semiconductor material.
  • the vertical semiconductor pattern VSP may be formed of polysilicon doped with the same first conductivity type impurity (eg, P-type impurity) as the substrate SUB. In other words, the vertical semiconductor pattern (VSP) can improve the speed of memory operation by improving the electrical characteristics of 3D flash memory.
  • the vertical channel structures include an erase control transistor (ECT), first and second string select transistors (SST1, SST2), a ground select transistor (GST), and memory cell transistors (MCT). ) may correspond to the channels.
  • ECT erase control transistor
  • SST1, SST2 first and second string select transistors
  • GST ground select transistor
  • MCT memory cell transistors
  • a conductive pad (PAD) may be provided on the top surface of the second portion (VCP2) of the vertical channel pattern (VCP) and the top surface of the vertical semiconductor pattern (VSP).
  • the conductive pad (PAD) may be connected to the top of the vertical channel pattern (VCP) and the top of the vertical semiconductor pattern (VSP).
  • the sidewall of the conductive pad (PAD) may be surrounded by a data storage pattern (DSP).
  • the top surface of the conductive pad PAD may be substantially coplanar with the top surface of each of the stacked structures ST (that is, the top surface of the uppermost one of the interlayer dielectric layers ILD).
  • the lower surface of the conductive pad PAD may be located at a lower level than the upper surface of the third gate electrode EL3. More specifically, the lower surface of the conductive pad PAD may be positioned between the upper and lower surfaces of the third gate electrode EL3. That is, at least a portion of the conductive pad PAD may overlap the third gate electrode EL3 in the horizontal direction.
  • the conductive pad (PAD) may be formed of a semiconductor or conductive material doped with impurities.
  • the conductive pad (PAD) is doped with impurities (more precisely, impurities of a second conductivity type (e.g., N-type) different from the first conductivity type (e.g., P-type)) than the vertical semiconductor pattern (VSP). It can be formed from a semiconductor material.
  • the conductive pad can reduce contact resistance between the bit line (BL) and the vertical channel pattern (VCP) (or vertical semiconductor pattern (VSP)), which will be described later.
  • the vertical channel structures VS have been described as having a structure including a conductive pad (PAD), but they are not limited or limited thereto and may have a structure omitting the conductive pad (PAD).
  • the conductive pad (PAD) is omitted from the vertical channel structures (VS)
  • the upper surface of each of the vertical channel pattern (VCP) and the vertical semiconductor pattern (VSP) is the upper surface of each of the stacked structures (ST) (i.e.
  • Each of the vertical channel pattern (VCP) and the vertical semiconductor pattern (VSP) may be formed to extend in the third direction (D3) so as to be substantially coplanar with the top surface of the uppermost one of the interlayer insulating layers (ILD).
  • the bit line contact plug (BLPG) which will be described later, directly contacts the vertical channel pattern (VCP) instead of being indirectly electrically connected to the vertical channel pattern (VCP) through the conductive pad (PAD). Can be electrically connected.
  • the vertical channel structures VS include the vertical semiconductor pattern VSP, the present invention is not limited or limited thereto and the vertical semiconductor pattern VSP may be omitted.
  • the vertical channel pattern (VCP) has been described as having a structure including a first part (VCP1) and a second part (VCP2), it is not limited or limited thereto and may have a structure excluding the first part (VCP1). You can.
  • the vertical channel pattern (VCP) is provided between the vertical semiconductor pattern (VSP) and the data storage pattern (DSP) formed to extend to the substrate (SUB) and is formed to extend to the substrate (SUB) to contact the substrate (SUB). You can.
  • the bottom surface of the vertical channel pattern (VCP) may be located at a lower level than the top surface of the substrate (SUB) (the bottom surface of the lowest one of the interlayer dielectric layers (ILD)), and the top surface of the vertical channel pattern (VCP) may be located at a lower level than the top surface of the substrate (SUB). It can be substantially coplanar with the top surface of the pattern (VSP).
  • a separation trench TR extending in the first direction D1 may be provided between adjacent stacked structures ST.
  • the separation trench TR may separate and isolate each of the stacked structures ST to form one block.
  • the common source region (CSR) may be provided inside the substrate (SUB) exposed by the isolation trench (TR).
  • the common source region CSR may extend in the first direction D1 within the substrate SUB.
  • the common source region CSR may be formed of a semiconductor material doped with second conductivity type impurities (eg, N-type impurities).
  • the common source region (CSR) may correspond to the common source line (CSL) in FIG. 2.
  • a common source plug may be provided in the isolation trench (TR).
  • the common source plug (CSP) may be connected to the common source region (CSR).
  • the top surface of the common source plug (CSP) may be substantially coplanar with the top surface of each of the stacked structures (ST) (that is, the top surface of the uppermost one of the interlayer insulating layers (ILD)).
  • the common source plug (CSP) may have a plate shape extending in the first direction (D1) and the third direction (D3). At this time, the common source plug CSP may have a shape whose width in the second direction D2 increases as it moves toward the third direction D3.
  • Insulating spacers may be interposed between the common source plug (CSP) and the stacked structures (ST). Insulating spacers SP may be provided between adjacent stacked structures ST to face each other.
  • the insulating spacers SP may be formed of silicon oxide, silicon nitride, silicon oxynitride, or a low-k material with a low dielectric constant.
  • a capping insulating layer may be provided on the stacked structures (ST), the vertical channel structures (VS), and the common source plug (CSP).
  • the capping insulating layer (CAP) may cover the top surface of the uppermost one of the interlayer insulating layers (ILD), the top surface of the conductive pad (PAD), and the top surface of the common source plug (CSP).
  • the capping insulating film (CAP) may be formed of an insulating material different from the interlayer insulating films (ILD).
  • a bit line contact plug (BLPG) electrically connected to the conductive pad (PAD) may be provided inside the capping insulating film (CAP).
  • the bit line contact plug BLPG may have a shape whose width in the first direction D1 and the second direction D2 increases as it moves toward the third direction D3.
  • a bit line (BL) may be provided on the capping insulating film (CAP) and the bit line contact plug (BLPG).
  • the bit line BL corresponds to one of the plurality of bit lines BL0, BL1, and BL2 shown in FIG. 2 and may be formed to extend along the second direction D2 using a conductive material.
  • the conductive material constituting the bit line BL may be the same material as the conductive material forming each of the gate electrodes EL1, EL2, and EL3 described above.
  • the bit line BL may be electrically connected to the vertical channel structures VS through a bit line contact plug (BLPG).
  • BLPG bit line contact plug
  • the fact that the bit line (BL) is connected to the vertical channel structures (VS) may mean that it is connected to the vertical channel pattern (VCP) included in the vertical channel structures (VS).
  • a three-dimensional flash memory with this structure includes a voltage applied to each of the cell strings (CSTR), a voltage applied to the string selection line (SSL), a voltage applied to each of the word lines (WL0-WLn), and a ground selection line.
  • CSTR cell strings
  • SSL string selection line
  • WL0-WLn word lines
  • GSL common source line
  • the 3D flash memory includes a voltage applied to each of the cell strings (CSTR), a voltage applied to the string select line (SSL), a voltage applied to each of the word lines (WL0-WLn), and a ground select line (GSL).
  • VCP vertical channel pattern
  • DSP data storage pattern
  • the three-dimensional flash memory is not limited or limited to the described structure, and may include a vertical channel pattern (VCP), a data storage pattern (DSP), and gate electrodes (EL1, EL2, and EL3) depending on the implementation example. , it can be implemented in various structures provided that it includes a bit line (BL) and a common source line (CSL).
  • VCP vertical channel pattern
  • DSP data storage pattern
  • EL1, EL2, and EL3 gate electrodes
  • EL1, EL2, and EL3 gate electrodes
  • a 3D flash memory may be implemented with a structure that includes a back gate (BG) instead of a vertical semiconductor pattern (VSP) contacting the inner wall of the vertical channel pattern (VCP).
  • the back gate (BG) is at least partially surrounded by the vertical channel pattern (VCP) to apply a voltage for a memory operation to the vertical channel pattern (VCP) in a vertical direction (e.g., in the third direction (D3)).
  • Doped semiconductors (ex, doped silicon, etc.), metals (ex, W (tungsten), Cu (copper), Al (aluminium), Ti (titanium), Ta (tantalum), Mo (molybdenum), Ru ( It may be formed by extending a conductive material containing at least one selected from (ruthenium), Au (gold), etc.) or conductive metal nitride (ex, titanium nitride, tantalum nitride, etc.).
  • each of the stacked structures may include an upper stack structure (USS) and a lower stack structure (LSS).
  • the lower stack structure (LSS) is disposed on the substrate (SUB) and may include gate electrodes (part of EL1 and EL2) and interlayer insulating layers (ILD) alternately stacked in the vertical direction.
  • the upper stack structure (USS) is stacked on the lower stack structure (LSS) and may include gate electrodes (part of EL2, EL3) and an interlayer insulating layer (ILD) alternately stacked in the vertical direction.
  • the etch profile of the vertical channel structures (VS) included in the lower stack structure (LSS) and the vertical channel structures (VS) included in the upper stack structure (USS) Because the etch profile of the channel structures (VS) is not maintained uniformly, the vertical channel structures (VS) included in the lower stack structure (LSS) and the vertical channel structures (VS) included in the upper stack structure (USS) ) may not be connected to each other. This may cause problems with memory reliability and performance deterioration.
  • VCP vertical channel patterns
  • LSS lower stack structure
  • VCP vertical channel patterns
  • USS upper stack structure
  • each of the stacked structures (ST) of the three-dimensional flash memory is disposed between the stack structures (USS, LSS), and has vertical channel structures ( A capping layer (CL) may be included to connect the vertical channel structures (VS) of each of the stack structures (USS, LSS) to each other so that the etch profile of the VS (VS) is maintained uniformly.
  • a capping layer (CL) may be included to connect the vertical channel structures (VS) of each of the stack structures (USS, LSS) to each other so that the etch profile of the VS (VS) is maintained uniformly.
  • This capping layer (CL) is a capping film (not shown) having a size smaller than the size of each of the channel holes (CH) of the stack structures (USS, LSS) on a plane, and is removed during the etching process of the channel holes (CH).
  • the 3D flash memory includes a capping layer (CL) to maintain the etch profile of the vertical channel structures (VS) of each of the stack structures (USS, LSS) uniformly and to maintain the vertical channel structures (VS). By connecting them together, the problem of memory reliability and performance deterioration can be solved.
  • CL capping layer
  • the three-dimensional flash memory has been described as including two stack structures, such as an upper stack structure (USS) and a lower stack structure (LSS), but the number of stack structures stacked in the stack stacking process is adjusted to form three or more stacks. Structures (eg, top stack structures (USS), middle stack structures (MSS), and bottom stack structures (LSS)).
  • a capping layer (CL) may be disposed between the stack structures to connect the vertical channel structures (VS) of each of the stack structures. Since three or more stack structures are stacked, a plurality of capping layers (CL) are also provided. It can be.
  • the plurality of capping layers CL may be spaced apart in the third direction D3 and may be disposed at a connection portion of the stack structures.
  • FIG. 5 is a flow chart showing a method of manufacturing a 3D flash memory according to an embodiment in which the gate first method is applied to manufacture the 3D flash memory shown in FIGS. 2 and 3, and FIGS. 6A to 6J are shown in FIG. 5.
  • This is a cross-sectional view showing the structure of a 3D flash memory to explain the manufacturing method of the 3D flash memory.
  • a method of manufacturing a 3D flash memory according to an embodiment is for manufacturing a 3D flash memory of the structure described with reference to FIGS. 2 to 4 by applying the gate first method, using an automated and mechanized manufacturing system. It is assumed that it is carried out.
  • the manufacturing method is a three-dimensional flash memory with a structure including interlayer dielectric layers (ILD), word lines (WL0-WLn), vertical channel structures (VS), and capping layer (CL). It is described as manufacturing. Since the constituent materials constituting each component of the 3D flash memory have been described with reference to FIGS. 2 to 4, detailed description thereof will be omitted.
  • ILD interlayer dielectric layers
  • WL0-WLn word lines
  • VS vertical channel structures
  • CL capping layer
  • the manufacturing system includes interlayer insulating films (ILD) that extend in the horizontal direction and are alternately stacked in the vertical direction (e.g., in the third direction D3), as shown in FIG. 6A. ) and stack structures (USS, MSS, LSS) each including gate electrodes EL1-3 can be prepared.
  • ILD interlayer insulating films
  • USS, MSS, LSS stack structures
  • step S520 the manufacturing system forms channel holes CH and a capping film C in at least one of the stack structures USS, MSS, and LSS, as shown in FIGS. 6B to 6G.
  • a capping layer (CL) containing a capping layer (CL) may be formed.
  • the manufacturing system forms channel holes (CH) in at least one stack structure (LSS) as shown in FIG. 6B, and fills the channel holes (CH) with a filling film (F) as shown in FIG. 6C.
  • the capping layer (CL) is formed as shown in FIG. 6E. ) by etching a partial region 610 of the capping layer (CL) and removing the filling film (F) through the space 620 in which the partial region 610 of the capping layer (CL) was etched, as shown in FIG. 6F.
  • the capping film C may be formed in the space 620 where the partial area 610 of the capping layer CL is etched.
  • the capping layer (CL) to be etched 610 has a size smaller than the plane size of each of the channel holes (CH) included in at least one stack structure (LSS)
  • the capping film (C) formed in the space 620 where the partial region 610 is etched may also have a size smaller than the planar size of each of the channel holes (CH) included in at least one stack structure (LSS). there is. That is, as shown in FIG.
  • forming the capping film (C) in the space 620 where the partial region 610 of the capping layer (CL) is etched means that the capping film (C) includes at least one stack structure ( This may mean forming the capping film (C) to have a size smaller than the planar size of each of the channel holes (CH) included in the LSS).
  • the capping film (C) is formed in the capping layer (CL) with a size smaller than the plane size of each of the channel holes (CH) included in at least one stack structure (LSS), thereby reducing the size of the capping film (C) in the remaining stack structure (USS).
  • the channel holes (CH) are removed during the etching process, and the channel holes (CH) of the remaining stack structure (USS) can be connected to the channel holes (CH) of at least one stack structure (LSS).
  • the process of etching the partial region 610 of the capping layer CL may be performed so that the profile of the space 620 where the partial region 610 of the capping layer CL is etched may vary.
  • the manufacturing system may etch some areas of the capping layer (CL) so that the space 620, where some areas 610 of the capping layer (CL) are etched, has a uniform profile along the vertical direction.
  • An etching process for (610) can be performed.
  • the manufacturing system may be configured to form a capping layer (CL) so that the space 620 in which some regions 610 of the capping layer (CL) are etched has a negative profile or a positive profile along the vertical direction. ), an etching process may be performed on some of the regions 610.
  • the filling film F formed in the channel holes CH is a cap having a size smaller than the planar size of each of the channel holes CH included in at least one stack structure LSS.
  • the partial area 610 of the ping layer CL may be made of a material that can be removed through the space 620 in which the partial area 610 has been removed.
  • the manufacturing system may perform the described step (S520) for at least one stack structure (MSS).
  • step S520 for two stack structures (LSS, MSS)
  • step S520 can be performed on all the remaining stack structures except for one remaining stack structure.
  • the manufacturing system may stack the remaining stack structures (USS) on top of at least one stack structure (LSS, MSS), as shown in FIG. 6H.
  • the manufacturing system flattens the upper surface of the capping layer (CL) of each of the at least one stack structure (LSS, MSS) before step S530, thereby forming the at least one stack structure (LSS, MSS, Other stack structures can be smoothly stacked on top of the MSS).
  • step S540 the manufacturing system forms channel holes (CH) in the remaining stack structure (USS) and simultaneously removes the capping film (C) of at least one stack structure (LSS, MSS), as shown in FIG. 6I. can do. More specifically, the manufacturing system forms channel holes (CH) by etching the remaining stack structures (USS) and simultaneously etches the capping film (C) of at least one stack structure (LSS, MSS), thereby forming the remaining stack structures ( The channel holes (CH) of the USS and the channel holes (CH) of at least one stack structure (LSS, MSS) may be connected to each other.
  • a capping film (C) having a size smaller than the plane size of each of the channel holes (CH) of at least one stack structure (LSS, MSS) is removed and the channel holes (CH) of the remaining stack structures (USS) and the channel holes (CH) of at least one stack structure (LSS, MSS) are connected to each other, so that the channels of at least one stack structure (LSS, MSS)
  • the etch profile of the holes CH and the etch profile of the channel holes CH of the remaining stack structure USS may be maintained uniformly.
  • step S550 the manufacturing system processes at least one stack structure (LSS, MSS) and the remaining stack structure (USS) into the channel holes (CH) of the stacked semiconductor structure (SEMI-STR), as shown in FIG. 6J.
  • Each may form vertical channel structures (VS).
  • step S550 includes a first step of forming a data storage pattern (DSP) on the inner wall of the channel holes (CH) and a first step of forming a vertical channel pattern (VCP) on the inner wall of the data storage pattern (DSP). It may include two steps (if a vertical semiconductor pattern (VSP) is included, a vertical channel pattern (VCP) is also formed along with the vertical semiconductor pattern (VSP).
  • DSP data storage pattern
  • VCP vertical channel pattern
  • FIG. 7 is a flow chart showing a method of manufacturing a three-dimensional flash memory according to an embodiment in which a word line replacement method is applied to manufacture the three-dimensional flash memory shown in FIGS. 2 and 3, and FIGS. 8A to 8L are FIG.
  • This is a cross-sectional view showing the structure of a 3D flash memory to explain the manufacturing method of the 3D flash memory shown in Figure 7.
  • a method for manufacturing a 3D flash memory is for manufacturing a 3D flash memory with the structure described with reference to FIGS. 2 to 4 by applying a word line replacement method, and involves automated and mechanized manufacturing. It is assumed that it is performed by the system.
  • the manufacturing method is a three-dimensional flash memory with a structure including interlayer dielectric layers (ILD), word lines (WL0-WLn), vertical channel structures (VS), and capping layer (CL). It is described as manufacturing. Since the constituent materials constituting each component of the 3D flash memory have been described with reference to FIGS. 2 to 4, detailed description thereof will be omitted.
  • ILD interlayer dielectric layers
  • WL0-WLn word lines
  • VS vertical channel structures
  • CL capping layer
  • the manufacturing system includes interlayer insulating films (ILD) that extend in the horizontal direction and are alternately stacked in the vertical direction (e.g., in the third direction D3), as shown in FIG. 8A. ) and stack structures (USS, MSS, LSS) each including sacrificial layers (SAC) can be prepared.
  • ILD interlayer insulating films
  • USS, MSS, LSS stack structures
  • SAC sacrificial layers
  • step S720 the manufacturing system forms channel holes CH and a capping film C in at least one of the stack structures USS, MSS, and LSS, as shown in FIGS. 8B to 8G.
  • a capping layer (CL) containing a capping layer (CL) may be formed.
  • the manufacturing system forms channel holes (CH) in at least one stack structure (LSS) as shown in FIG. 8B, and fills the channel holes (CH) with a filling film (F) as shown in FIG. 8C.
  • the capping layer (CL) is formed as shown in FIG. 8E. ) by etching a partial region 810 of the capping layer (CL) and removing the filling film (F) through the space 820 in which the partial region 810 of the capping layer (CL) was etched, as shown in Figure 8f.
  • a capping film C may be formed in the space 820 where a partial region 810 of the capping layer CL is etched.
  • the capping layer CL since the partial area 810 of the capping layer CL to be etched has a size smaller than the plane size of each of the channel holes CH included in at least one stack structure LSS, the capping layer CL The capping film C formed in the space 820 where the partial region 810 is etched may also have a size smaller than the planar size of each of the channel holes CH included in at least one stack structure LSS. there is. That is, as shown in FIG.
  • forming the capping film (C) in the space 820 where the partial region 810 of the capping layer (CL) is etched means that the capping film (C) includes at least one stack structure ( This may mean forming the capping film (C) to have a size smaller than the planar size of each of the channel holes (CH) included in the LSS).
  • the capping film (C) is formed in the capping layer (CL) with a size smaller than the plane size of each of the channel holes (CH) included in at least one stack structure (LSS), thereby reducing the size of the capping film (C) in the remaining stack structure (USS).
  • the channel holes (CH) are removed during the etching process, and the channel holes (CH) of the remaining stack structure (USS) can be connected to the channel holes (CH) of at least one stack structure (LSS).
  • the process of etching the partial region 810 of the capping layer CL may be performed so that the profile of the space 820 where the partial region 810 of the capping layer CL is etched may vary.
  • the manufacturing system may etch some areas of the capping layer (CL) so that the space 820, where some areas 810 of the capping layer (CL) are etched, has a uniform profile along the vertical direction.
  • An etching process for (810) can be performed.
  • the manufacturing system may be configured to form a capping layer (CL) so that the space 820 in which some regions 810 of the capping layer (CL) are etched has a negative profile or a positive profile along the vertical direction. ), an etching process may be performed on some of the regions 810.
  • the filling film F formed in the channel holes CH is a cap having a size smaller than the planar size of each of the channel holes CH included in at least one stack structure LSS.
  • the partial area 810 of the ping layer CL may be made of a material that can be removed through the space 820 in which the partial area 810 has been removed.
  • the manufacturing system may perform the described step (S720) for at least one stack structure (MSS).
  • step S720 for two stack structures (LSS, MSS)
  • step S720 can be performed on all the remaining stack structures except for one remaining stack structure.
  • the manufacturing system may stack the remaining stack structures (USS) on top of at least one stack structure (LSS, MSS), as shown in FIG. 8H.
  • the manufacturing system flattens the upper surface of the capping layer (CL) of each of the at least one stack structure (LSS, MSS) before step S730, thereby forming the at least one stack structure (LSS, MSS).
  • Other stack structures can be smoothly stacked on top of the MSS).
  • step S740 the manufacturing system forms channel holes (CH) in the remaining stack structure (USS) and simultaneously removes the capping film (C) of at least one stack structure (LSS, MSS), as shown in FIG. 8I. can do. More specifically, the manufacturing system forms channel holes (CH) by etching the remaining stack structures (USS) and simultaneously etches the capping film (C) of at least one stack structure (LSS, MSS), thereby forming the remaining stack structures ( The channel holes (CH) of the USS and the channel holes (CH) of at least one stack structure (LSS, MSS) may be connected to each other.
  • a capping film (C) having a size smaller than the plane size of each of the channel holes (CH) of at least one stack structure (LSS, MSS) is removed and the channel holes (CH) of the remaining stack structures (USS) and the channel holes (CH) of at least one stack structure (LSS, MSS) are connected to each other, so that the channels of at least one stack structure (LSS, MSS)
  • the etch profile of the holes CH and the etch profile of the channel holes CH of the remaining stack structure USS may be maintained uniformly.
  • step S750 the manufacturing system forms sacrificial layers (SAC) in the semiconductor structure (SEMI-STR) in which at least one stack structure (LSS, MSS) and the remaining stack structure (USS) are stacked, as shown in FIG. 8J. can be removed.
  • SAC sacrificial layers
  • SEMI-STR semiconductor structure
  • channel holes (CH) of the semiconductor structure (SEMI-STR) may be used as a passage through which the sacrificial layer (SAC) is removed, but are not limited or limited thereto and separate channels formed in the semiconductor structure (SEMI-STR) may be used.
  • a trench (not shown) may be used.
  • step S760 the manufacturing system may form gate electrodes EL1-3 in the spaces 830 from which the sacrificial layers SAC were removed, as shown in FIG. 8K.
  • step S770 the manufacturing system may form vertical channel structures VS in each of the channel holes CH of the semiconductor structure SEMI-STR, as shown in FIG. 8L.
  • step S770 includes a first step of forming a data storage pattern (DSP) on the inner wall of the channel holes (CH) and a first step of forming a vertical channel pattern (VCP) on the inner wall of the data storage pattern (DSP). It may include two steps (if a vertical semiconductor pattern (VSP) is included, a vertical semiconductor pattern (VSP) is also formed along with a vertical channel pattern (VCP).
  • DSP data storage pattern
  • VCP vertical channel pattern

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

스택 공정 기반의 3차원 플래시 메모리의 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 게이트 전극들을 각각 포함하는 스택 구조체들을 준비하는 단계; 상기 스택 구조체들 중 적어도 하나의 스택 구조체에 채널 홀들 및 캡핑막을 포함하는 캡핑층을 형성하는 단계; 상기 적어도 하나의 스택 구조체의 상부에 나머지 스택 구조체를 적층하는 단계; 상기 나머지 스택 구조체에 채널 홀들을 형성하는 동시에 상기 적어도 하나의 스택 구조체의 상기 캡핑막을 제거하는 단계; 및 상기 적어도 하나의 스택 구조체 및 상기 나머지 스택 구조체가 적층된 반도체 구조체의 채널 홀들에 각각 수직 채널 구조체들을 형성하는 단계를 포함할 수 있다.

Description

스택 공정 기반의 3차원 플래시 메모리의 제조 방법
아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 기술로, 보다 상세하게는, 스택 공정 기반의 제조 기술에 대한 것이다.
플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어하여 전기적으로 프로그램 및 소거가 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.
이러한 플래시 메모리 소자에서는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 집적도를 증가시키는 것이 요구된 바, 메모리 셀 트랜지스터들이 수직 방향으로 배열되어 셀 스트링을 구성하는 3차원 구조가 제안되었다.
이와 같은 3차원 구조의 플래시 메모리를 제조하기 위해서는, 스택 구조체들을 수직 방향을 따라 적층하는 스택 공정이 이용된다.
일례로, 기존의 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도 1a 내지 1e를 참조하면, 제조 시스템은 도 1a에 도시된 바와 같이 제1 스택 구조체(SS1)에 채널 홀(CH)을 형성하고 도 1b에 도시된 바와 같이 채널 홀(CH) 내에 필링막(F)을 생성하며, 도 1c에 도시된 바와 같이 제1 스택 구조체(SS1)의 상부에 필링막(F)을 포함하는 제2 스택 구조체(SS2)을 적층하고 도 1d에 도시된 바와 같이 제2 스택 구조체(SS2)의 상부에 제3 스택 구조체(SS3)를 적층하며 제3 스택 구조체(SS3)에 채널 홀(CH)을 형성한 뒤, 도 1e에 도시된 바와 같이 제3 스택 구조체(SS3)의 채널 홀(CH)을 통해 제1 스택 구조체(SS1)의 필링막(F)과 제2 스택 구조체(SS2)의 필링막(F)을 제거함으로써, 스택 구조체들(SS1, SS2, SS3)이 적층된 반도체 구조체(SEMI-STR)에 채널 홀(CH)의 형성을 완료할 수 있다. 이에, 별도의 도면으로 도시되지는 않았으나, 제조 시스템은 반도체 구조체(SEMI-STSR)의 채널 홀(CH) 내에 수직 채널 구조체(VS)를 형성함으로써, 3차원 플래시 메모리를 제조할 수 있다.
그러나 수직 방향을 따라 적층되는 스택 구조체들(SSs)의 개수가 늘어날 경우, 상부에 위치하는 스택 구조체의 채널 홀(CH)을 통해 하부에 위치하는 스택 구조체들 각각의 필링막(F)을 일괄적으로 제거하는 공정의 난이도가 높아지는 단점이 발생된다.
따라서, 기존의 3차원 플래시 메모리의 제조 방법이 갖는 단점을 해결하기 위한 기술이 제안될 필요가 있다.
일 실시예들은 상부에 위치하는 스택 구조체의 채널 홀(CH)을 통해 하부에 위치하는 스택 구조체들 각각의 필링막(F)을 일괄적으로 제거하는 공정의 난이도가 높아지는 단점을 해결하고자, 채널 홀의 평면 상 크기보다 작은 크기로 형성되는 캡핑막을 포함하는 캡핑층을 이용하는 제조 방법을 제안한다.
또한, 일 실시예들은 채널 홀의 평면 상 크기보다 작은 크기로 형성되는 캡핑막을 포함하는 캡핑층을 이용함으로써, 스택 구조체들 각각의 수직 채널 구조체들의 식각 프로파일(Profile)을 균일하게 유지되도록 스택 구조체들 각각의 수직 채널 구조체들을 서로 연결시키는 제조 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 게이트 전극들을 각각 포함하는 스택 구조체들을 준비하는 단계; 상기 스택 구조체들 중 적어도 하나의 스택 구조체에 채널 홀들 및 캡핑막을 포함하는 캡핑층을 형성하는 단계; 상기 적어도 하나의 스택 구조체의 상부에 나머지 스택 구조체를 적층하는 단계; 상기 나머지 스택 구조체에 채널 홀들을 형성하는 동시에 상기 적어도 하나의 스택 구조체의 상기 캡핑막을 제거하는 단계; 및 상기 적어도 하나의 스택 구조체 및 상기 나머지 스택 구조체가 적층된 반도체 구조체의 채널 홀들에 각각 수직 채널 구조체들을 형성하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 캡핑막은, 상기 채널 홀들 각각의 평면 상 크기보다 작은 크기로 상기 캡핑층에 형성되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 적어도 하나의 스택 구조체에 채널 홀들 및 캡핑막을 포함하는 캡핑층을 형성하는 단계는, 상기 적어도 하나의 스택 구조체에 상기 채널 홀들을 형성하는 단계; 상기 채널 홀들에 필링막을 형성하는 단계; 상기 필링막이 형성된 상기 적어도 하나의 스택 구조체의 상부에 캡핑층을 형성하는 단계; 상기 캡핑층 중 일부 영역-상기 일부 영역은 상기 채널 홀들 각각의 평면 상 크기보다 작은 크기를 가짐-을 식각하는 단계; 상기 캡핑층의 일부 영역이 식각된 공간을 통해 상기 필링막을 제거하는 단계; 및 상기 캡핑막이 상기 채널 홀들 각각의 평면 상 크기보다 작은 크기를 갖도록 상기 캡핑층의 일부 영역이 식각된 공간에 캡핑막을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 캡핑층 중 일부 영역을 식각하는 단계는, 상기 캡핑층의 일부 영역이 식각된 공간이 네거티브 프로파일(Negative profile), 포지티브 프로파일(Positive profile) 또는 균일한 프로파일을 갖도록 상기 일부 영역을 식각하는 단계인 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 필링막을 형성하는 단계는, 상기 채널 홀들 각각의 평면 상 크기보다 작은 크기를 갖는 상기 캡핑층의 일부 영역이 식각된 공간을 통해 제거 가능한 물질로 상기 필링막을 형성하는 단계인 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 희생층들을 각각 포함하는 스택 구조체들을 준비하는 단계; 상기 스택 구조체들 중 적어도 하나의 스택 구조체에 채널 홀들 및 캡핑막을 포함하는 캡핑층을 형성하는 단계; 상기 적어도 하나의 스택 구조체의 상부에 나머지 스택 구조체를 적층하는 단계; 상기 나머지 스택 구조체에 채널 홀들을 형성하는 동시에 상기 적어도 하나의 스택 구조체의 상기 캡핑막을 제거하는 단계; 상기 적어도 하나의 스택 구조체 및 상기 나머지 스택 구조체가 적층된 반도체 구조체에서 상기 희생층들을 제거하는 단계; 상기 희생층들이 제거된 공간들에 게이트 전극들을 형성하는 단계; 및 상기 반도체 구조체의 채널 홀들에 각각 수직 채널 구조체들을 형성하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 캡핑막은, 상기 채널 홀들 각각의 평면 상 크기보다 작은 크기로 상기 캡핑층에 형성되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 적어도 하나의 스택 구조체에 채널 홀들 및 캡핑막을 포함하는 캡핑층을 형성하는 단계는, 상기 적어도 하나의 스택 구조체에 상기 채널 홀들을 형성하는 단계; 상기 채널 홀들에 필링막을 형성하는 단계; 상기 필링막이 형성된 상기 적어도 하나의 스택 구조체의 상부에 캡핑층을 형성하는 단계; 상기 캡핑층 중 일부 영역-상기 일부 영역은 상기 채널 홀들 각각의 평면 상 크기보다 작은 크기를 가짐-을 식각하는 단계; 상기 캡핑층의 일부 영역이 식각된 공간을 통해 상기 필링막을 제거하는 단계; 및 상기 캡핑막이 상기 채널 홀들 각각의 평면 상 크기보다 작은 크기를 갖도록 상기 캡핑층의 일부 영역이 식각된 공간에 캡핑막을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 캡핑층 중 일부 영역을 식각하는 단계는, 상기 캡핑층의 일부 영역이 식각된 공간이 네거티브 프로파일(Negative profile), 포지티브 프로파일(Positive profile) 또는 균일한 프로파일을 갖도록 상기 일부 영역을 식각하는 단계인 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 필링막을 형성하는 단계는, 상기 채널 홀들 각각의 평면 상 크기보다 작은 크기를 갖는 상기 캡핑층의 일부 영역이 식각된 공간을 통해 제거 가능한 물질로 상기 필링막을 형성하는 단계인 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 게이트 전극들과, 상기 층간 절연막들 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들을 각각 포함하는 스택 구조체들-상기 스택 구조체들은 상기 수직 방향으로 적층됨-; 및 상기 스택 구조체들의 사이에 배치된 채, 상기 스택 구조체들 각각의 수직 채널 구조체들의 식각 프로파일(Profile)이 균일하게 유지되도록 상기 스택 구조체들 각각의 수직 채널 구조체들을 서로 연결시키는 캡핑층을 포함할 수 있다.
일 측면에 따르면, 상기 캡핑층은, 상기 스택 구조체들 각각에 포함되는 채널 홀들 각각이 평면 상 갖는 크기보다 작은 크기를 갖는 캡핑막을 포함한 채, 상기 캡핑막이 상기 채널 홀들의 식각 과정에서 제거되어 상기 채널 홀들을 서로 연결시킴으로써, 상기 수직 채널 구조체들의 식각 프로파일을 균일하게 유지하며 상기 수직 채널 구조체들을 서로 연결시키는 것을 특징으로 할 수 있다.
일 실시예들은 채널 홀의 평면 상 크기보다 작은 크기로 형성되는 캡핑막을 포함하는 캡핑층을 이용하는 제조 방법을 제안함으로써, 하부에 위치하는 스택 구조체들 각각의 필링막(F)을 일괄적으로 제거하는 공정을 생략하는 기술적 효과를 달성할 수 있다.
또한, 일 실시예들은 채널 홀의 평면 상 크기보다 작은 크기로 형성되는 캡핑막을 포함하는 캡핑층을 이용함으로써, 스택 구조체들 각각의 수직 채널 구조체들의 식각 프로파일(Profile)을 균일하게 유지되도록 스택 구조체들 각각의 수직 채널 구조체들을 서로 연결시키는 제조 방법을 제안할 수 있다.
따라서, 일 실시예들을 통해서는, 스택 구조체들 각각의 수직 채널 구조체들을 서로 연결됨에 따라, 3차원 플래시 메모리의 신뢰성 및 성능이 향상되는 기술적 효과가 기대될 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1a 내지 1e는 기존의 3차원 플래시 메모리의 제조 방법을 설명하기 위해 기존의 3차원 플래시 메모리의 구조를 도시한 단면도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 4는 도 3에 도시된 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 3을 A-A'선으로 자른 단면에 해당된다.
도 5는 도 2 내지 3에 도시된 3차원 플래시 메모리를 제조하고자 게이트 퍼스트 방식을 적용한 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이다.
도 6a 내지 6j는 도 5에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 단면도이다.
도 7은 도 2 내지 3에 도시된 3차원 플래시 메모리를 제조하고자 워드 라인 리플레이스먼트 방식을 적용한 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이다.
도 8a 내지 8l은 도 7에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 도면들을 참조하여 실시예들에 따른 3차원 플래시 메모리 및 이의 제조 방법에 대하여 상세히 설명한다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 2를 참조하면, 일 실시예에 따른 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 복수의 비트 라인들(BL0, BL1, BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0, BL1, BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0, BL1, BL2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3) 각각은 서로 직교하며 X, Y, Z축으로 정의되는 직각 좌표계를 형성할 수 있다.
비트 라인들(BL0, BL1, BL2) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 비트 라인들(BL0, BL1, BL2)과 하나의 공통 소스 라인(CSL) 사이에 제공된 채 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이 때, 공통 소스 라인(CSL)은 복수 개로 제공될 수 있으며, 복수의 공통 소스 라인들(CSL)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 복수의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으나, 이에 제한되거나 한정되지 않고 복수의 공통 소스 라인들(CSL) 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수도 있다.
셀 스트링들(CSTR)은 제3 방향(D3)으로 연장 형성된 채 비트 라인별로 제2 방향(D2)을 따라 서로 이격되며 배열될 수 있다. 실시예에 따르면, 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0, BL1, BL2)에 접속하며 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2), 접지 선택 트랜지스터(GST)와 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 사이에 배치된 채 직렬 연결된 메모리 셀 트랜지스터들(MCT) 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(Data storage element)를 포함할 수 있다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인들(BL0, BL1, BL2) 중 하나에 접속될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 즉, 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에서 제3 방향(D3)을 따라 배치된 채 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수의 워드 라인들(WL0-WLn)에 의해 각각 제어될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0, GSL1, GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 그러나 이에 제한되거나 한정되지 않고, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격되며 2차원적으로 배열될 수 있다. 공통 소스라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인들(BL0, BL1, BL2) 및/또는 공통 소스 라인들(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터들(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.
이상 설명된 스트링 선택 라인(SSL)은 상부 선택 라인(USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인으로 표현될 수도 있다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이고, 도 4는 도 3에 도시된 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 3을 A-A'선으로 자른 단면에 해당된다.
도 3 내지 도 4를 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.
다시 도 2를 참조하면, 각각의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 도 2에 도시된 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 도 2에 도시된 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 도 2에 도시된 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 도 2에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 기판(SUB) 내부에 매립되어 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 3개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통하거나, 4개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
수직 채널 구조체들(VS) 각각은 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 수직 반도체 패턴(VSP) 및 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP) 및 도전 패드(PAD)로 둘러싸인 공간을 채울 수 있다.
데이터 저장 패턴(DSP)은 채널 홀들(CH) 각각의 내측벽을 덮은 채, 내측으로는 수직 채널 패턴(VCP)의 외측벽을 둘러싸며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다. 이에, 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들은 수직 채널 패턴(VCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 도 2에 도시된 메모리 셀 트랜지스터들(MCT)에 해당된다. 즉, 데이터 저장 패턴(DSP)은 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지함으로써 3차원 플래시 메모리에서 데이터 저장소의 역할을 할 수 있다. 예를 들어, 데이터 저장 패턴(DSP)으로는 ONO(터널 산화막(Oxide)-전하 저장막(Nitride)-블로킹 산화막(Oxide))층 또는 강유전체층이 사용될 수 있다. 이와 같은 데이터 저장 패턴(DSP)은 트랩된 전하 또는 홀의 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타내거나, 전하들의 상태 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)의 내측벽을 덮을 수 있다. 수직 채널 패턴(VCP)은 제1 부분(VCP1) 및 제1 부분(VCP1) 상의 제2 부분(VCP2)을 포함할 수 있다.
수직 채널 패턴(VCP)의 제1 부분(VCP1)은 채널 홀들(CH) 각각의 하부에 제공될 수 있고, 기판(SUB)과 접촉할 수 있다. 이러한 수직 채널 패턴(VCP)의 제1 부분(VCP1)은 수직 채널 구조체들(VS) 각각에서의 누설 전류를 차단, 억제 또는 최소화하는 용도 및/또는 에피택시얼 패턴의 용도로 사용될 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 두께는, 예를 들어, 제1 게이트 전극(EL1)의 두께보다 클 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면과 제2 게이트 전극들(EL2) 중 최하부의 것의 하면 사이에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 하면은 기판(SUB)의 최상면(즉, 층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 일부는 제1 게이트 전극(EL1)과 수평 방향으로 중첩될 수 있다. 이하에서, 수평 방향은 제1 방향(D1) 및 제2 방향(D2)과 나란한 평면 상에서 연장되는 임의의 방향을 의미한다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)은 제1 부분(VCP1)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 데이터 저장 패턴(DSP)과 수직 반도체 패턴(VSP) 사이에 제공될 수 있으며, 제2 게이트 전극들(EL2)에 대응될 수 있다. 이에, 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 전술된 바와 같이 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 메모리 셀들을 구성할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)으로 전하 또는 홀을 전달하는 구성요소로서, 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)의 제2 부분(VCP2)으로 둘러싸일 수 있다. 수직 반도체 패턴(VSP)의 상면은 도전 패드(PAD)와 접촉할 수 있고, 수직 반도체 패턴(VSP)의 하면은 수직 채널 패턴(VCP)의 제1 부분(VCP1)과 접촉할 수 있다. 수직 반도체 패턴(VSP)은 기판(SUB)과 제3 방향(D3)으로 이격될 수 있다. 다시 말하면, 수직 반도체 패턴(VSP)은 기판(SUB)으로부터 전기적으로 플로팅될 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 반도체 패턴(VSP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 반도체 패턴(VSP)은 기판(SUB)과 동일한 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 반도체 패턴(VSP)은 3차원 플래시 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.
다시 도 2를 참조하면, 수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면 및 수직 반도체 패턴(VSP)의 상면 상에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널 패턴(VCP)의 상부 및 수직 반도체 패턴(VSP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.
도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 수직 반도체 패턴(VSP)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P형)과 다른 제2 도전형(예컨대, N형)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
도전 패드(PAD)는 후술하는 비트 라인(BL)과 수직 채널 패턴(VCP)(또는 수직 반도체 패턴(VSP)) 사이의 접촉 저항을 줄일 수 있다.
이상, 수직 채널 구조체들(VS)이 도전 패드(PAD)를 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도전 패드(PAD)를 생략한 구조를 가질 수도 있다. 이러한 경우, 수직 채널 구조체들(VS)에서 도전 패드(PAD)가 생략됨에 따라, 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각의 상면이 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이루도록 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각이 제3 방향(D3)으로 연장 형성될 수 있다. 또한, 이러한 경우, 후술되는 비트 라인 콘택 플러그(BLPG)는, 도전 패드(PAD)를 통해 수직 채널 패턴(VCP)과 간접적으로 전기적으로 연결되는 대신에, 수직 채널 패턴(VCP)과 직접적으로 접촉하며 전기적으로 연결될 수 있다.
또한, 이상 수직 채널 구조체들(VS)에 수직 반도체 패턴(VSP)이 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 반도체 패턴(VSP)이 생략될 수도 있다.
또한, 이상 수직 채널 패턴(VCP)가 제1 부분(VCP1) 및 제2 부분(VCP2)을 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제1 부분(VCP1)이 배제된 구조를 가질 수 있다. 예를 들어, 수직 채널 패턴(VCP)은 기판(SUB)까지 연장 형성된 수직 반도체 패턴(VSP) 및 데이터 저장 패턴(DSP) 사이에 제공되며 기판(SUB)과 접촉하도록 기판(SUB)까지 연장 형성될 수 있다. 이러한 경우 수직 채널 패턴(VCP)의 하면은 기판(SUB)의 최상면(층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있으며, 수직 채널 패턴(VCP)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다.
도면에는 도시되지 않았지만, 서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 분리 트렌치(TR)는 적층 구조체들(ST) 각각을 분리 및 격리시켜 하나의 블록으로 구성할 수 있다.
공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 기판(SUB) 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(SUB) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, N형의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 영역(CSR)은 도 2의 공통 소스 라인(CSL)에 해당할 수 있다.
공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 도 2에 도시된 복수의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당되는 것으로, 제2 방향(D2)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.
이와 같은 구조의 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 프로그램 동작, 판독 동작 및 소거 동작을 수행할 수 있다. 예컨대, 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 수직 채널 패턴(VCP)에 채널을 형성하여 전하 또는 홀을 대상 메모리 셀의 데이터 저장 패턴(DSP)으로 전달함으로써 프로그램 동작을 수행할 수 있다.
또한, 일 실시예에 따른 3차원 플래시 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 수직 채널 패턴(VCP), 데이터 저장 패턴(DSP), 게이트 전극들(EL1, EL2, EL3), 비트 라인(BL), 공통 소스 라인(CSL)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다.
일례로, 3차원 플래시 메모리는 수직 채널 패턴(VCP)의 내측벽에 접촉하는 수직 반도체 패턴(VSP) 대신에, 백 게이트(BG)를 포함하는 구조로 구현될 수 있다. 이러한 경우, 백 게이트(BG)는 메모리 동작을 위한 전압을 수직 채널 패턴(VCP)으로 인가하도록 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 채 수직 방향(예컨대, 제3 방향(D3))을 따라 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 연장 형성될 수 있다.
이와 같은 구조의 3차원 플래시 메모리가 스택 적층 공정을 통해 제조됨에 따라, 적층 구조체들(ST) 각각은 상부 스택 구조체(USS) 및 하부 스택 구조체(LSS)를 포함할 수 있다. 하부 스택 구조체(LSS)는 기판(SUB) 상에 배치되며 수직 방향으로 교대로 적층된 게이트 전극들(EL1, EL2의 일부), 층간 절연막들(ILD)을 포함할 수 있다. 상부 스택 구조체(USS)는 하부 스택 구조체(LSS) 상에 적층되며 수직 방향으로 교대로 적층된 게이트 전극들(EL2의 일부, EL3), 층간 절연막(ILD)을 포함할 수 있다.
하부 스택 구조체(LSS) 및 상부 스택 구조체(USS)가 적층될 시 하부 스택 구조체(LSS)에 포함되는 수직 채널 구조체들(VS)의 식각 프로파일(Profile)과 상부 스택 구조체(USS)에 포함되는 수직 채널 구조체들(VS)의 식각 프로파일(Profile)이 균일하게 유지되지 못해 하부 스택 구조체(LSS)에 포함되는 수직 채널 구조체들(VS)과 상부 스택 구조체(USS)에 포함되는 수직 채널 구조체들(VS)이 서로 연결되지 않을 수 있다. 이는 메모리의 신뢰성 및 성능이 저하되는 문제를 야기할 수 있다. 일례로, 하부 스택 구조체(LSS)의 수직 채널 패턴들(VCP)과 상부 스택 구조체(USS)의 수직 채널 패턴들(VCP)이 서로 연결되지 못하는 경우, 채널 전류 특성이 저하되는 문제가 발생될 수 있다.
따라서, 일 실시예에 따른 3차원 플래시 메모리의 적층 구조체들(ST) 각각은, 스택 구조체들(USS, LSS) 사이에 배치된 채, 스택 구조체들(USS, LSS) 각각의 수직 채널 구조체들(VS)의 식각 프로파일이 균일하게 유지되도록 스택 구조체들(USS, LSS) 각각의 수직 채널 구조체들(VS)을 서로 연결시키는 캡핑층(CL)을 포함할 수 있다.
이러한 캡핑층(CL)은, 스택 구조체들(USS, LSS)의 채널 홀들(CH) 각각이 평면 상 갖는 크기보다 작은 크기를 갖는 캡핑막(미도시)이 채널 홀들(CH)의 식각 과정에서 제거되어 채널 홀들(CH)을 서로 연결시킴으로써, 수직 채널 구조체들(VS)의 식각 프로파일을 균일하게 유지하며 수직 채널 구조체들(VS)을 서로 연결시킬 수 있다.
설명된 바와 같이 3차원 플래시 메모리는 캡핑층(CL)을 포함함으로써 스택 구조체들(USS, LSS) 각각의 수직 채널 구조체들(VS)의 식각 프로파일을 균일하게 유지하며 수직 채널 구조체들(VS)을 서로 연결시켜 메모리의 신뢰성 및 성능이 저하되는 문제를 해결할 수 있다.
이상, 3차원 플래시 메모리가 상부 스택 구조체(USS) 및 하부 스택 구조체(LSS)와 같이 2개의 스택 구조체들을 포함하는 것으로 설명되었으나, 스택 적층 공정에서 적층되는 스택 구조체들의 개수가 조절되어 세 개 이상의 스택 구조체들(예컨대 상부 스택 구조체들(USS), 중부 스택 구조체들(MSS) 및 하부 스택 구조체들(LSS))을 포함할 수도 있다. 스택 구조체들 사이에는 스택 구조체들 각각의 수직 채널 구조체들(VS)을 연결시키는 캡핑층(CL)이 배치될 수 있으며, 스택 구조체들이 3개 이상 적층되기 때문에, 캡핑층(CL) 역시 복수 개 구비될 수 있다. 복수의 캡핑층들(CL)은 제3 방향(D3)으로 이격되며 스택 구조체들의 연결 부위에 배치될 수 있다.
도 5는 도 2 내지 3에 도시된 3차원 플래시 메모리를 제조하고자 게이트 퍼스트 방식을 적용한 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이고, 도 6a 내지 6j는 도 5에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 단면도이다.
이하, 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은 게이트 퍼스트 방식을 적용하여 도 2 내지 4를 참조하여 설명된 구조의 3차원 플래시 메모리를 제조하기 위한 것으로, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
또한, 이하, 제조 방법은 설명의 편의를 위해 층간 절연막들(ILD), 워드 라인들(WL0-WLn), 수직 채널 구조체들(VS) 및 캡핑층(CL)을 포함하는 구조의 3차원 플래시 메모리를 제조하는 것으로 기재된다. 3차원 플래시 메모리의 각 구성부를 구성하는 구성 물질은, 도 2 내지 4를 참조하여 설명되었으므로, 그 상세한 설명은 생략한다.
도 5를 참조하면, 단계(S510)에서 제조 시스템은, 도 6a에 도시된 바와 같이 수평 방향으로 연장 형성되며 수직 방향(예컨대, 제3 방향(D3))으로 교대로 적층된 층간 절연막들(ILD) 및 게이트 전극들(EL1-3)을 각각 포함하는 스택 구조체들(USS, MSS, LSS)을 준비할 수 있다.
단계(S520)에서 제조 시스템은, 도 6b 내지 6g에 도시된 바와 같이 스택 구조체들(USS, MSS, LSS) 중 적어도 하나의 스택 구조체(LSS)에 채널 홀들(CH) 및 캡핑막(C)을 포함하는 캡핑층(CL)을 형성할 수 있다.
보다 상세하게, 제조 시스템은 도 6b에 도시된 바와 같이 적어도 하나의 스택 구조체(LSS)에 채널 홀들(CH)을 형성하고, 도 6c에 도시된 바와 같이 채널 홀들(CH)에 필링막(F)을 형성하며, 도 6d에 도시된 바와 같이 필링막(F)이 형성된 적어도 하나의 스택 구조체(LSS)의 상부에 캡핑층(CL)을 형성한 뒤, 도 6e에 도시된 바와 같이 캡핑층(CL) 중 일부 영역(610)을 식각하고, 도 6f에 도시된 바와 같이 캡핑층(CL) 중 일부 영역(610)이 식각된 공간(620)을 통해 필링막(F)을 제거함으로써, 도 6g에 도시된 바와 같이 캡핑층(CL)의 일부 영역(610)이 식각된 공간(620)에 캡핑막(C)을 형성할 수 있다.
이 때, 캡핑층(CL) 중 식각되는 일부 영역(610)이 적어도 하나의 스택 구조체(LSS)에 포함되는 채널 홀들(CH) 각각의 평면 상 크기보다 작은 크기를 갖기 때문에, 캡핑층(CL)의 일부 영역(610)이 식각된 공간(620)에 형성되는 캡핑막(C) 역시 적어도 하나의 스택 구조체(LSS)에 포함되는 채널 홀들(CH) 각각의 평면 상 크기보다 작은 크기를 갖게 될 수 있다. 즉, 도 6g에 도시된 바와 같이 캡핑층(CL)의 일부 영역(610)이 식각된 공간(620)에 캡핑막(C)을 형성하는 것은, 캡핑막(C)이 적어도 하나의 스택 구조체(LSS)에 포함되는 채널 홀들(CH) 각각의 평면 상 크기보다 작은 크기를 갖도록 캡핑막(C)을 형성하는 것을 의미할 수 있다.
이처럼, 캡핑막(C)은 적어도 하나의 스택 구조체(LSS)에 포함되는 채널 홀들(CH) 각각의 평면 상 크기보다 작은 크기로 캡핑층(CL)에 형성됨으로써, 나머지 스택 구조체(USS)에서의 채널 홀들(CH)의 식각 과정에서 제거되며 적어도 하나의 스택 구조체(LSS)의 채널 홀들(CH)에 나머지 스택 구조체(USS)의 채널 홀들(CH)을 연결시킬 수 있다
여기서, 캡핑층(CL) 중 일부 영역(610)이 식각되는 과정은, 캡핑층(CL) 중 일부 영역(610)이 식각된 공간(620)의 프로파일이 다양하도록 이루어질 수 있다. 예를 들어, 제조 시스템은 도 6e에 도시된 바와 같이 캡핑층(CL) 중 일부 영역(610)이 식각된 공간(620)이 수직 방향을 따라 균일한 프로파일을 갖도록 캡핑층(CL) 중 일부 영역(610)에 대한 식각 공정을 수행할 수 있다. 다른 예를 들면, 제조 시스템은 캡핑층(CL) 중 일부 영역(610)이 식각된 공간(620)이 수직 방향을 따라 네거티브 프로파일(Negative profile) 또는 포지티브 프로파일(Positive profile)을 갖도록 캡핑층(CL) 중 일부 영역(610)에 대한 식각 공정을 수행할 수도 있다.
또한, 도 6c에 도시된 바와 같이 채널 홀들(CH)에 형성되는 필링막(F)은 적어도 하나의 스택 구조체(LSS)에 포함되는 채널 홀들(CH) 각각의 평면 상 크기보다 작은 크기를 갖는 캡핑층(CL)의 일부 영역(610)이 제거된 공간(620)을 통해 제거 가능한 물질로 구성될 수 있다.
또한, 제조 시스템은 적어도 하나의 스택 구조체(MSS)에 대해서도 설명된 단계(S520)를 수행할 수 있다.
이상, 제조 시스템은 3개의 스택 구조체들(LSS, MSS, USS)을 적층하여 3차원 플래시 메모리를 제조하는 경우에 대해 설명되었기 때문에, 2개의 스택 구조체들(LSS, MSS)에 대해 단계(S520)를 수행했으나, 4개 이상의 스택 구조체들을 적층하여 3차원 플래시 메모리를 제조하는 경우에는 한 개의 나머지 스택 구조체만을 제외한 나머지 모든 스택 구조체들에 대해 단계(S520)를 수행할 수 있다.
단계(S530)에서 제조 시스템은, 도 6h에 도시된 바와 같이 적어도 하나의 스택 구조체(LSS, MSS)의 상부에 나머지 스택 구조체(USS)를 적층할 수 있다. 별도의 도면으로 도시되지는 않았으나, 제조 시스템은 단계(S530) 이전에, 적어도 하나의 스택 구조체(LSS, MSS) 각각의 캡핑층(CL)의 상면을 평탄화함으로써, 적어도 하나의 스택 구조체(LSS, MSS)의 상부에 다른 스택 구조체가 원활히 적층되도록 할 수 있다.
단계(S540)에서 제조 시스템은, 도 6i에 도시된 바와 같이 나머지 스택 구조체(USS)에 채널 홀들(CH)을 형성하는 동시에 적어도 하나의 스택 구조체(LSS, MSS)의 캡핑막(C)을 제거할 수 있다. 보다 상세하게, 제조 시스템은 나머지 스택 구조체(USS)에 채널 홀들(CH)을 식각하여 형성하는 동시에 적어도 하나의 스택 구조체(LSS, MSS)의 캡핑막(C)까지 함께 식각함으로써, 나머지 스택 구조체(USS)의 채널 홀들(CH)과 적어도 하나의 스택 구조체(LSS, MSS)의 채널 홀들(CH)을 서로 연결시킬 수 있다.
이처럼 나머지 스택 구조체(USS)의 채널 홀들(CH)을 형성하는 과정에서, 적어도 하나의 스택 구조체(LSS, MSS)의 채널 홀들(CH) 각각의 평면 상 크기보다 작은 크기를 갖는 캡핑막(C)이 제거되며 나머지 스택 구조체(USS)의 채널 홀들(CH)과 적어도 하나의 스택 구조체(LSS, MSS)의 채널 홀들(CH)이 서로 연결되기 때문에, 적어도 하나의 스택 구조체(LSS, MSS)의 채널 홀들(CH)의 식각 프로파일과 나머지 스택 구조체(USS)의 채널 홀들(CH)의 식각 프로파일이 균일하게 유지될 수 있다.
단계(S550)에서 제조 시스템은, 도 6j에 도시된 바와 같이 적어도 하나의 스택 구조체(LSS, MSS) 및 나머지 스택 구조체(USS)가 적층된 반도체 구조체(SEMI-STR)의 채널 홀들(CH)에 각각 수직 채널 구조체들(VS)을 형성할 수 있다. 구체적으로, 단계(S550)는 채널 홀들(CH)의 내측벽에 데이터 저장 패턴(DSP)을 형성하는 제1 단계 및 데이터 저장 패턴(DSP)의 내측벽에 수직 채널 패턴(VCP)을 형성하는 제2 단계를 포함할 수 있다(수직 반도체 패턴(VSP)이 포함되는 경우 수직 채널 패턴(VCP)과 함께 수직 반도체 패턴(VSP)도 형성).
도 7은 도 2 내지 3에 도시된 3차원 플래시 메모리를 제조하고자 워드 라인 리플레이스먼트 방식을 적용한 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이고, 도 8a 내지 8l은 도 7에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 도시한 단면도이다.
이하, 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은 워드 라인 리플레이스먼트 방식을 적용하여 도 2 내지 4를 참조하여 설명된 구조의 3차원 플래시 메모리를 제조하기 위한 것으로, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
또한, 이하, 제조 방법은 설명의 편의를 위해 층간 절연막들(ILD), 워드 라인들(WL0-WLn), 수직 채널 구조체들(VS) 및 캡핑층(CL)을 포함하는 구조의 3차원 플래시 메모리를 제조하는 것으로 기재된다. 3차원 플래시 메모리의 각 구성부를 구성하는 구성 물질은, 도 2 내지 4를 참조하여 설명되었으므로, 그 상세한 설명은 생략한다.
도 7을 참조하면, 단계(S710)에서 제조 시스템은, 도 8a에 도시된 바와 같이 수평 방향으로 연장 형성되며 수직 방향(예컨대, 제3 방향(D3))으로 교대로 적층된 층간 절연막들(ILD) 및 희생층들(SAC)을 각각 포함하는 스택 구조체들(USS, MSS, LSS)을 준비할 수 있다.
단계(S720)에서 제조 시스템은, 도 8b 내지 8g에 도시된 바와 같이 스택 구조체들(USS, MSS, LSS) 중 적어도 하나의 스택 구조체(LSS)에 채널 홀들(CH) 및 캡핑막(C)을 포함하는 캡핑층(CL)을 형성할 수 있다.
보다 상세하게, 제조 시스템은 도 8b에 도시된 바와 같이 적어도 하나의 스택 구조체(LSS)에 채널 홀들(CH)을 형성하고, 도 8c에 도시된 바와 같이 채널 홀들(CH)에 필링막(F)을 형성하며, 도 8d에 도시된 바와 같이 필링막(F)이 형성된 적어도 하나의 스택 구조체(LSS)의 상부에 캡핑층(CL)을 형성한 뒤, 도 8e에 도시된 바와 같이 캡핑층(CL) 중 일부 영역(810)을 식각하고, 도 8f에 도시된 바와 같이 캡핑층(CL) 중 일부 영역(810)이 식각된 공간(820)을 통해 필링막(F)을 제거함으로써, 도 8g에 도시된 바와 같이 캡핑층(CL)의 일부 영역(810)이 식각된 공간(820)에 캡핑막(C)을 형성할 수 있다.
이 때, 캡핑층(CL) 중 식각되는 일부 영역(810)이 적어도 하나의 스택 구조체(LSS)에 포함되는 채널 홀들(CH) 각각의 평면 상 크기보다 작은 크기를 갖기 때문에, 캡핑층(CL)의 일부 영역(810)이 식각된 공간(820)에 형성되는 캡핑막(C) 역시 적어도 하나의 스택 구조체(LSS)에 포함되는 채널 홀들(CH) 각각의 평면 상 크기보다 작은 크기를 갖게 될 수 있다. 즉, 도 8g에 도시된 바와 같이 캡핑층(CL)의 일부 영역(810)이 식각된 공간(820)에 캡핑막(C)을 형성하는 것은, 캡핑막(C)이 적어도 하나의 스택 구조체(LSS)에 포함되는 채널 홀들(CH) 각각의 평면 상 크기보다 작은 크기를 갖도록 캡핑막(C)을 형성하는 것을 의미할 수 있다.
이처럼, 캡핑막(C)은 적어도 하나의 스택 구조체(LSS)에 포함되는 채널 홀들(CH) 각각의 평면 상 크기보다 작은 크기로 캡핑층(CL)에 형성됨으로써, 나머지 스택 구조체(USS)에서의 채널 홀들(CH)의 식각 과정에서 제거되며 적어도 하나의 스택 구조체(LSS)의 채널 홀들(CH)에 나머지 스택 구조체(USS)의 채널 홀들(CH)을 연결시킬 수 있다
여기서, 캡핑층(CL) 중 일부 영역(810)이 식각되는 과정은, 캡핑층(CL) 중 일부 영역(810)이 식각된 공간(820)의 프로파일이 다양하도록 이루어질 수 있다. 예를 들어, 제조 시스템은 도 8e에 도시된 바와 같이 캡핑층(CL) 중 일부 영역(810)이 식각된 공간(820)이 수직 방향을 따라 균일한 프로파일을 갖도록 캡핑층(CL) 중 일부 영역(810)에 대한 식각 공정을 수행할 수 있다. 다른 예를 들면, 제조 시스템은 캡핑층(CL) 중 일부 영역(810)이 식각된 공간(820)이 수직 방향을 따라 네거티브 프로파일(Negative profile) 또는 포지티브 프로파일(Positive profile)을 갖도록 캡핑층(CL) 중 일부 영역(810)에 대한 식각 공정을 수행할 수도 있다.
또한, 도 8c에 도시된 바와 같이 채널 홀들(CH)에 형성되는 필링막(F)은 적어도 하나의 스택 구조체(LSS)에 포함되는 채널 홀들(CH) 각각의 평면 상 크기보다 작은 크기를 갖는 캡핑층(CL)의 일부 영역(810)이 제거된 공간(820)을 통해 제거 가능한 물질로 구성될 수 있다.
또한, 제조 시스템은 적어도 하나의 스택 구조체(MSS)에 대해서도 설명된 단계(S720)를 수행할 수 있다.
이상, 제조 시스템은 3개의 스택 구조체들(LSS, MSS, USS)을 적층하여 3차원 플래시 메모리를 제조하는 경우에 대해 설명되었기 때문에, 2개의 스택 구조체들(LSS, MSS)에 대해 단계(S720)를 수행했으나, 4개 이상의 스택 구조체들을 적층하여 3차원 플래시 메모리를 제조하는 경우에는 한 개의 나머지 스택 구조체만을 제외한 나머지 모든 스택 구조체들에 대해 단계(S720)를 수행할 수 있다.
단계(S730)에서 제조 시스템은, 도 8h에 도시된 바와 같이 적어도 하나의 스택 구조체(LSS, MSS)의 상부에 나머지 스택 구조체(USS)를 적층할 수 있다. 별도의 도면으로 도시되지는 않았으나, 제조 시스템은 단계(S730) 이전에, 적어도 하나의 스택 구조체(LSS, MSS) 각각의 캡핑층(CL)의 상면을 평탄화함으로써, 적어도 하나의 스택 구조체(LSS, MSS)의 상부에 다른 스택 구조체가 원활히 적층되도록 할 수 있다.
단계(S740)에서 제조 시스템은, 도 8i에 도시된 바와 같이 나머지 스택 구조체(USS)에 채널 홀들(CH)을 형성하는 동시에 적어도 하나의 스택 구조체(LSS, MSS)의 캡핑막(C)을 제거할 수 있다. 보다 상세하게, 제조 시스템은 나머지 스택 구조체(USS)에 채널 홀들(CH)을 식각하여 형성하는 동시에 적어도 하나의 스택 구조체(LSS, MSS)의 캡핑막(C)까지 함께 식각함으로써, 나머지 스택 구조체(USS)의 채널 홀들(CH)과 적어도 하나의 스택 구조체(LSS, MSS)의 채널 홀들(CH)을 서로 연결시킬 수 있다.
이처럼 나머지 스택 구조체(USS)의 채널 홀들(CH)을 형성하는 과정에서, 적어도 하나의 스택 구조체(LSS, MSS)의 채널 홀들(CH) 각각의 평면 상 크기보다 작은 크기를 갖는 캡핑막(C)이 제거되며 나머지 스택 구조체(USS)의 채널 홀들(CH)과 적어도 하나의 스택 구조체(LSS, MSS)의 채널 홀들(CH)이 서로 연결되기 때문에, 적어도 하나의 스택 구조체(LSS, MSS)의 채널 홀들(CH)의 식각 프로파일과 나머지 스택 구조체(USS)의 채널 홀들(CH)의 식각 프로파일이 균일하게 유지될 수 있다.
단계(S750)에서 제조 시스템은, 도 8j에 도시된 바와 같이 적어도 하나의 스택 구조체(LSS, MSS) 및 나머지 스택 구조체(USS)가 적층된 반도체 구조체(SEMI-STR)에서 희생층들(SAC)을 제거할 수 있다. 이 때, 희생층(SAC)이 제거되는 통로로는, 반도체 구조체(SEMI-STR)의 채널 홀들(CH)이 이용될 수 있으나, 이에 제한되거나 한정되지 않고 반도체 구조체(SEMI-STR)에 형성된 별도의 트렌치(미도시)가 이용될 수 있다.
단계(S760)에서 제조 시스템은, 도 8k에 도시된 바와 같이 희생층들(SAC)이 제거된 공간들(830)에 게이트 전극들(EL1-3)을 형성할 수 있다.
단계(S770)에서 제조 시스템은, 도 8l에 도시된 바와 같이 반도체 구조체(SEMI-STR)의 채널 홀들(CH)에 각각 수직 채널 구조체들(VS)을 형성할 수 있다. 구체적으로, 단계(S770)는 채널 홀들(CH)의 내측벽에 데이터 저장 패턴(DSP)을 형성하는 제1 단계 및 데이터 저장 패턴(DSP)의 내측벽에 수직 채널 패턴(VCP)을 형성하는 제2 단계를 포함할 수 있다(수직 반도체 패턴(VSP)이 포함되는 경우 수직 채널 패턴(VCP)과 함께 수직 반도체 패턴(VSP)도 형성).
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (12)

  1. 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 게이트 전극들을 각각 포함하는 스택 구조체들을 준비하는 단계;
    상기 스택 구조체들 중 적어도 하나의 스택 구조체에 채널 홀들 및 캡핑막을 포함하는 캡핑층을 형성하는 단계;
    상기 적어도 하나의 스택 구조체의 상부에 나머지 스택 구조체를 적층하는 단계;
    상기 나머지 스택 구조체에 채널 홀들을 형성하는 동시에 상기 적어도 하나의 스택 구조체의 상기 캡핑막을 제거하는 단계; 및
    상기 적어도 하나의 스택 구조체 및 상기 나머지 스택 구조체가 적층된 반도체 구조체의 채널 홀들에 각각 수직 채널 구조체들을 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  2. 제1항에 있어서,
    상기 캡핑막은,
    상기 채널 홀들 각각의 평면 상 크기보다 작은 크기로 상기 캡핑층에 형성되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  3. 제2항에 있어서,
    상기 적어도 하나의 스택 구조체에 채널 홀들 및 캡핑막을 포함하는 캡핑층을 형성하는 단계는,
    상기 적어도 하나의 스택 구조체에 상기 채널 홀들을 형성하는 단계;
    상기 채널 홀들에 필링막을 형성하는 단계;
    상기 필링막이 형성된 상기 적어도 하나의 스택 구조체의 상부에 캡핑층을 형성하는 단계;
    상기 캡핑층 중 일부 영역-상기 일부 영역은 상기 채널 홀들 각각의 평면 상 크기보다 작은 크기를 가짐-을 식각하는 단계;
    상기 캡핑층의 일부 영역이 식각된 공간을 통해 상기 필링막을 제거하는 단계; 및
    상기 캡핑막이 상기 채널 홀들 각각의 평면 상 크기보다 작은 크기를 갖도록 상기 캡핑층의 일부 영역이 식각된 공간에 캡핑막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  4. 제3항에 있어서,
    상기 캡핑층 중 일부 영역을 식각하는 단계는,
    상기 캡핑층의 일부 영역이 식각된 공간이 네거티브 프로파일(Negative profile), 포지티브 프로파일(Positive profile) 또는 균일한 프로파일을 갖도록 상기 일부 영역을 식각하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  5. 제3항에 있어서,
    상기 필링막을 형성하는 단계는,
    상기 채널 홀들 각각의 평면 상 크기보다 작은 크기를 갖는 상기 캡핑층의 일부 영역이 식각된 공간을 통해 제거 가능한 물질로 상기 필링막을 형성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  6. 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 희생층들을 각각 포함하는 스택 구조체들을 준비하는 단계;
    상기 스택 구조체들 중 적어도 하나의 스택 구조체에 채널 홀들 및 캡핑막을 포함하는 캡핑층을 형성하는 단계;
    상기 적어도 하나의 스택 구조체의 상부에 나머지 스택 구조체를 적층하는 단계;
    상기 나머지 스택 구조체에 채널 홀들을 형성하는 동시에 상기 적어도 하나의 스택 구조체의 상기 캡핑막을 제거하는 단계;
    상기 적어도 하나의 스택 구조체 및 상기 나머지 스택 구조체가 적층된 반도체 구조체에서 상기 희생층들을 제거하는 단계;
    상기 희생층들이 제거된 공간들에 게이트 전극들을 형성하는 단계; 및
    상기 반도체 구조체의 채널 홀들에 각각 수직 채널 구조체들을 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  7. 제6항에 있어서,
    상기 캡핑막은,
    상기 채널 홀들 각각의 평면 상 크기보다 작은 크기로 상기 캡핑층에 형성되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  8. 제7항에 있어서,
    상기 적어도 하나의 스택 구조체에 채널 홀들 및 캡핑막을 포함하는 캡핑층을 형성하는 단계는,
    상기 적어도 하나의 스택 구조체에 상기 채널 홀들을 형성하는 단계;
    상기 채널 홀들에 필링막을 형성하는 단계;
    상기 필링막이 형성된 상기 적어도 하나의 스택 구조체의 상부에 캡핑층을 형성하는 단계;
    상기 캡핑층 중 일부 영역-상기 일부 영역은 상기 채널 홀들 각각의 평면 상 크기보다 작은 크기를 가짐-을 식각하는 단계;
    상기 캡핑층의 일부 영역이 식각된 공간을 통해 상기 필링막을 제거하는 단계; 및
    상기 캡핑막이 상기 채널 홀들 각각의 평면 상 크기보다 작은 크기를 갖도록 상기 캡핑층의 일부 영역이 식각된 공간에 캡핑막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  9. 제8항에 있어서,
    상기 캡핑층 중 일부 영역을 식각하는 단계는,
    상기 캡핑층의 일부 영역이 식각된 공간이 네거티브 프로파일(Negative profile), 포지티브 프로파일(Positive profile) 또는 균일한 프로파일을 갖도록 상기 일부 영역을 식각하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  10. 제8항에 있어서,
    상기 필링막을 형성하는 단계는,
    상기 채널 홀들 각각의 평면 상 크기보다 작은 크기를 갖는 상기 캡핑층의 일부 영역이 식각된 공간을 통해 제거 가능한 물질로 상기 필링막을 형성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  11. 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 게이트 전극들과, 상기 층간 절연막들 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들을 각각 포함하는 스택 구조체들-상기 스택 구조체들은 상기 수직 방향으로 적층됨-; 및
    상기 스택 구조체들의 사이에 배치된 채, 상기 스택 구조체들 각각의 수직 채널 구조체들의 식각 프로파일(Profile)이 균일하게 유지되도록 상기 스택 구조체들 각각의 수직 채널 구조체들을 서로 연결시키는 캡핑층
    을 포함하는 3차원 플래시 메모리.
  12. 제11항에 있어서,
    상기 캡핑층은,
    상기 스택 구조체들 각각에 포함되는 채널 홀들 각각이 평면 상 갖는 크기보다 작은 크기를 갖는 캡핑막을 포함한 채, 상기 캡핑막이 상기 채널 홀들의 식각 과정에서 제거되어 상기 채널 홀들을 서로 연결시킴으로써, 상기 수직 채널 구조체들의 식각 프로파일을 균일하게 유지하며 상기 수직 채널 구조체들을 서로 연결시키는 것을 특징으로 하는 3차원 플래시 메모리.
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