CN111564448B - 存储器及其形成方法 - Google Patents
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Abstract
一种存储器及其形成方法，所述形成方法在第一堆叠结构和所述牺牲层上形成扩孔层后，在所述扩孔层上形成第一材料层和第二材料层交替层叠的第二堆叠结构；在所述第二堆叠结构中形成贯穿第二堆叠结构的第二沟道孔，所述第二沟道孔位于所述第一沟道孔上方，所述第二沟道孔底部暴露出所述扩孔层；刻蚀所述第二沟道孔底部暴露的扩孔层，在所述扩孔层中形成扩孔，所述扩孔的尺寸大于第二沟道孔底部的尺寸；形成所述扩孔后，去除所述第一沟道孔中的牺牲层。由于在扩孔层中形成扩孔，且所述扩孔的尺寸大于第二沟道孔底部的尺寸，后续在去除第一沟道孔中的牺牲层，能防止牺牲层的残留。
Description
技术领域
本发明涉及半导体制作领域，尤其涉及一种存储器及其形成方法。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器。
现有3D NAND存储器的形成过程一般包括：在衬底上形成氮化硅层和氧化硅层交替层叠的堆叠层；刻蚀所述堆叠层，在堆叠层中形成沟道孔，在形成沟道孔后，刻蚀沟道孔底部的衬底，在衬底中形成凹槽；在沟道孔底部的凹槽中，通过选择性外延生长(SelectiveEpitaxial Growth)形成外延硅层，通常该外延硅层也称作SEG；在所述沟道孔中形成存储结构，所述存储结构包括电荷存储层和位于电荷存储层上的沟道层，所述沟道层与外延硅层(SEG)连接；去除氮化硅层，在去除氮化硅层的位置形成控制栅。
现有为了提高3D NAND存储器的容量，通常会形成多层堆叠的堆叠结构(比如在衬底上形成氮化硅层和氧化硅层交替层叠的第一堆叠层后，在第一堆叠层上形成氮化硅层和氧化硅层交替层叠的第二堆叠层)，每一层堆叠结构中形成有对应的沟道孔，相邻层的堆叠结构中的沟道孔相互连通；在连通的沟道孔中形成电荷存储层和沟道层；去除多层堆叠结构中的氮化硅层，在去除氮化硅层的位置形成控制栅。但是，现有多层堆叠结构的3D NAND存储器存在整层控制栅漏电的问题。
发明内容
本发明所要解决的技术问题是怎样防止多层堆叠结构的3D NAND存储器中整层控制栅漏电的问题。
本发明提供了一种存储器的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有第一材料层和第二材料层交替层叠的第一堆叠结构，所述第一堆叠结构中具有贯穿第一堆叠结构厚度的第一沟道孔，所述第一沟槽孔中填充满牺牲层；
在所述第一堆叠结构和所述牺牲层上形成扩孔层；
在所述扩孔层上形成第一材料层和第二材料层交替层叠的第二堆叠结构；
在所述第二堆叠结构中形成贯穿第二堆叠结构的第二沟道孔，所述第二沟道孔位于所述第一沟道孔上方，所述第二沟道孔底部暴露出所述扩孔层，；
刻蚀所述第二沟道孔底部暴露的扩孔层，在所述扩孔层中形成扩孔，所述扩孔的尺寸大于第二沟道孔底部的尺寸；
形成所述扩孔后，去除所述第一沟道孔中的牺牲层。
可选的，所述第二沟道孔底部的尺寸小于第一沟道孔顶部的尺寸。
可选的，所述扩孔的尺寸大于第二沟道孔顶部的尺寸。
可选的，在所述扩孔侧壁上形成隔离层。
可选的，所述扩孔层的材料为氧化硅。
可选的，刻蚀所述扩孔层形成扩孔采用各项同性的湿法刻蚀工艺或者各项同性的干法刻蚀工艺。
可选的，所述第一沟道孔和第二沟道孔的尺寸从顶部到底部逐渐减小。
可选的，所述扩孔层的尺寸大于第二沟道孔底部的尺寸，且小于第一沟道孔顶部的尺寸。
可选的，在刻蚀所述第二沟道孔底部暴露的扩孔层之前，在所述第二沟道孔的侧壁表面形成保护层。
可选的，所述保护层的材料与牺牲层的材料相同。
可选的，所述保护层和牺牲层的材料为多晶硅、无定形硅或无定型碳。
可选的，在去除所述牺牲层后，还包括：在所述第一沟道孔、扩孔和第二沟道孔中形成存储结构，所述存储结构包括位于第一沟道孔、扩孔和第二沟道孔侧壁表面上的电荷存储层和位于电荷存储层表面的沟道层，所述电荷存储层包括位于第一沟道孔、扩孔和第二沟道孔侧壁表面上的阻挡层、位于阻挡层表面上的电荷捕获层以及位于电荷捕获层表面上的隧穿层。
可选的，将第一堆叠结构和第二堆叠结构中的第一材料层置换为控制栅。
本发明还提供了一种存储器，包括：
半导体衬底，所述半导体衬底上形成有第一材料层和第二材料层交替层叠的第一堆叠结构，所述第一堆叠结构中具有贯穿第一堆叠结构厚度的第一沟道孔；
位于所述第一堆叠结构上的扩孔层；
位于所述扩孔层上的第一材料层和第二材料层交替层叠的第二堆叠结构；
位于所述第二堆叠结构中贯穿第二堆叠结构的第二沟道孔，所述第二沟道孔位于所述第一沟道孔上方，所述第二沟道孔底部暴露出所述扩孔层；
位于所述扩孔层中的扩孔，所述扩孔连通所述第一沟道孔和第二沟道孔。
可选的，所述第二沟道孔底部的尺寸小于第一沟道孔顶部的尺寸。
可选的，所述扩孔的尺寸大于第二沟道孔底部的尺寸。
可选的，所述扩孔的尺寸大于第二沟道孔顶部的尺寸。
可选的，所述扩孔侧壁上形成有隔离层。
可选的，所述隔离层内径与所述第二沟道孔底部直径相同.
可选的，所述扩孔层的材料为氧化硅。
可选的，所述第一沟道孔和第二沟道孔的尺寸从顶部到底部逐渐减小。
可选的，所述扩孔的尺寸大于第二沟道孔底部的尺寸，且小于第一沟道孔顶部的尺寸。
可选的，还包括：位于所述第一沟道孔、扩孔和第二沟道孔中的存储结构，所述存储结构包括位于第一沟道孔、扩孔和第二沟道孔侧壁表面上的电荷存储层和位于电荷存储层表面的沟道层，所述电荷存储层包括位于第一沟道孔、扩孔和第二沟道孔侧壁表面上的阻挡层、位于阻挡层表面上的电荷捕获层以及位于电荷捕获层表面上的隧穿层。
与现有技术相比，本发明技术方案具有以下优点：
本发明的存储器的形成方法，在第一堆叠结构和所述牺牲层上形成扩孔层后，在所述扩孔层上形成第一材料层和第二材料层交替层叠的第二堆叠结构；在所述第二堆叠结构中形成贯穿第二堆叠结构的第二沟道孔，所述第二沟道孔位于所述第一沟道孔上方，所述第二沟道孔底部暴露出所述扩孔层；刻蚀所述第二沟道孔底部暴露的扩孔层，在所述扩孔层中形成扩孔，所述扩孔的尺寸大于第二沟道孔底部的尺寸；形成所述扩孔后，去除所述第一沟道孔中的牺牲层。通过在第一堆叠结构和第二堆叠结构之间形成扩孔层，在第二堆叠结构中形成第二沟道孔后，在所述扩孔层中形成扩孔，且所述扩孔的尺寸大于第二沟道孔底部的尺寸，后续在去除第一沟道孔中的牺牲层时，提高了去除牺牲层时的刻蚀窗口(刻蚀溶液能通过扩孔能更多以及更容易的进入第一沟道孔中对牺牲层进行刻蚀，刻蚀副产物也能更容易从第一刻蚀孔中排出减少对刻蚀过程产生的影响)，使得第一沟道孔中的牺牲层能被干净的去除，从而防止第一沟道孔侧壁上的牺牲层的残留，进而在后续去除第一堆叠结构和第二堆叠结构中的牺牲层，在去除牺牲层的位置形成控制栅(金属)时，由于第一沟道孔侧壁上不存在牺牲层材料(多晶硅)的残留，因而第一沟道孔的侧壁不会形成金属(控制栅金属不能透过多晶硅晶格间隙生长)，从而防止了不同层控制栅之间会短路连接而产生漏电，进而避免整个存储块的失效。
进一步，所述形成的扩孔的尺寸大于第二沟道孔底部的尺寸，且小于第一沟道孔顶部的尺寸，在提高了去除牺牲层时的刻蚀窗口的同时，能减小后续在第二沟道孔、扩孔和第一沟道孔中形成的存储结构的难度，防止存储结构相应的膜层中产生缺陷。
附图说明
图1-10为本发明实施例存储器的形成过程的剖面结构示意图。
具体实施方式
如背景技术所言，现有多层堆叠结构的存储器存在整层控制栅漏电的问题。
研究发现，现有多层堆叠结构的存储器的形成过程一般包括：提供半导体衬底，所述半导体衬底上形成有氮化硅层和氧化硅层交替层叠的第一堆叠结构，所述第一堆叠结构中具有贯穿第一堆叠结构厚度的第一沟道孔，所述第一沟槽孔中填充满牺牲层(一般为多晶硅)；在所述第一堆叠结构上形成氮化硅层和氧化硅层交替层叠的第二堆叠结构；在所述第二堆叠结构中形成贯穿第二堆叠结构的第二沟道孔，所述第二沟道孔位于第一沟道孔上方；沿第二沟道孔去除所述第一沟道孔中的牺牲层；在第一沟道孔和第二沟道孔中形成存储结构；去除第一堆叠结构和第二堆叠结构中的氮化硅层，在去除氮化硅层的位置形成控制栅。进一步研究发现，由于刻蚀第二堆叠结构形成的第二沟道孔底部的尺寸小于顶部的尺寸，并且随着器件集成度的不断提高，在沿第二沟道孔去除所述第一沟道孔中的牺牲层时，由于第二沟道孔底部的尺寸较小，使得去除牺牲层的刻蚀工艺的刻蚀窗口不足或太小，容易造成第一沟道孔侧壁上的牺牲层容易产生残留，后续在去除第一堆叠结构和第二堆叠结构中的氮化硅层，在去除氮化硅层的位置形成控制栅时，第一沟道孔侧壁上残留的多晶硅由于其有晶格间隙并不能阻隔控制删的金属的生长，使得第一沟道孔侧壁残留多晶硅的位置也会形成金属，该金属导致不同层控制栅之间会短路连接，产生漏电，从而导致整个存储块的失效。
为此，本发明提供了一种存储器及其形成方法，所述形成方法在第一堆叠结构和所述牺牲层上形成扩孔层后，在所述扩孔层上形成第一材料层和第二材料层交替层叠的第二堆叠结构；在所述第二堆叠结构中形成贯穿第二堆叠结构的第二沟道孔，所述第二沟道孔位于所述第一沟道孔上方，所述第二沟道孔底部暴露出所述扩孔层；刻蚀所述第二沟道孔底部暴露的扩孔层，在所述扩孔层中形成扩孔，所述扩孔的尺寸大于第二沟道孔底部的尺寸；形成所述扩孔后，去除所述第一沟道孔中的牺牲层。由于在所述扩孔层中形成扩孔，且所述扩孔的尺寸大于第二沟道孔底部的尺寸，后续在去除第一沟道孔中的牺牲层，提高了去除牺牲层使得刻蚀窗口，能防止第一沟道孔侧壁上牺牲层的残留。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1-10为本发明实施例存储器的形成过程的剖面结构示意图。
参考图1和图2，提供半导体衬底100，所述半导体衬底100上形成有第一材料层103和第二材料层104交替层叠的第一堆叠结构111，所述第一堆叠结构11中具有贯穿第一堆叠结构11厚度的第一沟道孔105，所述第一沟槽孔105中填充满牺牲层108(参考图2)。
所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
所述第一堆叠结构111包括若干交替层叠的第一材料层103和第二材料层104，所述第一材料层103后续去除以形成空腔，然后在在去除第一材料层103的位置形成控制栅。所述第二材料层104用于不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道孔等)之间的电学隔离。
所述第一材料层103和第二材料层104交替层叠是指：在形成一层第一材料层103后，在该第一材料层103的表面形成一层第二材料层104，然后依次循环进行形成第一材料层103和位于第一材料层103上的第二材料层104的步骤。本实施例中，所述第一堆叠结构111的最底层为一层第一材料层103，最顶层为一层第二材料层104。
在一实施例中，所述第一堆叠结构111中最底层的一层第一材料层103在去除后，在最底层第一材料层103被去除的位置对应形成底部选择栅(BottomSelective Gate，BSG)。
所述第一堆叠结构111的层数(第一堆叠结构111中的第一材料层103和第二材料层104的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述第一堆叠结构111的层数可以为8层、32层、64层等，第一堆叠结构111的层数越多，越能提高集成度。本实施例中，仅以第一堆叠结构111的层数为4层作为示例进行说明。
所述第一材料层103与第二材料层104的材料不相同，后续去除第一材料层103时，使第一材料层103相对于第二材料层104具有高的刻蚀选择比，因而在去除第一材料层103时，对第二材料层104的刻蚀量较小或者忽略不计，保证第二材料层104的平坦度。
在一实施例中，所述第二材料层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述第一材料层103的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述第二材料层104的材料为氧化硅，第一材料层103的材料为氮化硅，所述第二材料层104和第一材料层103采用化学气相沉积工艺形成。
所述第一沟道孔105通过各向异性的干法刻蚀工艺形成，所述各向异性的干法刻蚀工艺可以为等离子刻蚀工艺，在进行刻蚀工艺之前，在第一堆叠结构111上形成图形化的掩膜层，所述图形化的掩膜层具有暴露出第一堆叠结构111表面的开口，在进行刻蚀时，以所述图形化的掩膜层为掩膜，刻蚀所述第一堆叠结构111，在第一堆叠结构111中形成第一沟道孔105。在本实施例中，所述形成的第一沟道孔105顶部的尺寸大于底部的尺寸，并且所述第一沟道孔105的尺寸从顶部到底部逐渐减小。在其他实施例中，所述形成的第一沟道孔105顶部的尺寸等于底部的尺寸。
在一实施例中，所述第一堆叠结构111与半导体衬底100之间还形成有缓冲氧化层101，所述缓冲氧化层101能减小第一堆叠结构111与半导体衬底100之间的应力。
在一实施例中，在形成第一沟道孔105后，继续刻蚀第一沟道孔105底部的缓冲氧化层101以及部分半导体衬底100，形成凹槽106；在一些实施例中，在凹槽106中通过选择性外延工艺形成半导体外延层107(参考图2)，所述半导体外延层107的表面低于最底层的第二材料层104表面的表面高于半导体衬底100的表面，所述半导体外延层107的材料为硅、锗或硅锗，本实施例中，所述半导体外延层107的材料为硅。在其他实施例中，所述半导体外延层107是在第一沟道孔和第二沟道孔都形成之后再形成的。
在形成第一沟道孔105后，还包括形成填充满第一沟道孔105的牺牲层108，通过形成牺牲层108，使得第一堆叠结构111具有平坦的表面，便于后续在第一堆叠结构111上形成第二堆叠结构。
在一实施例中，沟道孔牺牲层108的形成过程为：在所述第一沟道孔105中和第一堆叠结构111表面上形成牺牲材料层，所述牺牲材料层填充满第一沟道孔105；平坦化去除第一堆叠结构111表面的牺牲材料层，在第一沟道孔105中沟道孔牺牲层108，所述平坦化可以采用化学机械研磨工艺。
所述沟道孔牺牲层108的材料与所述第一材料层103和第二材料层104的材料不同，所述沟道孔牺牲层108的材料可以为多晶硅、无定形硅或无定型碳。本实施例中，所述沟道孔牺牲层108的材料为多晶硅。
在一实施例中，在形成牺牲层108之前，在所述半导体外延层107的表面可以形成保护层137，所述保护层137在后续去除牺牲层108时可以保护半导体外延层107。所述保护层137的材料可以为氧化硅或者其他合适的材料。
参考图3，在所述第一堆叠结构111和牺牲层108上形成扩孔层130。
所述扩孔层130中后续形成扩孔。
在一实施例中，所述扩孔层130的厚度为400A-1200A，材料为氧化硅或其他合适的材料。
所述扩孔层130的形成工艺可以为化学气相沉积工艺。
参考图4，在所述扩孔层130上形成第一材料层109和第二材料层110交替层叠的第二堆叠结构112；在所述第二堆叠结构112中形成贯穿第二堆叠结构112的第二沟道孔115，所述第二沟道孔115位于所述第一沟道孔105上方，所述第二沟道孔115底部暴露出所述扩孔层130，且所述第二沟道孔115底部的尺寸小于第一沟道孔105顶部的尺寸。
所述第二堆叠结构112包括若干交替层叠的第一材料层109和第二材料层110，所述第一材料层109后续去除以形成空腔，然后在在去除第一材料层109的位置形成控制栅。所述第二材料层110用于不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道孔等)之间的电学隔离。
所述第一材料层109和第二材料层110交替层叠是指：在形成一层第一材料层109后，在该第一材料层109的表面形成一层第二材料层110，然后依次循环进行形成第一材料层109和位于第一材料层109上的第二材料层110的步骤。本实施例中，所述第二堆叠结构112的最底层为一层第一材料层109，最顶层为一层第二材料层110。
在一实施例中，所述第二堆叠结构112中最顶层的一层第一材料层109后续在去除后，在最顶层第一材料层109被去除的位置对应形成顶部选择栅(TopSelective Gate，TSG)。
所述第二堆叠结构112的层数(第二堆叠结构112中的第一材料层109和第二材料层110的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述第二堆叠结构112的层数可以为8层、32层、64层等，第二堆叠结构112的层数越多，越能提高集成度。本实施例中，仅以第二堆叠结构112的层数为4层作为示例进行说明。
所述第一材料层109与第二材料层110的材料不相同，后续去除第一材料层109时，使第一材料层109相对于第二材料层110具有高的刻蚀选择比，因而在去除第一材料层109时，对第二材料层110的刻蚀量较小或者忽略不计，保证第二材料层110的平坦度。
在一实施例中，所述第二材料层110的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述第一材料层109的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述第二材料层110的材料为氧化硅，第一材料层109的材料为氮化硅，所述第二材料层110和第一材料层109采用化学气相沉积工艺形成。
所述第二沟道孔105通过各向异性的干法刻蚀工艺形成，所述各向异性的干法刻蚀工艺可以为等离子刻蚀工艺，在进行刻蚀工艺之前，在第二堆叠结构112上形成掩膜层，所述掩膜层可以为单层或多层堆叠结构，本实施例中所述掩膜层包括缓冲层113和位于缓冲层113表面的硬掩膜层，所述掩膜层具有暴露出第二堆叠结构112表面的开口，在进行刻蚀时，以所述掩膜层为掩膜，沿开口刻蚀所述第二堆叠结构112，在第二堆叠结构112中形成第二沟道孔115，所述形成的第二沟道孔115顶部的尺寸大于底部的尺寸，并且所述第二沟道孔105的尺寸从顶部到底部逐渐减小。本实施例中，所述形成的第二沟道孔115底部的尺寸小于第一沟道孔105顶部的尺寸。
参考图5和图6，刻蚀所述第二沟道孔115底部暴露的扩孔层130，在所述扩孔层130中形成扩孔132，所述扩孔132的尺寸大于第二沟道孔115底部的尺寸。
刻蚀所述扩孔层130形成扩孔132采用各项同性的湿法刻蚀工艺或者各项同性的干法刻蚀工艺。在一实施例中，所述扩孔层130材料为氧化硅，所述各项同性的湿法刻蚀工艺可以采用HF溶液，所述各项同性的干法刻蚀工艺的刻蚀气体可以采用CF4、CHF3、CH2F2中一种或多种的组合。
通过在所述扩孔层130中形成扩孔132，且所述扩孔132的尺寸大于第二沟道孔115底部的尺寸，后续在去除第一沟道孔105中的牺牲层108时，提高了去除牺牲层108时的刻蚀窗口(刻蚀溶液能通过扩孔132能更多以及更容易的进入第一沟道孔105中对牺牲层108进行刻蚀，刻蚀副产物也能更容易从第一刻蚀孔105中排出减少对刻蚀过程产生的影响)，使得第一沟道孔105中的牺牲层108能被干净的去除，从而能防止第一沟道孔105侧壁上的牺牲层108的残留，后续在去除第一堆叠结构和第二堆叠结构中的牺牲层，在去除牺牲层的位置形成控制栅(金属)时，由于第一沟道孔侧壁上不存在牺牲层材料多晶硅的残留，因而第一沟道孔的侧壁不会形成金属(控制栅金属不能透过多晶硅晶格间隙生长)，从而防止了不同层控制栅之间会短路连接而产生漏电，进而避免整个存储块的失效。
在其他实施例中，半导体外延层107并未在第一沟道孔形成之后，而是在去除了所述第一沟道孔105的中的牺牲层108之后再形成的。
本实施例中，所述形成的扩孔132的尺寸大于第二沟道孔115底部的尺寸，且小于第一沟道孔105顶部的尺寸，在提高了去除牺牲层108时的刻蚀窗口的同时，能减小后续在第二沟道孔、扩孔和第一沟道孔中形成的存储结构的难度，防止存储结构相应的膜层中产生缺陷。
在其他实施例中，所述形成的扩孔132的尺寸大于第二沟道孔115顶部的尺寸。
在一实施例中，在刻蚀所述第二沟道孔115底部暴露的扩孔层130之前，在所述第二沟道孔115的侧壁表面形成保护层131。所述保护层131在刻蚀所述扩孔层130时，保护第二沟道孔115侧壁两侧的第一材料层109和第二材料层110不会被刻蚀，保证形成的第二沟道孔115尺寸的精度以及第二沟道孔115侧壁形貌的均匀性，并防止对第一材料层109和第二材料层110刻蚀损伤。
在一实施例中，所述保护层131的材料与所述扩孔层的材料不同，所述保护层131的材料可以与所述牺牲层108的材料相同，具体的所述保护层131的材料可以为多晶硅、无定形硅或无定型碳，使得后续可以将保护层131和牺牲层108在同一工艺步骤中去除，节省工艺步骤。
在一实施例中，所述保护层131的形成过程为：在所述第二沟道孔115的底部和侧壁表面以及硬掩膜层114的表面形成保护材料层；采用无掩膜刻蚀工艺请去除第二沟道孔115底部的保护材料层，在所述第二沟道孔115侧壁表面上形成保护层131。需要说明的是，所述硬掩膜层114表面也可以保留部分厚度保护材料层作为保护层131。
在一实施例中，所述形成扩孔132之后，在所述扩孔132侧壁形成隔离层，一方面形成所述隔离层可以保护扩孔层130，另一方面能修正所述扩孔的尺寸(湿法刻蚀时扩孔的尺寸的精度难以控制)，并使得扩孔的侧壁表面较为平滑，便于后续形成存储结构的各功能层，使得扩孔处形成的各功能层厚度均匀性较高，再一方面能防止扩孔拐角处可能产生的漏电。
在一实施例中，所述隔离层内径与所述第二沟道孔底部直径相同，使后续形成功能层更加平滑。所述形成的隔离层的内径也可以小于所述第二沟道孔底部的直径。
所述隔离层的材料可以与所述扩孔层的材料相同或不同，在一实施例中，所述隔离层的形成过程包括：采用沉积工艺在所述第一沟道孔侧壁上以及扩孔的侧壁和底部表面上形成隔离材料层，所述沉积工艺可以为原子层沉积工艺；无掩膜去除所述第一沟道孔侧壁和扩孔底部的隔离材料层，在所述扩孔的侧壁上形成隔离层。
参考图7，形成所述扩孔132后，去除所述第一沟道孔105中的牺牲层108(参考图6)。
去除所述牺牲层108采用湿法刻蚀工艺。本实施例中，所述牺牲层108材料多晶硅，去除所述牺牲层108采用四甲基氢氧化铵溶液(TMAH)。由于扩孔132的存在，在去除牺牲层108时，所述第一沟道孔105侧壁不会产生牺牲层108的残留。
需要说明的是，在去除牺牲层108后，可以去除所述半导体外延层107表面的保护层137(参考图6)。
参考图8，在去除所述牺牲层108(参考图6)后，还包括：在所述第一沟道孔105、扩孔132和第二沟道孔115中形成存储结构，所述存储结构包括位第一沟道孔105、扩孔132和第二沟道孔115侧壁表面上的电荷存储层116和位于电荷存储层116表面的沟道层117。
在一实施例中，请参考图9，所述电荷存储层116包括位于第一沟道孔105、扩孔132和第二沟道孔115侧壁表面上的阻挡层116a、位于阻挡层116a表面上的电荷捕获层116b以及位于电荷捕获层116b表面上的隧穿层116c。
所述隧穿层116c可以包括氧化硅、氮氧化硅或其任何组合。所述电荷捕获层116b可以包括氮化硅、氮氧化硅、硅或其任何组合。所述阻挡层116a可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合，所述沟道层117材料可以为掺杂N型杂质离子(比如磷离子)的多晶硅。在一个具体的实施例中，所述电荷存储层116可以为氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一实施例中，所述存储结构的形成过程包括：在沟道孔的侧壁和底部形成电荷存储层116，电荷存储层116包括位于第一沟道孔105、扩孔132和第二沟道孔115侧壁和底部表面上的阻挡层116a、位于阻挡层116a表面上的电荷捕获层116b以及位于电荷捕获层116b表面上的隧穿层116c；在电荷存储层116上形成第一沟道层；刻蚀去除第一沟道孔底部上的第一沟道层和电荷存储层，形成暴露出外延半导体层107表面的开口；在所述开口中以及第一沟道层表面形成第二沟道层，所述第二沟道层和第一沟道层构成沟道层117。
参考图10，将第一堆叠结构111和第二堆叠结构112中的第一材料层(103、109，参考图8))置换为控制栅(123、129)。
具体的，去除第一堆叠结构111和第二堆叠结构112中的第一材料层103和第一材料层109(参考图8)；在去除第一材料层103和第一材料层109的位置对应形成控制栅123和控制栅129。
在一实施例中，去除所述第一堆叠结构111中最底层的一层第一材料层的位置对应形成底部选择栅122，去除所述第二堆叠结构112中最顶层的一层第一材料层的位置对应形成顶部选择栅142。
去除所述第一材料层103和第一材料层109的可以采用湿法刻蚀。
所述控制栅123和控制栅129的材料可以为金属或其他的导电材料(比如多晶硅等)。本实施例中，所述导电材料为金属，所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。
在一实施例中，所述控制栅123和控制栅129与相应的第二材料层104和第二材料层110之间还形成有高K介质层，所述高K介质层的材料HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO。
本发明实施例还提供了一种存储器，参考图7，包括：
半导体衬底100，所述半导体衬底上形成有第一材料层103和第二材料层104交替层叠的第一堆叠结构111，所述第一堆叠结构11中具有贯穿第一堆叠结构111厚度的第一沟道孔105；
位于所述第一堆叠结构111上的扩孔层130；
位于所述扩孔层130上的第一材料层109和第二材料层110交替层叠的第二堆叠结构112；
位于所述第二堆叠结构112中贯穿第二堆叠结构112的第二沟道孔115，所述第二沟道孔115位于所述第一沟道孔105上方；
位于所述扩孔130中的扩孔132，所述扩孔132连通所述第一沟道孔105和第二沟道孔115，所述扩孔132的尺寸大于第二沟道孔115底部的尺寸。
在一实施例中，所述第二沟道孔115底部的尺寸小于第一沟道孔105顶部的尺寸。
在一实施例中，所述扩孔132的尺寸大于第二沟道孔115底部的尺寸。
在一实施例中，所述扩孔132的尺寸大于第二沟道孔115顶部的尺寸。
在一实施例中，所述扩孔132的侧壁上还形成有隔离层。
在一实施例中，所述隔离层内径与所述第二沟道孔底部直径相同，使后续形成功能层更加平滑。所述形成的隔离层的内径也可以小于所述第二沟道孔底部的直径。
在一实施例中，所述扩孔层132的材料为氧化硅，厚度为400A-1200A。
在一实施例中，所述第一沟道孔105和第二沟道孔115的尺寸从顶部到底部逐渐减小。
在一实施例中，所述扩孔132的尺寸大于第二沟道孔115底部的尺寸，且小于第一沟道孔105顶部的尺寸。
在一实施例中，参考图8和图9，还包括：位于所述第一沟道孔105、扩孔132和第二沟道孔115中的存储结构，所述存储结构包括位于第一沟道孔105、扩孔132和第二沟道孔115侧壁表面上的电荷存储层116和位于电荷存储层116表面的沟道层117，所述电荷存储层116包括位于第一沟道孔105、扩孔132和第二沟道孔115侧壁表面上的阻挡层116a、位于阻挡层116a表面上的电荷捕获层116b以及位于电荷捕获层116b表面上的隧穿层116c。
本实施例与前述实施例中相同或相似结构的限定或描述，在本实施例中不再赘述，具体请参考前述实施例中相应部分的限定或描述。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (20)
1.一种存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有第一材料层和第二材料层交替层叠的第一堆叠结构，所述第一堆叠结构中具有贯穿第一堆叠结构厚度的第一沟道孔，所述第一沟道孔中填充满牺牲层；
在所述第一堆叠结构和所述牺牲层上形成扩孔层；
在所述扩孔层上形成第一材料层和第二材料层交替层叠的第二堆叠结构；在所述第二堆叠结构中形成贯穿第二堆叠结构的第二沟道孔，所述第二沟道孔位于所述第一沟道孔上方，所述第二沟道孔底部暴露出所述扩孔层；刻蚀所述第二沟道孔底部暴露的扩孔层，在所述扩孔层中形成扩孔，所述扩孔的尺寸大于第二沟道孔底部的尺寸；
在所述扩孔侧壁上形成隔离层，使得所述扩孔的侧壁表面平滑，后续在扩孔处形成的存储结构的各功能层厚度均匀，并避免所述扩孔拐角处产生漏电；
形成所述扩孔后，去除所述第一沟道孔中的牺牲层。
2.如权利要求1所述的存储器的形成方法，其特征在于，所述第二沟道孔底部的尺寸小于第一沟道孔顶部的尺寸。
3.如权利要求1所述的存储器的形成方法，其特征在于，所述扩孔的尺寸大于第二沟道孔顶部的尺寸。
4.如权利要求1或2所述的存储器的形成方法，其特征在于，所述扩孔层的材料为氧化硅。
5.如权利要求4所述的存储器的形成方法，其特征在于，刻蚀所述扩孔层形成扩孔采用各项同性的湿法刻蚀工艺或者各项同性的干法刻蚀工艺。
6.如权利要求1或2所述的存储器的形成方法，其特征在于，所述第一沟道孔和第二沟道孔的尺寸从顶部到底部逐渐减小。
7.如权利要求6所述的存储器的形成方法，其特征在于，所述扩孔层的尺寸大于第二沟道孔底部的尺寸，且小于第一沟道孔顶部的尺寸。
8.如权利要求1所述的存储器的形成方法，其特征在于，在刻蚀所述第二沟道孔底部暴露的扩孔层之前，在所述第二沟道孔的侧壁表面形成保护层。
9.如权利要求8所述的存储器的形成方法，其特征在于，所述保护层的材料与牺牲层的材料相同。
10.如权利要求9所述的存储器的形成方法，其特征在于，所述保护层和牺牲层的材料为多晶硅、无定形硅或无定型碳。
11.如权利要求1所述的存储器的形成方法，其特征在于，在去除所述牺牲层后，还包括：在所述第一沟道孔、扩孔和第二沟道孔中形成存储结构，所述存储结构包括位于第一沟道孔、扩孔和第二沟道孔侧壁表面上的电荷存储层和位于电荷存储层表面的沟道层，所述电荷存储层包括位于第一沟道孔、扩孔和第二沟道孔侧壁表面上的阻挡层、位于阻挡层表面上的电荷捕获层以及位于电荷捕获层表面上的隧穿层。
12.如权利要求1或11所述的存储器的形成方法，其特征在于，将第一堆叠结构和第二堆叠结构中的第一材料层置换为控制栅。
13.一种存储器，其特征在于，包括：
半导体衬底，所述半导体衬底上形成有第一材料层和第二材料层交替层叠的第一堆叠结构，所述第一堆叠结构中具有贯穿第一堆叠结构厚度的第一沟道孔；
位于所述第一堆叠结构上的扩孔层；
位于所述扩孔层上的第一材料层和第二材料层交替层叠的第二堆叠结构；
位于所述第二堆叠结构中贯穿第二堆叠结构的第二沟道孔，所述第二沟道孔位于所述第一沟道孔上方，所述第二沟道孔底部暴露出所述扩孔层；
位于所述扩孔层中的扩孔，所述扩孔连通所述第一沟道孔和第二沟道孔，所述扩孔侧壁上形成有隔离层，所述隔离层使得所述扩孔的侧壁表面平滑，确保在扩孔处形成的存储结构的各功能层厚度均匀，并避免所述扩孔拐角处产生漏电；
所述隔离层的内径小于所述第二沟道孔底部的直径。
14.如权利要求13所述的存储器，其特征在于，所述第二沟道孔底部的尺寸小于第一沟道孔顶部的尺寸。
15.如权利要求13所述的存储器，其特征在于，所述扩孔的尺寸大于第二沟道孔底部的尺寸。
16.如权利要求13所述的存储器，其特征在于，所述扩孔的尺寸大于第二沟道孔顶部的尺寸。
17.如权利要求13所述的存储器，其特征在于，所述扩孔层的材料为氧化硅。
18.如权利要求13所述的存储器，其特征在于，所述第一沟道孔和第二沟道孔的尺寸从顶部到底部逐渐减小。
19.如权利要求13或18所述的存储器，其特征在于，所述扩孔的尺寸大于第二沟道孔底部的尺寸，且小于第一沟道孔顶部的尺寸。
20.如权利要求13所述的存储器，其特征在于，还包括：位于所述第一沟道孔、扩孔和第二沟道孔中的存储结构，所述存储结构包括位于第一沟道孔、扩孔和第二沟道孔侧壁表面上的电荷存储层和位于电荷存储层表面的沟道层，所述电荷存储层包括位于第一沟道孔、扩孔和第二沟道孔侧壁表面上的阻挡层、位于阻挡层表面上的电荷捕获层以及位于电荷捕获层表面上的隧穿层。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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