CN109817634B - 3d nand存储器及其形成方法 - Google Patents

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Abstract

一种3D NAND存储器及其形成方法，其中所述形成方法，在第一沟道孔底部的凹槽中形成半导体外延层后，在所述沟道孔的侧壁和底部上形成电荷存储层；刻蚀所述沟道孔底部上电荷存储层，以金属硅化物层作为停止层，形成暴露出金属硅化物层的开口；去除所述金属硅化物层，使所述开口暴露出半导体外延层表面。通过在半导体外延层表面形成金属硅化物层，在形成金属硅化物层时，不会对第一沟道孔侧壁的牺牲层带来氧化，从而保证第一沟道孔的特征尺寸保持不变或变化很小，从而保证工艺的稳定性。

Description

3D NAND存储器及其形成方法
技术领域
本发明涉及半导体制作领域，尤其涉及一种3D NAND存储器及其形成方法。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的3D NAND存储器。
现有3D NAND存储器的形成过程一般包括：在衬底上形成氮化硅层和氧化硅层交替层叠的堆叠层；刻蚀所述堆叠层，在堆叠层中形成沟道孔，在形成沟道孔后，刻蚀沟道孔底部的衬底，在衬底中形成凹槽；在沟道孔底部的凹槽中，通过选择性外延生长(SelectiveEpitaxial Growth)形成外延硅层，通常该外延硅层也称作SEG；在所述沟道孔中形成电荷存储层和沟道层，所述沟道层与外延硅层(SEG)连接；去除氮化硅层，在去除氮化硅层的位置形成栅极金属。
现有的3D NAND存储器形成过程中，沟道孔的特征尺寸容易产生变化，影响了工艺的稳定性。
发明内容
本发明所要解决的技术问题是在3D NAND存储器形成过程中，怎样使得沟道孔的特征尺寸保持稳定，从而保持工艺的稳定性。
本发明提供了一种3D NAND存储器的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的第一堆叠结构，所述第一堆叠结构中具有贯穿第一堆叠结构厚度的第一沟道孔，所述第一沟道孔底部的半导体衬底中具有凹槽，所述凹槽中形成有半导体外延层；
在所述半导体外延层表面形成金属硅化物层；
在所述第一沟道孔侧壁和底部上形成电荷存储层；
刻蚀所述第一沟道孔底部上的电荷存储层直至金属硅化物层，形成暴露出金属硅化物层的开口；
去除部分或全部所述金属硅化物层，使所述开口暴露出半导体外延层表面。
可选的，所述金属硅化物层的形成工艺为：在所述半导体外延层表面、第一沟道孔侧壁表面以及第一堆叠结构的表面形成金属层；进行退火，使得金属层与半导体外延层反应，形成金属硅化物层；去除未反应的金属。
可选的，去除所述金属硅化物层时，所述金属硅化物层相对于第一沟道层、电荷存储层和半导体外延层具有高的刻蚀选择比。
可选的，所述电荷存储层包括阻挡氧化层、位于阻挡氧化层上的电荷捕获层以及位于电荷捕获层上的隧穿氧化层。
可选的，还包括：在所述电荷存储层上形成第一沟道层；刻蚀所述第一沟道孔底部上的第一沟道层和电荷存储层直至金属硅化物层，形成暴露出金属硅化物层的开口。
可选的，去除部分或全部所述金属硅化物层后，去除所述第一沟道层，在电荷存储层表面以及开口的底部和侧壁表面形成第二沟道层。
可选的，除部分或全部所述金属硅化物层后，保留所述第一沟道层，在所述第一沟道层表面以及开口的底部和侧壁表面形成第二沟道层。
可选的，还包括：
在所述第一沟道孔中填充满沟道孔牺牲层；
在所述第一堆叠结构上形成的牺牲层和隔离层交替层叠的第二堆叠结构；
在所述第二堆叠结构中形成有贯穿第二堆叠结构厚度的第二沟道孔，所述第二沟道孔与第一沟道孔连通；
去除所述沟道孔牺牲层；
在所述第一沟道孔和第二沟道孔侧壁和底部上形成电荷存储层。
可选的，将牺牲层置换为控制栅。
本发明还提供了一种3D NAND存储器，包括：
半导体衬底，位于半导体衬底上的牺牲层和隔离层交替层叠的第一堆叠结构，所述第一堆叠结构中具有贯穿第一堆叠结构厚度的第一沟道孔，所述第一沟道孔底部的半导体衬底中具有凹槽，所述凹槽中形成有半导体外延层；
位于所述半导体外延层表面的金属硅化物层；
位于所述第一沟道孔侧壁和底部上的电荷存储层；
位于所述第一沟道孔底部的电荷存储层中，暴露出金属硅化物的开口。
可选的，所述金属硅化物层相对于第一沟道层、电荷存储层和半导体外延层具有高的刻蚀选择比。
可选的，所述电荷存储层包括阻挡氧化层、位于阻挡氧化层上的电荷捕获层以及位于电荷捕获层上的隧穿氧化层。
可选的，还包括：位于电荷存储层上的第一沟道层；位于所述第一沟道孔底部上的第一沟道层和电荷存储层中，暴露出金属硅化物层的开口。
可选的，还包括：
位于所述第一堆叠结构上的牺牲层和隔离层交替层叠的第二堆叠结构，所述第二堆叠结构中具有贯穿第二堆叠结构厚度的第二沟道孔，所述第二沟道孔与第一沟道孔连通；电荷存储层位于所述第一沟道孔和第二沟道孔侧壁和底部上。
与现有技术相比，本发明技术方案具有以下优点：
本发明的3D NAND存储器的形成方法，通过在半导体外延层表面形成金属硅化物层，在形成金属硅化物层时，不会对第一沟道孔侧壁的牺牲层带来氧化，从而保证第一沟道孔的特征尺寸保持不变或变化很小，从而保证工艺的稳定性；并且，通过在所述半导体外延层表面形成金属硅化物层，后续在刻蚀去除第一沟道孔底部上的第一沟道层和电荷存储层形成开口时，所述金属硅化物层作为刻蚀的停止层能很好的保护半导体外延层的表面，保证半导体外延层表面的平坦度，提高了金属硅化物层底部的半导体外延层后续与第二沟道层接触时的性能；并且，在去除所述金属硅化物层时，所述金属硅化物层相对于第一沟道层、电荷存储层以及半导体外延层的具有高的刻蚀选择比，使得沟道孔中的第一沟道层和电荷存储层以及开口两侧暴露的第一沟道层和电荷存储层被刻蚀的量很少，从而进一步保证了第一沟道孔特征尺寸的稳定，同时，在去除金属硅化物层对底部的半导体外延层的刻蚀量很小，进一步保证了半导体外延层的平坦度。
进一步，所述金属硅化物层的形成过程包括：在所述半导体外延层表面、第一沟道孔侧壁表面以及第一堆叠结构的表面形成金属层；进行退火，使得金属层与半导体外延层反应，形成金属硅化物层；去除未反应的金属，前述过程在形成金属硅化物层时，由于金属层与半导体外延层表面直接接触，形成的金属硅化物层的厚度不会受限于第一沟道孔的深度、尺寸和侧壁形貌的影响，使得形成的金属硅化物层的厚度为保持均匀，从而进一步使金属硅化物层底部剩余的半导体外延层表面能保持平坦，进一步提高了金属硅化物层底部的半导体外延层后续与第二沟道层接触时的性能。
本发明的3D NAND存储器，3D NAND存储器在半导体外延层表面具有金属硅化物层，由于在形成金属硅化物层时，不会对第一沟道孔侧壁的牺牲层带来氧化，从而保证第一沟道孔的特征尺寸保持不变或变化很小；并且，在刻蚀去除第一沟道孔底部上的第一沟道层和电荷存储层形成开口时，所述金属硅化物层作为刻蚀的停止层能很好的保护半导体外延层的表面，保证半导体外延层表面的平坦度，提高了金属硅化物层底部的半导体外延层后续与第二沟道层接触时的性能。
附图说明
图1-16为本发明实施例3D NAND存储器的形成过程的剖面结构示意图。
具体实施方式
如背景技术所言，现有的3D NAND存储器形成过程中，沟道孔的特征尺寸容易产生变化，影响了工艺的稳定性。
研究发现，现有技术形成电荷存储层和沟道层的过程一般包括：在沟道孔的侧壁和底部形成电荷存储层；在电荷存储层上形成第一沟道层；刻蚀去除沟道孔底部上的第一沟道层和电荷存储层，形成暴露出外延硅层(SEG)的表面开口；在所述开口中以及第一沟道层表面形成第二沟道层，所述第二沟道层和第一沟道层构成沟道层。而为了在形成开口时，防止外延硅层(SEG)表面受到损伤，一般在形成外延硅层(SEG)后，通过热氧化工艺在外延硅层(SEG)的表面形成一层氧化硅作为形成开口时的刻蚀停止层，而进行热氧化工艺同时对沟道孔侧壁的氮化硅层造成氧化，从而使得沟道孔的特征尺寸发生改变。
此外，通过热氧化工艺在外延硅层(SEG)的表面形成氧化硅时，由于沟道孔的深度较深，尺寸较小以及侧壁形貌的影响，氧化气体在沟道孔底部的外延硅层(SEG)表面容易分布不均匀，外延硅层(SEG)的表面氧化不均匀或不充分，使得形成的氧化硅的厚度不均匀并且剩余的外延硅层(SEG)的表面不平坦，在形成开口后再刻蚀氧化硅暴露出外延硅层(SEG)表面时，所述暴露的外延硅层(SEG)表面不平坦，在不平坦的外延硅层(SEG)表面形成第二沟道层时，容易使得第二沟道层与外延硅层(SEG)表面接触不良。并且，氧化硅作为刻蚀停止层相对于外延硅层(SEG)、沟道层和电荷存储层的材料刻蚀选择比相对较低，不利于沟道孔特征尺寸和外延硅层(SEG)表面平坦度的控制。
为此，本发明提供了一种3D NAND存储器及其形成方法，其中所述形成方法，通过在半导体外延层表面形成金属硅化物层，在形成金属硅化物层时，不会对第一沟道孔侧壁的牺牲层带来氧化，从而保证第一沟道孔的特征尺寸保持不变或变化很小，从而保证工艺的稳定性，并且，通过在所述半导体外延层表面形成金属硅化物层，后续在刻蚀去除第一沟道孔底部上的第一沟道层和电荷存储层形成开口时，所述金属硅化物层作为刻蚀的停止层能很好的保护半导体外延层的表面，保证半导体外延层表面的平坦度，提高了金属硅化物层底部的半导体外延层后续与第二沟道层接触时的性能。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1-16为本发明实施例3D NAND存储器的形成过程的剖面结构示意图。
参考图1和图2，提供半导体衬底100，所述半导体衬底100上形成有牺牲层103和隔离层104交替层叠的第一堆叠结构111，所述第一堆叠结构111中具有贯穿第一堆叠结构111厚度的第一沟道孔105，所述第一沟道孔105底部的半导体衬底100中具有凹槽106，所述凹槽106中形成有半导体外延层107。
所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
所述第一堆叠结构111包括若干交替层叠的牺牲层103和隔离层104，所述牺牲层103后续去除以形成空腔，然后在在去除牺牲层103的位置形成控制栅。所述隔离层104作为不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道孔等)之间的电学隔离。
所述牺牲层103和隔离层104交替层叠是指：在形成一层牺牲层103后，在该牺牲层103的表面形成一层隔离层104，然后依次循环进行形成牺牲层103和位于牺牲层103上的隔离层104的步骤。本实施例中，所述第一堆叠结构111的最底层为一层牺牲层103，最顶层为一层隔离层104。
所述第一堆叠结构111的层数(第一堆叠结构111中的牺牲层103和隔离层104的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述第一堆叠结构111的层数可以为8层、32层、64层等，第一堆叠结构111的层数越多，越能提高集成度。本实施例中，仅以第一堆叠结构111的层数为4层作为示例进行说明。
所述牺牲层103与隔离层104的材料不相同，后续去除牺牲层103时，使牺牲层103相对于隔离层104具有高的刻蚀选择比，因而在去除牺牲层103时，对隔离层104的刻蚀量较小或者忽略不计，保证隔离层104的平坦度。
所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层103的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述隔离层104的材料为氧化硅，牺牲层103的材料为氮化硅，所述隔离层104和牺牲层103采用化学气相沉积工艺形成。
所述第一沟道孔105通过各向异性的干法刻蚀工艺形成，所述各向异性的干法刻蚀工艺可以为等离子刻蚀工艺，在进行刻蚀工艺之前，在第一堆叠结构111上形成图形化的掩膜层，所述图形化的掩膜层具有暴露出第一堆叠结构111表面的开口，在进行刻蚀时，以所述图形化的掩膜层为掩膜，刻蚀所述第一堆叠结构111，在第一堆叠结构111中形成第一沟道孔105。
在一实施例中，所述第一堆叠结构111与半导体衬底100之间还形成有缓冲氧化层101和位于缓冲氧化层101上的介质层102，在形成第一沟道孔105后，继续刻蚀第一沟道孔105底部的缓冲氧化层101和介质层102以及部分半导体衬底100，形成凹槽106；在凹槽106中通过选择性外延工艺形成半导体外延层107(参考图4)，所述半导体外延层107的表面低于介质层102的表面高于半导体衬底100的表面，所述半导体外延层107的材料为硅、锗或硅锗，本实施例中，所述半导体外延层107的材料为硅。
在一实施例中，所述介质层102为双层堆叠结构，包括位于缓冲氧化层101上的氮化硅层和位于氮化硅层上的氧化硅层。
参考图3，在所述半导体外延层107表面形成金属硅化物层137。
所述金属硅化物层137的材料为硅化镍、硅化钨、硅化钴、硅化钽或硅化钛。
所述金属层为镍层、钨层、钴层、钽层或钛层。所述退火的氛围为惰性气体，所述退火包括第一退火和第二退火，第一退火和第二退火的温度均低于600摄氏度。
本申请中，在形成金属硅化物层137时，不会对第一沟道孔105侧壁的牺牲层103带来氧化，从而保证第一沟道孔105的特征尺寸保持不变或变化很小，从而保证工艺的稳定性；并且，通过在所述半导体外延层107表面形成金属硅化物层137，后续在刻蚀去除第一沟道孔105底部上的第一沟道层和电荷存储层形成开口时，所述金属硅化物层137作为刻蚀的停止层能很好的保护半导体外延层137的表面，保证半导体外延层137表面的平坦度，提高了金属硅化物层137底部的半导体外延层107后续与第二沟道层接触时的性能；并且，在去除所述金属硅化物层137时，所述金属硅化物层137相对于第一沟道层、电荷存储层以及半导体外延层107的具有高的刻蚀选择比，使得沟道孔中的第一沟道层和电荷存储层以及开口两侧暴露的第一沟道层和电荷存储层被刻蚀的量很少，从而进一步保证了沟道孔特征尺寸的稳定，同时，在去除金属硅化物层137对底部的半导体外延层137的刻蚀量很小，进一步保证了半导体外延层137的平坦度。
在一实施例中，所述金属硅化物层137的形成过程包括：在所述半导体外延层107表面、第一沟道孔105侧壁表面以及第一堆叠结构111的表面形成金属层(图中未示出)；进行退火，使得金属层与半导体外延层107反应，形成金属硅化物层137；去除未反应的金属，前述过程在形成金属硅化物层137时，由于金属层与半导体外延层107表面直接接触，形成的金属硅化物层137的厚度不会受限于第一沟道孔105的深度、尺寸和侧壁形貌的影响，使得形成的金属硅化物层137的厚度为保持均匀，从而进一步使金属硅化物层137底部剩余的半导体外延层107表面能保持平坦，进一步提高了金属硅化物层137底部的半导体外延层107后续与第二沟道层接触时的性能。
参考图4，在所述第一沟道孔105(参考图3)中填充满沟道孔牺牲层108。
通过形成沟道孔牺牲层108，使得第一堆叠结构111具有平坦的表面，便于后续在第一堆叠结构111上形成第二堆叠结构。
在一实施例中，沟道孔牺牲层108的形成过程为：在所述第一沟道孔105中和第一堆叠结构111表面上形成牺牲材料层，所述牺牲材料层填充满第一沟道孔105；平坦化去除第一堆叠结构111表面的牺牲材料层，在第一沟道孔105中沟道孔牺牲层108，所述平坦化可以采用化学机械研磨工艺。
所述沟道孔牺牲层108的材料可以为多晶硅、无定形硅或无定型碳。本实施例中，所述沟道孔牺牲层108的材料为多晶硅。
在其他实施例中，在形成金属硅化物层137后，不形成沟道孔牺牲层108和第二堆叠结构，直接在第一沟道孔侧壁和底部上形成电荷存储层；在电荷存储层上形成第一沟道层；刻蚀所述第一沟道孔底部上的第一沟道层和电荷存储层直至金属硅化物层，形成暴露出金属硅化物层的开口；去除部分或全部所述金属硅化物层，使所述开口暴露出半导体外延层表面。
参考图5，在所述第一堆叠结构101上形成的牺牲层109和隔离层110交替层叠的第二堆叠结构112；在所述第二堆叠结构112中形成有贯穿第二堆叠结构112厚度的第二沟道孔115，所述第二沟道孔115与第一沟道孔105连通。
所述牺牲层109后续去除以形成空腔，然后在在去除牺牲层109的位置形成控制栅。所述隔离层110作为不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道孔等)之间的电学隔离。
所述牺牲层109和隔离层110交替层叠是指：在形成一层牺牲层109后，在该牺牲层109的表面形成一层隔离层110，然后依次循环进行形成牺牲层109和位于牺牲层109上的隔离层110的步骤。本实施例中，所述第二堆叠结构112的最底层为一层牺牲层109，最顶层为一层隔离层110。
所述第二堆叠结构112的层数(第二堆叠结构112中的牺牲层109和隔离层110的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述第二堆叠结构112的层数可以为8层、32层、64层等，第二堆叠结构112的层数越多，越能提高集成度。本实施例中，仅以第二堆叠结构112的层数为4层作为示例进行说明。
所述牺牲层109与隔离层110的材料不相同，后续去除牺牲层109时，使牺牲层109相对于隔离层110具有高的刻蚀选择比，因而在去除牺牲层109时，对隔离层110的刻蚀量较小或者忽略不计，保证隔离层110的平坦度。
所述隔离层110的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层109的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述隔离层110的材料为氧化硅，牺牲层109的材料为氮化硅，所述隔离层110和牺牲层109采用化学气相沉积工艺形成。
本实施例中，刻蚀所述第二堆叠结构112形成第二沟道孔115采用各向异性的干法刻蚀工艺，在具体的实施例中，所述各向异性的干法刻蚀工艺为等离子体刻蚀工艺。
在一实施例中，在刻蚀形成第二沟道孔115时，可以过刻蚀去除部分的通孔牺牲层108。
在一实施例中，在刻蚀所述第二堆叠结构112之前，在所述第二堆叠结构112上形成缓冲氧化层113和位于缓冲氧化层113上的介质层114，在刻蚀第二堆叠结构112之前，先在介质层114和缓冲氧化层113中形成与第二沟道孔115对应的开口。
在一实施例中，所述介质层114可以为双层堆叠结构，包括位于缓冲氧化层113上的氮化硅层和位于氮化硅层表面的氧化硅层。
本实施例中，仅以一个第一堆叠结构和一个第二堆叠结构作为示例进行说明，在其他实施例中，所述第一堆叠结构和第二堆叠结构可以为多个，多个第一堆叠结构和第二堆叠结构交替堆叠。
结合参考图5和图6，去除所述沟道孔牺牲层108。
去除所述沟道孔牺牲层108采用湿法刻蚀。本实施例中，去除所述沟道孔牺牲层108采用TMAH(四甲基氢氧化铵)溶液。
参考图7和图8，在所述第一沟道孔105和第二沟道孔115侧壁和底部上形成电荷存储层116。
所述电荷存储层116用于存储电荷。在形成电荷存储层116之前，先去除所述牺牲材料层108。在一实施例中，去除所述牺牲材料层108采用湿法刻蚀工艺。
参考图8，图8为图7中形成的电荷存储层116的放大结构示意图，所述电荷存储层116包括阻挡氧化层116a、位于阻挡氧化层116a上的电荷捕获层116b以及位于电荷捕获层116b上的隧穿氧化层116c。
所述阻挡氧化层116a和隧穿氧化层116c的材料为氧化硅，所述电荷捕获层116b的材料为氮化硅。形成所述电荷捕获层116b、隧穿氧化层116c和阻挡氧化层116a采用化学气相沉积工艺。
参考图9，在电荷存储层116上形成第一沟道层117。
所述第一沟道层117可以作为沟道层的一部分，所述第一沟道层117还可以在后续刻蚀第一沟道孔105底部的电荷存储层116和金属硅化物层137时，保护电荷存储层116不会被刻蚀。
本实施例中，所述第一沟道层117的材料为多晶硅。
参考图10，刻蚀所述第一沟道孔底部105上的第一沟道层117和电荷存储层116，以金属硅化物层137作为停止层，形成暴露出金属硅化物层137的开口125。
刻蚀所述第一沟道孔底部105上的第一沟道层117和电荷存储层116采用各向异性的干法刻蚀工艺。在一实施例中，所述各向异性的干法刻蚀工艺为等离子体刻蚀工艺，等离子体刻蚀工艺采用的气体包括含碳氟的气体。
在刻蚀所述第一沟道孔底部105上的第一沟道层117和电荷存储层116时，所述金属硅化物层137被刻蚀去除的量很少，可以对刻蚀的停止过程进行很好的控制，并且所述金属硅化物层137作为刻蚀的停止层能很好的保护半导体外延层137的表面，保证半导体外延层137表面不会被过刻蚀。
参考图11，去除所述金属硅化物层137，使所述开口125暴露出半导体外延层107表面。
去除所述金属硅化物层137采用干法刻蚀或湿法刻蚀。
本实施例中，采用干法刻蚀去除所述金属硅化物层137，在一实施例中，所述干法刻蚀为各向异性的等离子刻蚀。在去除所述金属硅化物层137时，所述金属硅化物层137相对于第一沟道层117、电荷存储层以及半导体外延层107的具有高的刻蚀选择比(至少大于2:1)，使得沟道孔中的第一沟道层和电荷存储层以及开口两侧暴露的第一沟道层和电荷存储层被刻蚀的量很少，从而进一步保证了沟道孔特征尺寸的稳定，同时，在去除金属硅化物层137对底部的半导体外延层137的刻蚀量很小，进一步保证了半导体外延层137的平坦度。
采用各向异性的等离子刻蚀去除所述金属硅化物层137时，所述电荷存储层116下方的部分金属硅化物层137被保留。
需要说明的是，在刻蚀去除第一沟道孔105底部的第一沟道层117和电荷存储层116时，可以同时去除介质层114表面上的第一沟道层117和电荷存储层116。
在其他实施例中，请参考图12，采用湿法刻蚀去除所述金属硅化物层137。
在去除所述金属硅化物层137时，所述金属硅化物层137相对于第一沟道层、电荷存储层以及半导体外延层107的具有高的刻蚀选择比(至少大于2:1)，使得沟道孔中的第一沟道层和电荷存储层以及开口两侧暴露的第一沟道层和电荷存储层被刻蚀的量很少，从而进一步保证了沟道孔特征尺寸的稳定，同时，在去除金属硅化物层137对底部的半导体外延层137的刻蚀量很小，进一步保证了半导体外延层137的平坦度。
采用湿法刻蚀时，所述金属硅化物层137被全部去除。
参考图13，图13在图11的基础上进行，在第一沟道层117以及开口125的底部和侧壁表面形成第二沟道层120。
所述第二沟道层120的材料为多晶硅，形成工艺为化学气相沉积。第二沟道层120和第一沟道层117共同构成NAND存储器的第一沟道层。
在另一实施例中，在形成第二沟道层120之前，去除所述第一沟道层117。
在其他实施例中，请参考图14，图14为在图12的基础上进行，去除所述第一沟道层117(参考图12)，在电荷存储层116表面以及开口125的底部和侧壁表面形成第二沟道层120。
参考图15或图16，图15为在图13的基础上进行，图16为在图14的基础上进行，在沟道层120上形成填充层121，所述填充层121填充满第一沟道孔和第二沟道孔。
所述填充层121的材料为氧化硅或其他合适的材料。
参考图15或图16，形成沟道层120或形成填充层121后，去除第一堆叠结构111和第二堆叠结构112中的牺牲层103和牺牲层109(参考图13或图14)；在去除牺牲层103和牺牲层109的位置对应形成控制栅123和控制栅129。
去除所述牺牲层103和牺牲层109的可以采用湿法刻蚀。
所述控制栅123和控制栅129的材料可以为金属或其他的导电材料(比如多晶硅等)。本实施例中，所述导电材料为金属，所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。
在一实施例中，所述控制栅123和控制栅129与相应的隔离层104和隔离层110之间还形成有高K介质层，所述高K介质层的材料HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO。
在一实施例中，去除牺牲层103和牺牲层109时，同时去除介质层102中的氮化硅层，在氮化硅层被去除的位置对应形成选择栅132，所述选择栅132的形成过程与控制栅123和控制栅129的形成步骤相同。
本发明另一实施例中还提供了一种3D NAND存储器，请参考图10，包括：
半导体衬底100，位于半导体衬底100上的牺牲层103和隔离层104交替层叠的第一堆叠结构111，所述第一堆叠结构111中具有贯穿第一堆叠结构111厚度的第一沟道孔105，所述第一沟道孔105底部的半导体衬底100中具有凹槽，所述凹槽中形成有半导体外延层107；
位于所述半导体外延层107表面的金属硅化物层137；
位于所述第一沟道孔105侧壁和底部上的电荷存储层116；
位于所述第一沟道孔105底部的电荷存储层116中，暴露出金属硅化物137的开口125。
在一实施例中，所述电荷存储层116还具有第一沟道层117，所述开口125位于第一沟道孔105底部上的第一沟道层117和电荷存储层116中，暴露出金属硅化物层137。
所述金属硅化物层的通过以下工艺形成：在所述半导体外延层表面、第一沟道孔侧壁表面以及第一堆叠结构的表面形成金属层；进行退火，使得金属层与半导体外延层反应，形成金属硅化物层；去除未反应的金属。
所述金属硅化物层137相对于第一沟道层117、电荷存储层116和半导体外延层107的具有高的刻蚀选择比。
所述电荷存储层116包括阻挡氧化层、位于阻挡氧化层上的电荷捕获层以及位于电荷捕获层上的隧穿氧化层。
在一实施例中，还包括：
位于所述第一堆叠结构111上的牺牲层109和隔离层110交替层叠的第二堆叠结构112，所述第二堆叠结构112中具有贯穿第二堆叠结构厚度的第二沟道孔115，所述第二沟道孔115与第一沟道孔105连通；电荷存储层116位于所述第一沟道孔105和第二沟道孔115侧壁和底部上。
本实施例与前述实施例中相同或相似结构的限定或描述，在本实施例中不再赘述，具体请参考前述实施例中相应部分的限定或描述。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (14)

1.一种3D NAND存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的第一堆叠结构，所述第一堆叠结构中具有贯穿第一堆叠结构厚度的第一沟道孔，在形成所述第一沟道孔之后，于所述第一沟道孔底部的半导体衬底中形成凹槽，之后在所述凹槽中形成半导体外延层；
在所述第一沟道孔底部的所述半导体外延层表面形成金属硅化物层；
在所述第一沟道孔侧壁和底部上形成电荷存储层；
刻蚀所述第一沟道孔底部上的电荷存储层直至金属硅化物层，形成暴露出金属硅化物层的开口，以所述金属硅化物层作为刻蚀停止层能够保护所述半导体外延层的表面，保证所述半导体外延层表面的平坦度，并保证所述第一沟道孔特征尺寸的稳定性；
去除部分或全部所述金属硅化物层，使所述开口暴露出半导体外延层表面。
2.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述金属硅化物层的形成工艺为：在所述半导体外延层表面、第一沟道孔侧壁表面以及第一堆叠结构的表面形成金属层；进行退火，使得金属层与半导体外延层反应，形成金属硅化物层；去除未反应的金属。
3.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，去除所述金属硅化物层时，所述金属硅化物层相对于第一沟道层、电荷存储层和半导体外延层具有高的刻蚀选择比。
4.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述电荷存储层包括阻挡氧化层、位于阻挡氧化层上的电荷捕获层以及位于电荷捕获层上的隧穿氧化层。
5.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，还包括：
在所述电荷存储层上形成第一沟道层；刻蚀所述第一沟道孔底部上的第一沟道层和电荷存储层直至金属硅化物层，形成暴露出金属硅化物层的开口。
6.如权利要求5所述的3D NAND存储器的形成方法，其特征在于，去除部分或全部所述金属硅化物层后，去除所述第一沟道层，在电荷存储层表面以及开口的底部和侧壁表面形成第二沟道层。
7.如权利要求5所述的3D NAND存储器的形成方法，其特征在于，去除部分或全部所述金属硅化物层后，保留所述第一沟道层，在所述第一沟道层表面以及开口的底部和侧壁表面形成第二沟道层。
8.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，还包括：
在所述第一沟道孔中填充满沟道孔牺牲层；
在所述第一堆叠结构上形成的牺牲层和隔离层交替层叠的第二堆叠结构；
在所述第二堆叠结构中形成有贯穿第二堆叠结构厚度的第二沟道孔，所述第二沟道孔与第一沟道孔连通；
去除所述沟道孔牺牲层；
在所述第一沟道孔和第二沟道孔侧壁和底部上形成电荷存储层。
9.如权利要求1或8所述的3D NAND存储器的形成方法，其特征在于，将牺牲层置换为控制栅。
10.一种3D NAND存储器，其特征在于，包括：
半导体衬底，位于半导体衬底上的牺牲层和隔离层交替层叠的第一堆叠结构，所述第一堆叠结构中具有贯穿第一堆叠结构厚度的第一沟道孔，所述第一沟道孔底部的半导体衬底中具有凹槽，所述凹槽中形成有半导体外延层；
位于所述第一沟道孔底部的所述半导体外延层表面的金属硅化物层；
位于所述第一沟道孔侧壁和底部上的电荷存储层；
位于所述第一沟道孔底部的电荷存储层中，暴露出金属硅化物的开口，所述开口是以所述金属硅化物层为刻蚀停止层通过刻蚀所述第一沟道孔底部的所述电荷存储层形成的，以所述金属硅化物层作为刻蚀停止层能够保护所述半导体外延层的表面，保证所述半导体外延层表面的平坦度，并保证所述第一沟道孔特征尺寸的稳定性，后续通过去除部分或全部所述金属硅化物层，能够使所述开口暴露出半导体外延层表面。
11.如权利要求10所述的3D NAND存储器，其特征在于，所述金属硅化物层相对于第一沟道层、电荷存储层和半导体外延层具有高的刻蚀选择比。
12.如权利要求10所述的3D NAND存储器，其特征在于，所述电荷存储层包括阻挡氧化层、位于阻挡氧化层上的电荷捕获层以及位于电荷捕获层上的隧穿氧化层。
13.如权利要求10所述的3D NAND存储器，其特征在于，还包括：位于电荷存储层上的第一沟道层；位于所述第一沟道孔底部上的第一沟道层和电荷存储层中，暴露出金属硅化物层的开口。
14.如权利要求10所述的3D NAND存储器，其特征在于，还包括：
位于所述第一堆叠结构上的牺牲层和隔离层交替层叠的第二堆叠结构，所述第二堆叠结构中具有贯穿第二堆叠结构厚度的第二沟道孔，所述第二沟道孔与第一沟道孔连通；电荷存储层位于所述第一沟道孔和第二沟道孔侧壁和底部上。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110085596B (zh) * 2019-03-29 2022-03-25 长江存储科技有限责任公司 三维存储器及其制备方法、及电子设备
CN110176461B (zh) * 2019-06-17 2020-04-10 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN111106116B (zh) * 2020-01-02 2022-09-09 长江存储科技有限责任公司 一种三维存储器的制备方法以及三维存储器
CN111403403B (zh) * 2020-03-31 2023-05-26 长江存储科技有限责任公司 三维存储器及其制造方法
CN112185980B (zh) * 2020-09-09 2022-10-11 长江存储科技有限责任公司 一种三维存储器及其制作方法
WO2022083299A1 (en) * 2020-10-19 2022-04-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
CN112259549A (zh) * 2020-10-19 2021-01-22 长江存储科技有限责任公司 一种半导体器件的制造方法及半导体器件
CN113924647B (zh) * 2020-10-19 2023-08-18 长江存储科技有限责任公司 三维存储器器件以及用于形成所述三维存储器器件的方法
CN112466889A (zh) * 2020-11-26 2021-03-09 长江存储科技有限责任公司 三维存储器及其制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080036830A (ko) * 2006-10-24 2008-04-29 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
US8658499B2 (en) * 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
KR20140025631A (ko) * 2012-08-21 2014-03-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9099496B2 (en) * 2013-04-01 2015-08-04 Sandisk Technologies Inc. Method of forming an active area with floating gate negative offset profile in FG NAND memory
CN104701242B (zh) * 2013-12-05 2018-10-16 中芯国际集成电路制造(上海)有限公司 接触孔的刻蚀方法
CN105374753B (zh) * 2014-07-07 2019-07-05 中芯国际集成电路制造(上海)有限公司 一种存储器的制造方法
CN109196645B (zh) * 2018-06-08 2019-09-10 长江存储科技有限责任公司 用于形成三维存储器件的双堆栈沟道孔结构的方法
CN109148461B (zh) * 2018-08-17 2021-02-12 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109087916B (zh) * 2018-09-21 2019-12-13 长江存储科技有限责任公司 形成三维存储器的方法

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