KR20080036830A - 비휘발성 메모리 소자 및 그 형성방법 - Google Patents
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Abstract
비휘발성 메모리 소자 및 그 형성방법이 제공된다. 상기 비휘발성 메모리 소자는 셀 영역과 주변 영역을 포함하는 반도체 기판, 상기 셀 영역 상의 워드 라인들, 상기 워드 라인들 상의 제 1 금속 실리사이드막, 상기 워드 라인들 사이의 상기 셀 영역 상의 콘택 패드 및 상기 콘택 패드 상의 제 2 금속 실리사이드막을 포함한다.
콘택 패드, 금속 실리사이드막, 비트라인 콘택
Description
도 1은 본 발명의 실시예에 따른 노어형 플래시 메모리 소자를 설명하기 위한 평면도이다.
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 3 내지 10은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
110b: 터널링 절연 패턴 120b: 전하저장 패턴
135a: 콘택 패드 140a: 게이트간 절연 패턴
150a: 게이트 도전 패턴 160: 스페이서
170a: 제 1 금속 실리사이드막 170b: 제 2 금속 실리사이드막
170c: 제 3 금속 실리사이드막 180: 식각저지막
190a: 비트라인 콘택 190b: 콘택 플러그
본 발명은 비휘발성 메모리 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 금속 실리사이드막을 가지는 비휘발성 메모리 소자 및 그 형성방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 소자(volatile memory device)와 전기의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 소자(nonvolatile memory device)로 구분된다. 플래시 메모리 소자는 비휘발성 메모리 소자로서, 프로그램 및 소거가 가능한 이피롬(EPROM:Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM:Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 장치이다. 플래시 메모리 소자는 노아형(NOR type)과 낸드형(NAND type)으로 구분될 수 있다. 노어형 플래시 메모리 소자는 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르다. 그러나, 2셀당 1개의 비트라인 콘택이 필요하다. 상기 비트라인 콘택이 형성되기 전에, 오믹층(ohmic layer)으로서 반도체 기판 상에 금속 실리사이드막이 형성된다.
상기 금속 실리사이드막이 형성될 때, 워드 라인의 터널링 절연막으로 내열성 금속(refractory metal) 원자가 침투(encroachment)하여 터널링 절연막의 특성이 열화된다. 노어형 플래시 메모리 소자가 고집적화됨에 따라, 이러한 현상은 더욱 심화될 수 있다. 또한, 상기 비트라인 콘택이 오정렬되는 경우, 상기 비트라인 콘택과 워드 라인의 간격이 서로 다르므로 인접한 워드 라인의 문턱 전압이 달라질 수 있다. 이에 따라, 비휘발성 메모리 소자의 신뢰성이 저하될 수 있다.
본 발명의 목적은 문턱 전압 산포 특성 및 신뢰성이 향상된 비휘발성 메모리 소자 및 그 형성방법을 제공하는 것이다.
본 발명의 실시예에 따른 비휘발성 메모리 소자는 셀 영역과 주변 영역을 포함하는 반도체 기판, 상기 셀 영역 상의 워드 라인들, 상기 워드 라인들 상의 제 1 금속 실리사이드막, 상기 워드 라인들 사이의 상기 셀 영역 상의 콘택 패드 및 상기 콘택 패드 상의 제 2 금속 실리사이드막을 포함한다.
상기 콘택 패드는 상기 워드 라인들 사이에 자기 정렬될 수 있다. 상기 콘택 패드는 폴리 실리콘을 포함할 수 있다.
상기 제 1 금속 실리사이드막 및 상기 제 2 금속 실리사이드막은 코발트 실리사이드를 포함할 수 있다.
상기 비휘발성 메모리 소자는 상기 워드 라인들과 인접한 상기 반도체 기판에 제공되며, 상기 콘택 패드와 접하는 불순물 영역을 더 포함할 수 있다.
상기 비휘발성 메모리 소자는 상기 워드 라인들 사이의 측벽에 제공된 스페이서, 상기 스페이서와 상기 제 1 금속 실리사이드막을 덮되, 상기 제 2 금속 실리사이드막을 노출하는 개구부를 가지는 식각저지막 및 상기 개구부에, 상기 제 2 금속 실리사이드와 연결되는, 비트라인 콘택을 더 포함할 수 있다.
상기 비휘발성 메모리 소자는 상기 주변 영역 상의 게이트 패턴, 상기 게이트 패턴의 측벽에 제공된 스페이서, 상기 게이트 패턴과 인접한 상기 반도체 기판에 제공된 불순물 영역 및 상기 게이트 패턴 및 상기 불순물 영역 상에 제 3 금속 실리사이드막을 더 포함할 수 있다.
상기 제 1 금속 실리사이드막, 상기 제 2 금속 실리사이드막 및 상기 제 3 금속 실리사이드막은 코발트 실리사이드를 포함할 수 있다.
상기 비휘발성 메모리 소자는 상기 게이트 패턴 상의 제 3 금속 실리사이드막 및 상기 스페이서를 덮되, 상기 불순물 영역 상의 상기 제 3 금속 실리사이드막을 노출하는 개구부를 갖는 식각저지막 및 상기 개구부에, 상기 불순물 영역 상의 상기 제 3 금속 실리사이드막과 연결되는 콘택 플러그를 더 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자의 형성방법은 셀 영역과 주변 영역을 포함하는 반도체 기판을 준비하는 것, 상기 셀 영역 상에 터널링 절연 패턴, 전하저장 패턴, 게이트간 절연 패턴, 게이트 도전 패턴을 포함하는 워드 라인들을 형성하는 것, 상기 워드 라인들 사이의 상기 셀 영역 상에, 콘택 패드, 게이트간 절연 패턴, 게이트 도전 패턴을 포함하는 더미 워드 라인을 형성하는 것, 상기 더미 워드 라인의 상기 게이트 도전 패턴 및 상기 게이트간 절연 패턴을 제거하는 것 그리고 상기 워드 라인들 상에 제 1 금속 실리사이드막과 상기 콘택 패드 상에 제 2 금속 실리사이드막을 형성하는 것을 포함한다.
상기 워드 라인들 및 상기 더미 워드 라인을 형성하는 것은 상기 활성 영역 상에 터널링 절연막을 형성하는 것, 상기 터널링 절연막 상에 전하저장막을 형성하 는 것, 상기 전하저장막을 패터닝하여 예비 전하저장 패턴들을 형성하는 것, 상기 예비 전하저장 패턴들 사이의 터널링 절연막을 제거하여 상기 반도체 기판을 노출하는 것, 상기 노출된 반도체 기판 상에 예비 콘택 패드을 형성하는 것, 상기 예비 전하저장 패턴들 및 상기 예비 콘택 패드 상에 게이트간 절연막 및 게이트 도전막을 형성하는 것, 상기 터널링 절연막, 상기 예비 전하 저장 패턴들, 상기 게이트간 절연막 및 상기 게이트 도전막을 패터닝하여 상기 워드 라인들을 형성하는 것 그리고 상기 예비 콘택 패드, 상기 게이트간 절연막 및 상기 게이트 도전막을 패터닝하여 상기 더미 워드 라인들을 형성하는 것을 포함할 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 상기 터널링 절연막을 제거하기 전에, 상기 예비 전하저장 패턴들 사이에 불순물 영역을 형성하는 것을 더 포함할 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 상기 제 1 금속 실리사이드막 및 상기 제 2 금속 실리사이드막을 형성하기 전에, 상기 워드 라인들 사이의 측벽에 스페이서를 형성하는 것을 더 포함하되, 상기 스페이서는 상기 워드 라인들과 상기 콘택 패드 사이의 공간을 채우도록 형성될 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 상기 스페이서, 상기 제 1 금속 실리사이드막 및 상기 제 2 금속 실리사이드막을 덮는 식각저지막을 형성하는 것 그리고 상기 식각저지막을 관통하여 상기 제 2 금속 실리사이드막과 연결되는 비트라인 콘택을 형성하는 것을 더 포함할 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 상기 주변 영역의 반도체 기판 상 에 게이트 패턴을 형성하는 것, 상기 게이트 패턴과 인접하는 상기 반도체 기판에 불순물 영역을 형성하는 것, 상기 게이트 패턴의 측벽에 스페이서를 형성하는 것 그리고 상기 게이트 패턴 및 상기 불순물 영역 상에 제 3 금속 실리사이드막을 형성하는 것을 더 포함할 수 있다.
상기 제 1 금속 실리사이드막, 상기 제 2 금속 실리사이드막 및 상기 제 3 금속 실리사이드막은 동시에 형성될 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 상기 제 3 금속 실리사이드막 및 상기 스페이서를 덮는 식각저지막을 형성하는 것 그리고 상기 식각저지막을 관통하며, 상기 불순물 영역 상의 제 3 금속 실리사이드막과 연결되는 콘택 플러그를 형성하는 것을 더 포함할 수 있다.
이하, 본 발명의 실시예에 따른 비휘발성 메모리 소자 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 노어형 플래시 메모리 소자를 설명하기 위한 평면도이다.
도 1을 참조하면, 셀 영역과 주변 영역을 포함하는 반도체 기판이 준비된다. 상기 반도체 기판 상에 소자분리막에 의하여 정의된 활성영역(ACT)이 제공된다. 상기 활성영역(ACT)과 소자분리막을 가로지르는 워드 라인들(WL)이 배열된다. 상기 워드 라인들(WL)의 일측에 자기 정렬된 소오스 라인(SL)이 제공되며, 두 개의 워드 라인들(WL)이 하나의 소오스 라인(SL)을 공유할 수 있다. 상기 소오스 라인(SL)은 소오스 라인 콘택(SLC)에 의하여 공통 소오스 라인(미도시)과 전기적으로 연결된다. 상기 워드 라인들(WL) 타측의 드레인 영역은 비트라인 콘택(BLC)에 의하여 비트라인(미도시)과 전기적으로 연결된다.
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다. 도 2는 도 1의 Ⅰ-Ⅰ´라인 및 Ⅱ-Ⅱ´라인을 따라 취해진 단면도이다. 도 2의 주변 영역(P)은 도 1에 도시되지 않은 부분이다.
도 2를 참조하면, 셀 영역(C)과 주변 영역(P)을 포함하는 반도체 기판(100)이 준비된다. 상기 셀 영역(C)에 활성 영역을 정의하는 소자분리막(105)이 제공된다. 상기 소자분리막(105)과 활성 영역을 가로지르는 워드 라인들(WL)이 제공된다. 상기 워드 라인들(WL)은 터널링 절연 패턴(110b), 전하저장 패턴(120b), 게이트간 절연 패턴(140b) 및 게이트 도전 패턴(150a)을 포함할 수 있다. 상기 터널링 절연 패턴(110b)은 활성 영역 상에 제공된 실리콘 산화막을 포함할 수 있다. 상기 전하저장 패턴(120b)은 엔-형 불순물 또는 피-형 불순물이 도핑된 폴리 실리콘을 포함 할 수 있다. 상기 게이트간 절연 패턴(140b)은 산화막-질화막-산화막(oxide-nitride-oxide)을 포함할 수 있다. 상기 게이트 도전 패턴(150a)은 폴리 실리콘을 포함할 수 있다. 상기 워드 라인들(WL) 상에 제 1 금속 실리사이드막(170a)이 제공된다. 상기 워드 라인들(WL) 일측의 상기 반도체 기판(100)에 드레인 영역(130a)이 제공된다. 상기 드레인 영역(130a) 상에 콘택 패드(135a)가 제공된다. 상기 콘택 패드(135a)는 상기 워드 라인들(WL) 사이에 자기 정렬되어 제공될 수 있다. 이에 의해, 상기 콘택 패드(135a)와 상기 워드 라인들(WL)의 간격이 일정하게 유지되어, 상기 워드 라인들(WL)의 문턱 전압이 동일하게 유지될 수 있다. 상기 콘택 패드(135a)는 폴리 실리콘을 포함할 수 있다. 상기 콘택 패드(135a) 상에 제 2 금속 실리사이드막(170b)이 제공된다. 상기 제 1 금속 실리사이드막(170a) 및 상기 제 2 금속 실리사이드막(170b)은 코발트 실리사이드막(CoSix)을 포함할 수 있다. 상기 제 2 금속 실리사이드막(170b)이 상기 콘택 패드(135a) 상에 제공됨으로써, 내열성 금속(코발트) 원자가 상기 터널링 절연 패턴(110b)으로 침입(encroachment)하는 것이 방지될 수 있다.
상기 워드 라인들(WL) 타측의 반도체 기판(100)에 자기 정렬된 소오스 라인(130b)이 제공될 수 있다. 상기 콘택 패드(135a)와 상기 워드 라인들(WL)의 사이 공간을 채우면서, 상기 워드 라인들(WL)의 측벽에 스페이서(160)가 제공된다. 상기 스페이서(160)는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 제 1 금속 실리사이드막(170a) 및 상기 스페이서(160)를 덮는 식각 저지막(180)이 제공된다. 상기 식각저지막(180)은 상기 제 2 금속 실리사이드막(170b)을 노출하는 개구부를 가질 수 있다. 상기 식각 저지막(180) 상에 층간 절연막(185)이 제공된다. 상기 층간 절연막(185)은 실리콘 산화막을 포함할 수 있다. 상기 식각저지막(180)의 개구부 및 상기 층간 절연막(185)에, 상기 제 2 금속 실리사이드막(170b)에 연결되는 비트라인 콘택(190a)이 제공된다.
상기 주변 영역(P)에 활성 영역을 정의하는 소자분리막(105)이 제공된다. 상기 주변 영역(P)의 활성 영역에 게이트 패턴(G)이 제공된다. 상기 게이트 패턴(G)은 반도체 기판(100) 상의 게이트 절연 패턴(115a), 제 1 게이트 전극(125a) 및 제 2 게이트 전극(150b)을 포함할 수 있다. 상기 게이트 패턴(G)의 측벽에 스페이서(160)가 제공된다. 상기 게이트 패턴(G)과 인접한 상기 반도체 기판(100)에 불순물 영역(102)이 제공된다. 상기 불순물 영역(102)은 소오스/드레인 영역일 수 있다. 상기 제 2 게이트 전극(150b) 및 상기 불순물 영역(102) 상에 제 3 금속 실리사이드막(170c)이 제공된다. 상기 제 3 금속 실리사이드막(170c)은 상기 제 2 금속 실리사이드막(170b) 및 상기 제 1 금속 실리사이드막(170a)과 동일한 물질, 예를 들면 코발트 실리사이드를 포함할 수 있다. 상기 게이트 패턴(G) 상의 제 3 금속 실리사이드막(170c) 및 상기 스페이서(160)를 덮되, 상기 불순물 영역(102) 상의 제 3 금속 실리사이드막(170c)을 노출하는 개구부를 가지는 식각저지막(180)이 제공된다. 상기 식각저지막(180)을 덮는 층간 절연막(185)이 제공된다. 상기 식각저지막(180)의 개구부 및 층간 절연막(185)에, 상기 불순물 영역(102) 상의 제 3 금속 실리사이드막(170c)과 연결되는 콘택 플러그(190b)가 제공된다.
도 3 내지 10은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 단면도이다. 도 3 내지 10은 도 1의 Ⅰ-Ⅰ´라인 및 Ⅱ-Ⅱ´라인을 따라 취해진 단면도이다. 도 3 내지 10의 주변 영역(P)은 도 1에 도시되지 않은 부분이다.
도 3을 참조하면, 셀 영역(C)과 주변 영역(P)을 포함하는 반도체 기판(100)이 준비된다. 상기 셀 영역(C) 및 주변 영역(P)의 반도체 기판(100)에 패드 산화막 및 하드 마스크막이 형성된다. 상기 하드 마스크막을 마스크로 식각 공정을 진행하여, 반도체 기판(100)에 트렌치가 형성된다. 상기 트렌치에 절연막을 채운 후, 평탄화 공정에 의하여 상기 하드 마스크막의 상부면이 노출되어 소자분리막(105)이 형성된다. 상기 소자분리막(105)에 의하여 활성 영역이 정의된다. 상기 노출된 하드 마스크막 및 패드 산화막이 제거된다. 상기 셀 영역(C)의 활성 영역 상에 터널링 절연막(110)이 형성된다. 상기 터널링 절연막(110)은 열 산화 공정으로 형성될 수 있다. 상기 터널링 절연막(110) 상에, 상기 소자분리막(105)에 자기 정렬된 전하저장막(120)이 형성된다. 상기 전하저장막(120)은 화학 기상 증착 방법으로 형성된 폴리 실리콘을 포함할 수 있다. 상기 주변 영역(P)에 소자분리막(105)이 형성된 후, 활성 영역 상에 게이트 절연막(115)이 형성된다. 상기 게이트 절연막(115) 상에 제 1 게이트 전극막(125)이 형성된다. 상기 제 1 게이트 전극막(125)은 화학 기상 증착 방법으로 형성된 폴리 실리콘을 포함할 수 있다.
도 4를 참조하면, 상기 전하저장막(120)을 패터닝하여 예비 전하저장 패턴들(120a)이 형성된다. 상기 예비 전하저장 패턴들(120a)은 워드 라인들이 형성될 영역을 정의한다. 상기 반도체 기판(100)에 이온 주입 공정을 진행하여, 상기 예비 전하저장 패턴들(120a) 사이의 반도체 기판(100)에 불순물 영역(130)이 형성된다. 상기 불순물 영역(130)은 비트라인 콘택과 전기적으로 연결되는 드레인 영역일 수 있다. 상기 불순물 영역(130)이 형성된 후, 상기 예비 전하저장 패턴(120a) 사이의 터널링 절연막(110)이 제거되어 예비 터널링 절연 패턴(110a)이 형성된다. 상기 터널링 절연막(110)을 제거하는 것은 습식 식각 공정을 포함할 수 있다.
도 5를 참조하면, 상기 예비 전하저장 패턴(120a) 사이에, 상기 불순물 영역(130)과 접하는 예비 콘택 패드(135)가 형성된다. 상기 예비 콘택 패드(135)를 형성하는 것은 상기 예비 전하저장 패턴(120a) 사이를 채우는 도핑된 폴리 실리콘막을 형성한 후, 상기 예비 전하저장 패턴(120a)의 상부면을 노출하는 평탄화 공정을 진행하는 것을 포함할 수 있다. 상기 소자분리막(105)의 상부가 리세스된다. 상기 소자분리막(105)의 상부를 리세스하는 것은 커플링 비(coupling ratio)를 증가시키기 위한 것이다. 상기 예비 전하저장 패턴(120a), 상기 예비 콘택 패드(135) 및 상기 소자분리막(105)을 덮는 게이트간 절연막(140)이 형성된다. 상기 게이트간 절연막(140)은 화학 기상 증착 방법으로 형성된 산화막-질화막-산화막을 포함할 수 있다. 상기 주변 영역(P) 상에 형성된 게이트간 절연막(140)이 제거된다. 상기 셀 영역(C)의 게이트간 절연막(140) 및 주변 영역(P)의 상기 제 1 게이트 전극막(125) 상에 게이트 도전막(150)이 형성된다. 상기 게이트 도전막(150)은 화학 기상 증착 방법으로 형성된 폴리 실리콘을 포함할 수 있다.
도 6을 참조하면, 상기 예비 터널링 절연 패턴(110a), 예비 전하저장 패 턴(120b), 게이트간 절연막(140) 및 게이트 도전막(150)을 패터닝하여 워드 라인들(WL)이 형성된다. 상기 워드 라인들(WL)은 터널링 절연 패턴(110b), 전하저장 패턴(120b), 게이트간 절연 패턴(140a) 및 게이트 도전 패턴(150a)을 포함할 수 있다. 상기 워드 라인들(WL) 사이에, 예비 콘택 패드(135), 게이트간 절연막(140) 및 게이트 도전막(150)을 패터닝하여 더미 워드 라인(DWL)이 형성된다. 상기 더미 워드 라인(DWL)은 콘택 패드(135), 게이트간 절연 패턴(140a) 및 게이트 도전 패턴(150a)을 포함할 수 있다. 상기 워드 라인들(WL) 및 상기 더미 워드 라인(DWL)은 동시에 패터닝되어 형성될 수 있다.
도 7을 참조하면, 상기 워드 라인들(WL) 및 상기 더미 워드 라인(DWL)을 형성한 후, 이온 주입 공정을 진행하여 소오스 영역(130b) 및 드레인 영역(130a)이 형성된다. 상기 소오스 영역(130b)을 형성하는 것은 SAS(Self Align Source line) 공정을 포함할 수 있다. 상기 워드 라인들(WL)을 덮는 포토 레지스트 패턴이 형성된 후, 식각 공정을 진행하여 상기 더미 워드 라인(DWL)의 게이트 도전 패턴(150a) 및 게이트간 절연 패턴(140a)이 제거될 수 있다. 또한, 주변 영역(P)에 게이트 패턴(G)이 형성된다. 상기 게이트 패턴(G)은 반도체 기판(100) 상의 게이트 절연 패턴(115a), 제 1 게이트 전극(125a) 및 제 2 게이트 전극(150b)을 포함할 수 있다. 상기 게이트 패턴(G)을 형성하는 것과 상기 더미 워드 라인(DWL)의 게이트 도전 패턴(150a)을 제거하는 것은 동시에 진행될 수 있다. 상기 셀 영역(C)과 상기 주변 영역(P)에 재산화 공정이 진행될 수 있다. 상기 재산화 공정은 상기 워드 라인들(WL) 및 게이트 패턴(G)의 형성 과정에서 발생하는 터널링 절연 패턴(110b) 및 게이트 절연 패턴(115a)의 손상을 치유하기 위한 것이다.
도 8을 참조하면, 상기 주변 영역(P)의 게이트 패턴(G)과 인접하는 반도체 기판(100)에 불순물 영역(102)이 형성된다. 상기 불순물 영역(102)은 소오스/드레인 영역일 수 있다. 상기 워드 라인들(WL) 및 게이트 패턴(G) 측벽에 스페이서(160)가 형성된다. 상기 스페이서(160)를 형성하는 것은 상기 콘택 패드(135a) 상의 잔존하는 게이트간 절연 패턴(140a)을 제거하는 것을 포함할 수 있다. 상기 스페이서(160)는 실리콘 산화막 또는 실리콘 질화막을 형성한 후, 전면 이방성 식각 공정을 진행하여 형성될 수 있다. 상기 스페이서(160)는 상기 콘택 패드(135a)와 워드 라인들(WL) 사이의 공간을 채우도록 형성될 수 있다.
도 9를 참조하면, 상기 워드 라인들(WL) 및 상기 콘택 패드(135a) 상에 각각 제 1 금속 실리사이드막(170a) 및 제 2 금속 실리사이드막(170b)이 형성된다. 상기 제 1 금속 실리사이드막(170a) 및 제 2 금속 실리사이드막(170b)을 형성하는 것은 상기 워드 라인들(WL) 및 상기 콘택 패드(135a)를 덮는 코발트(Co)막을 형성한 후, 열처리 공정을 진행하여 코발트 실리사이드막을 형성하는 것을 포함할 수 있다. 상기 제 1 금속 실리사이드막(170a) 및 제 2 금속 실리사이드막(170b)은 자기 정렬된 실리사이드(salicide) 공정으로 형성될 수 있다. 상기 주변 영역(P)의 게이트 패턴(G) 및 불순물 영역(102) 상에 제 3 금속 실리사이드막(170c)이 형성된다. 상기 제 3 금속 실리사이드막(170c)은 상기 제 1 금속 실리사이드막(170a) 및 제 2 금속 실리사이드막(170b)과 동시에 형성될 수 있다. 상기 제 2 금속 실리사이드막(170b)은 상기 콘택 패드(135a) 상에서 형성되므로, 내열성 금속 원자의 침 입(encroachment)이 방지될 수 있다. 이에 따라, 터널링 절연 패턴(110b)의 열화가 방지되며, 비휘발성 메모리 소자의 신뢰성이 향상될 수 있다.
도 10을 참조하면, 상기 제 1 금속 실리사이드막(170a), 제 2 금속 실리사이드막(170b), 제 3 금속 실리사이드막(170c) 및 스페이서(160)를 덮는 식각저지막(180)이 형성된다. 상기 식각저지막(180)은 화학 기상 증착 방법으로 형성된 실리콘 질화막을 포함할 수 있다. 상기 식각저지막(180)을 덮는 층간 절연막(185)이 형성된다. 상기 층간 절연막(185)은 화학 기상 증착 방법 또는 스핀 온 글래스(spin on glass) 방법으로 형성된 실리콘 산화막을 포함할 수 있다. 상기 층간 절연막(185)에, 상기 식각저지막(180)을 관통하여 상기 제 2 금속 실리사이드막(170b) 및 제 3 금속 실리사이드막(170c)과 각각 연결되는 비트라인 콘택(190a) 및 콘택 플러그(190b)가 형성된다. 상기 비트라인 콘택(190a)은 상기 드레인 영역(130a)과 비트라인(미도시)을 전기적으로 연결시킨다.
본 발명의 실시예에 따르면, 워드 라인들 사이의 드레인 영역 상에 콘택 패드가 형성된다. 상기 콘택 패드는 워드 라인들과 동시에 패터닝되어 형성될 수 있다. 상기 콘택 패드는 워드 라인들 사이에 자기 정렬되어 형성될 수 있다. 따라서, 상기 콘택 패드와 워드 라인들의 간격이 일정하게 형성되어, 인접한 워드 라인들의 문턱전압이 동일하게 유지될 수 있다. 또한 콘택 패드가 형성됨으로써, 내열성 금속 원자가 터널링 절연 패턴으로 침입하는 것이 방지될 수 있다. 이에 따라, 비휘발성 메모리 소자의 신뢰성이 향상될 수 있다.
Claims (17)
- 셀 영역과 주변 영역을 포함하는 반도체 기판;상기 셀 영역 상의 워드 라인들;상기 워드 라인들 상의 제 1 금속 실리사이드막;상기 워드 라인들 사이의, 상기 셀 영역 상의, 콘택 패드; 및상기 콘택 패드 상의 제 2 금속 실리사이드막을 포함하는 비휘발성 메모리 소자.
- 청구항 2에 있어서,상기 콘택 패드는 상기 워드 라인들 사이에 자기 정렬된 것을 특징으로 하는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 콘택 패드는 폴리 실리콘인 것을 특징으로 하는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 제 1 금속 실리사이드막 및 상기 제 2 금속 실리사이드막은 코발트 실리사이드를 포함하는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 워드 라인들과 인접한 상기 반도체 기판에 제공되며, 상기 콘택 패드와 접하는 불순물 영역을 더 포함하는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 워드 라인들 사이의 측벽에 제공된 스페이서;상기 스페이서와 상기 제 1 금속 실리사이드막을 덮되, 상기 제 2 금속 실리사이드막을 노출하는 개구부를 가지는 식각저지막; 및상기 개구부에, 상기 제 2 금속 실리사이드와 연결되는, 비트라인 콘택을 더 포함하는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 주변 영역 상의 게이트 패턴;상기 게이트 패턴의 측벽에 제공된 스페이서;상기 게이트 패턴과 인접한 상기 반도체 기판에 제공된 불순물 영역; 및상기 게이트 패턴 및 상기 불순물 영역 상에 제 3 금속 실리사이드막을 더 포함하는 비휘발성 메모리 소자.
- 청구항 7에 있어서,상기 제 1 금속 실리사이드막, 상기 제 2 금속 실리사이드막 및 상기 제 3 금속 실리사이드막은 코발트 실리사이드를 포함하는 비휘발성 메모리 소자.
- 청구항 7에 있어서,상기 게이트 패턴 상의 제 3 금속 실리사이드막 및 상기 스페이서를 덮되, 상기 불순물 영역 상의 상기 제 3 금속 실리사이드막을 노출하는 개구부를 갖는 식각저지막; 및상기 개구부에, 상기 불순물 영역 상의 상기 제 3 금속 실리사이드막과 연결되는 콘택 플러그를 더 포함하는 비휘발성 메모리 소자.
- 셀 영역과 주변 영역을 포함하는 반도체 기판을 준비하는 것;상기 셀 영역 상에 터널링 절연 패턴, 전하저장 패턴, 게이트간 절연 패턴, 게이트 도전 패턴을 포함하는 워드 라인들을 형성하는 것;상기 워드 라인들 사이의 상기 셀 영역 상에, 콘택 패드, 게이트간 절연 패턴, 게이트 도전 패턴을 포함하는 더미 워드 라인을 형성하는 것;상기 더미 워드 라인의 상기 게이트 도전 패턴 및 상기 게이트간 절연 패턴을 제거하는 것; 그리고상기 워드 라인들 상에 제 1 금속 실리사이드막과 상기 콘택 패드 상에 제 2 금속 실리사이드막을 형성하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 10에 있어서,상기 워드 라인들 및 상기 더미 워드 라인을 형성하는 것은:상기 활성 영역 상에 터널링 절연막을 형성하는 것;상기 터널링 절연막 상에 전하저장막을 형성하는 것;상기 전하저장막을 패터닝하여 예비 전하저장 패턴들을 형성하는 것;상기 예비 전하저장 패턴들 사이의 터널링 절연막을 제거하여 상기 반도체 기판을 노출하는 것;상기 노출된 반도체 기판 상에 예비 콘택 패드을 형성하는 것;상기 예비 전하저장 패턴들 및 상기 예비 콘택 패드 상에 게이트간 절연막 및 게이트 도전막을 형성하는 것;상기 터널링 절연막, 상기 예비 전하 저장 패턴들, 상기 게이트간 절연막 및 상기 게이트 도전막을 패터닝하여 상기 워드 라인들을 형성하는 것; 그리고상기 예비 콘택 패드, 상기 게이트간 절연막 및 상기 게이트 도전막을 패터닝하여 상기 더미 워드 라인을 형성하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 11에 있어서,상기 터널링 절연막을 제거하기 전에,상기 예비 전하저장 패턴들 사이에 불순물 영역을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 10에 있어서,상기 제 1 금속 실리사이드막 및 상기 제 2 금속 실리사이드막을 형성하기 전에,상기 워드 라인들 사이의 측벽에 스페이서를 형성하는 것을 더 포함하되,상기 스페이서는 상기 워드 라인들과 상기 콘택 패드 사이의 공간을 채우도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성방법.
- 청구항 13에 있어서,상기 스페이서, 상기 제 1 금속 실리사이드막 및 상기 제 2 금속 실리사이드막을 덮는 식각저지막을 형성하는 것; 그리고상기 식각저지막을 관통하여 상기 제 2 금속 실리사이드막과 연결되는 비트라인 콘택을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 10에 있어서,상기 주변 영역의 반도체 기판 상에 게이트 패턴을 형성하는 것;상기 게이트 패턴과 인접하는 상기 반도체 기판에 불순물 영역을 형성하는 것;상기 게이트 패턴의 측벽에 스페이서를 형성하는 것; 그리고상기 게이트 패턴 및 상기 불순물 영역 상에 제 3 금속 실리사이드막을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 15에 있어서,상기 제 1 금속 실리사이드막, 상기 제 2 금속 실리사이드막 및 상기 제 3 금속 실리사이드막은 동시에 형성되는 비휘발성 메모리 소자의 형성방법.
- 청구항 15에 있어서,상기 제 3 금속 실리사이드막 및 상기 스페이서를 덮는 식각저지막을 형성하는 것; 그리고상기 식각저지막을 관통하며, 상기 불순물 영역 상의 제 3 금속 실리사이드막과 연결되는 콘택 플러그를 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 형성방법.
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|---|---|---|---|---|
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |