JP2009289949A

JP2009289949A - 不揮発性半導体記憶装置

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Publication number: JP2009289949A
Application number: JP2008140573A
Authority: JP
Inventors: Kenji Gomikawa; 健治五味川; Mitsuhiro Noguchi; 充宏野口; Hiroyuki Kutsukake; 弘之沓掛; Toko Kato; 陶子加藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-05-29
Filing date: 2008-05-29
Publication date: 2009-12-10
Also published as: KR101088975B1; US20090294824A1; KR20090124969A; US8072020B2

Abstract

【課題】大量の接合リークの発生や接合耐圧の悪化をさせずに形成される不揮発性半導体記憶装置を提供する。
【解決手段】記憶部を有する複数のメモリセルトランジスタが直列に配列してなるメモリストリングスと、前記メモリストリングスの一端に接続される第１選択トランジスタと、前記メモリストリングスの他端に接続される第２選択トランジスタと、前記第１選択トランジスタの第１主電極となり半導体基板内に形成される第１不純物拡散領域と、前記第２選択トランジスタの第２主電極となり前記半導体基板内に形成される第２不純物拡散領域と、を備え、前記第１不純物拡散領域の深さは、前記第２不純物拡散領域の深さよりも深く形成される。
【選択図】図３Ａ

Description

本発明は、不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置（例えばＥＥＰＲＯＭ）のメモリセルは、通常、半導体基板に電荷蓄積層と制御ゲートを積層した構造で形成される。このメモリセルは、電荷蓄積層に電荷を注入した状態と電荷を放出した状態とで閾値電圧が異なり、それがデータとして判定される。電荷の注入及び放出は、電荷蓄積層と半導体基板との間に形成されるトンネル絶縁膜に流れるトンネル電流等によって行われる。

ＥＥＰＲＯＭの中で、複数のメモリセルを直列に接続させて形成されるＮＡＮＤ型ＥＥＰＲＯＭ（特許文献１）は、ＮＯＲ型ＥＥＰＲＯＭと比べて選択トランジスタを少なく形成できるため高密度化が可能である。ＮＡＮＤ型ＥＥＰＲＯＭは、複数のメモリセルトランジスタを直列に接続され、その直列に接続されたメモリセルトランジスタの両端に選択トランジスタを配設し、さらに選択トランジスタにはビット線コンタクト又はソース線コンタクトが接続されたメモリストリングスがアレイ状に配置された構成をとる。

そして、ビット線コンタクト及びソース線コンタクトが接続される半導体基板には、ｎ^＋拡散領域が形成され、通常、そのｎ^＋拡散領域の深さは等しく形成される。

また、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、複数あるメモリストリングスに対し、ソース線コンタクトは、個別に形成せず、共通に接続させてソース線コンタクトの抵抗を低くし、低消費電力化させることは広く知られている。

しかし、この方法は、ソース線コンタクトが形成されるコンタクトホールを形成する際、半導体基板に隣接する素子分離絶縁膜までエッチングしてしまうことがある。例えば、素子分離絶縁膜が半導体基板の深くまでエッチングされ、そこにソース線コンタクトが形成されると、半導体基板内のｐ型ウェルとソース線コンタクトがショートしてしまい、大量の接合リークの発生や接合耐圧の悪化が起こり、動作不良を起こす問題がある。

よって、従来の技術では、大量の接合リークの発生や接合耐圧の悪化をさせずに形成されるＮＡＮＤ型ＥＥＰＲＯＭを提供することが困難であった。
特開平３−２９５０９８号公報

本発明は、大量の接合リークの発生や接合耐圧の悪化をさせずに形成される不揮発性半導体記憶装置を提供する。

この発明の一態様による不揮発性半導体記憶装置は、記憶部を有し、直列に接続された複数のメモリセルトランジスタと、前記直列に接続されたメモリセルトランジスタの一端に接続される第１選択トランジスタと、前記直列に接続されたメモリセルトランジスタの他端に接続される第２選択トランジスタと、前記第１選択トランジスタの第１主電極となり半導体基板内に形成される第１不純物拡散領域と、前記第２選択トランジスタの第２主電極となり前記半導体基板内に形成される第２不純物拡散領域と、を備え、前記第１不純物拡散領域の深さは、前記第２不純物拡散領域の深さよりも深く形成されることを特徴とする。

本発明によれば、大量の接合リークの発生や接合耐圧の悪化をさせずに形成される不揮発性半導体記憶装置を提供することができる。

次に、本発明の実施の形態に係る不揮発性半導体記憶装置を図面に基づいて説明する。

［第１の実施の形態の構成］
図１は、本発明に係る不揮発性半導体記憶装置１００の一部回路図である。図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置１００は、記憶部を有するメモリセルトランジスタＭＴ０〜ＭＴ１５、メモリセルトランジスタＭＴ０のドレインと接続されるドレイン側選択トランジスタＳＤＴ（第２選択トランジスタ）、及びメモリセルトランジスタＭＴ１５のソースと接続されるソース側選択トランジスタＳＳＴ（第１選択トランジスタ）を備える。そしてメモリセルトランジスタＭＴ０〜ＭＴ１５、選択トランジスタＳＤＴ、ＳＳＴで構成されるメモリストリングスＭＳがロウ方向に配置されてＮＡＮＤ型の不揮発性半導体記憶装置（以下、ＮＡＮＤ型ＥＥＰＲＯＭと称する）が形成されている。

説明の都合上、１つのメモリストリングスＭＳに形成される１６個のメモリセルトランジスタＭＴは、ＭＴ０、ＭＴ１、…ＭＴ１５と称し、総称する場合には、０、１、…１５を付けずにＭＴと称する。

ドレイン側選択トランジスタＳＤＴのドレイン（第２主電極）はカラム方向に延びるビット線ＢＬと接続される。ビット線ＢＬは、書き込み動作時に書き込みデータをメモリセルトランジスタＭＴへ転送し、且つ読み出し動作時にメモリセルトランジスタＭＴから読み出しデータを読み出す。

ソース側選択トランジスタＳＳＴのソース（第１主電極）はロウ方向に延びるソース線ＳＬと接続される。また、ソース線ＳＬは、ロウ方向に並んで形成される複数のメモリストリングスＭＳのソース側選択トランジスタＳＳＴのソースを共通接続させる。

複数あるメモリストリングスＭＳの中のメモリセルトランジスタＭＴ０は、ロウ方向に延びるワード線ＷＬ０によって共通接続される。同様に、メモリセルトランジスタＭＴ１〜ＭＴ１５も、ロウ方向に延びるワード線ＷＬ１〜ＷＬ１５によって共通接続される。

なお、説明の都合上、ワード線ＷＬは、ＷＬ０、ＷＬ１、…ＷＬ１５と称し、総称する場合には、０、１、…１５を付けずにＷＬと称する。以下に示す不純物拡散領域１３も同様とする。

ドレイン側選択トランジスタＳＤＴのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＤＬと接続される。

ソース側選択トランジスタＳＳＴのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＳＬと接続される。

なお、ロウ方向とは、ワード線ＷＬ、ドレイン側選択ゲート線ＳＤＬ等が延びる方向であり、カラム方向とは、ロウ方向とは直交し、ビット線ＢＬ等が延びる方向である。

図１において、メモリストリングスＭＳは、１６個のメモリセルトランジスタＭＴ、１個のドレイン側選択トランジスタＳＤＴ、及び１個のソース側選択トランジスタＳＳＴから形成され、そのメモリストリングスＭＳが５本形成された一例を示しているが、本実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭ１００はそれに限定されるものではない。

メモリセルトランジスタＭＴは、半導体基板１０（図１において図示略）上にゲート絶縁膜１１（図１において図示略）を介在して形成されたフローティングゲートＦＧと、フローティングゲートＦＧ上にゲート間絶縁膜１２（図１において図示略）を介在して形成されたコントロールゲートＣＧと、を有する積層ゲート構造で形成される。

［第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭ１００の具体的構成］
次に、図２、図３Ａ〜図３Ｄを参照して、ＮＡＮＤ型ＥＥＰＲＯＭ１００の更に具体的構成を説明する。

図２は、図１に示すＮＡＮＤ型ＥＥＰＲＯＭ１００の平面図である。

図３Ａ、図３Ｂ、図３Ｃ、図３Ｄはそれぞれ図２におけるＡ−Ａ断面、Ｂ−Ｂ断面、Ｃ−Ｃ断面、Ｄ−Ｄ断面図を示している。

図２に示すように、メモリストリングスＭＳが素子分離絶縁膜１６を介してロウ方向に複数配置されている。ドレイン側選択ゲート線ＳＤＬ、ワード線ＷＬ０〜ＷＬ１５、及びソース側選択ゲート線ＳＳＬの間の半導体基板１０表面には、不純物拡散領域１３Ａ〜１３Ｑが複数配設される。

ドレイン側選択ゲート線ＳＤＬを挟むように、不純物拡散領域１３Ａ（第２不純物拡散領域）及び１３Ｂが形成される。不純物拡散領域１３Ａ（第２不純物拡散領域）は、ドレイン側選択トランジスタＳＤＴ（第２選択トランジスタ）のドレイン（第２主電極）となり、不純物拡散領域１３Ｂは、ドレイン側選択トランジスタＳＤＴのソースとなる。また、不純物拡散領域１３Ｂは、メモリセルトランジスタＭＴ０のドレインともなる。

図２、図３Ａに示すように、不純物拡散領域１３Ａは、半導体基板１０に対し垂直方向に延びるように形成されるビット線コンタクト１４（第２コンタクト）と接続される。ビット線コンタクト１４は、メタル層１７及びビア１８を介してビット線ＢＬと接続される。

ワード線ＷＬ０〜ＷＬ１５の間に形成される不純物拡散領域１３Ｃ〜１３Ｑは、メモリセルトランジスタＭＴ０〜ＭＴ１５のソース及びドレインとなる。

ソース側選択ゲート線ＳＳＬを挟むように、不純物拡散領域１３Ｒ及び１３Ｓが形成される。不純物拡散領域１３Ｒは、ソース側選択トランジスタＳＳＴのドレインとなり、不純物拡散領域１３Ｓ（第１不純物拡散領域）は、ソース側選択トランジスタＳＳＴ（第１選択トランジスタ）のソース（第１主電極）となる。また、不純物拡散領域１３Ｒは、メモリセルトランジスタＭＴ１５のソースともなる。

不純物拡散領域１３Ｓは、半導体基板１０に対し垂直方向に延びるように形成されるソース線コンタクト１５（第１コンタクト）と接続される。ソース線コンタクト１５は、ソース線ＳＬと接続される。換言すると、ソース線コンタクト１５は、異なる階層に形成される不純物拡散領域１３Ｓとソース線ＳＬとを結合させる役割を果たしている。

なお、図３Ａに示すように、不純物拡散領域１３Ｓの深さｂは、不純物拡散領域１３Ａの深さａよりも深く形成される。また、これらの不純物拡散領域の深さは不純物拡散領域をエッチングで除去してＳＥＭまたはＴＥＭで観察、ＳＣＭ（Scanning Probe Microscope）やＳＳＲＭ（Scanning Spread Resistance Microscope）などで測定することができる。

また、ソース線コンタクト１５は、図２に示すように、複数あるソース側選択トランジスタＳＳＴの複数のソース（即ち、複数の不純物拡散領域１３Ｓ）を共通接続するように、ロウ方向に連続的に形成される。このように、ソース線コンタクト１５を共通に形成することにより、ソース線コンタクト１５の抵抗が低くなり、ＮＡＮＤ型ＥＥＰＲＯＭを低消費電力化することができる。

図３Ａに示すように、半導体基板１０は、ｐ型シリコン基板１０Ａ上にｎ型ウェル１０Ｂが形成され、更にｎ型ウェル１０Ｂ上にｐ型ウェル１０Ｃが形成された構成となっている。

ｐ型ウェル１０Ｃは、例えば、ボロン濃度が１０^１４ｃｍ^−３から１０^１９ｃｍ^−３の間で形成される。また、Ｐ型ウェル１０Ｃは、ｎ型ウェル１０Ｂによってｐ型シリコン基板１０Ａとは分離されて、独立に電圧印加できるような構成となっているため、消去時の負荷が減り消費電力を抑えることができる。

ｐ型ウェル１０Ｃ上には、３ｎｍから１５ｎｍの厚さのシリコン酸化膜又はオキシナイトライド膜からなるゲート絶縁膜１１が形成される。

ゲート絶縁膜１１上には、メモリセルトランジスタＭＴのフローティングゲートＦＧ、ドレイン側選択トランジスタＳＤＴのゲート、及びソース側選択トランジスタＳＳＴのゲートとなるポリシリコンが形成される。

ポリシリコンは、例えば、１０^１８ｃｍ^−３から１０^２１ｃｍ^−３の濃度のリン又は砒素が注入されている。また、各メモリセルトランジスタＭＴのフローティングゲートＦＧ、ドレイン側選択トランジスタＳＤＴのゲート、及びソース側選択トランジスタＳＳＴのゲートは、同時に形成され、これらは１０ｎｍから５００ｎｍの厚さで形成される。よって、メモリセルトランジスタＭＴのフローティングゲートＦＧ、ドレイン側選択トランジスタＳＤＴのゲート、及びソース側選択トランジスタＳＳＴのゲートは、同じ導電体で形成される。

なお、フローティングゲートは、シリコン窒化膜などの複数の準位を持つ絶縁膜で置き換えられてもよい。この場合、メモリセルトランジスタＭＴは例えばＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）構造となり、ＳＯＮＯＳ構造でも本実施の形態は有効である。

図３Ｂに示すように、ロウ方向に沿って複数形成されるメモリストリングスＭＳの間は、素子分離絶縁膜１６によって分離される。素子分離絶縁膜１６は、例えば、シリコン酸化膜で形成される。また、フローティングゲートＦＧは、素子分離絶縁膜１６により区画された領域に形成される。以下に、フローティングゲートＦＧ及び素子分離絶縁膜１６の製造方法の例を説明する。

ｐ型ウェル１０Ｃ上に全面的にゲート絶縁膜１１を介してフローティングゲートＦＧの材料膜を堆積する。その後、材料膜をパターニングする。その後、フローティングゲートＦＧ間のｐ型ウェル１０Ｃを例えば０．０５〜０．５μｍの深さでエッチングする。その後、そのエッチングされた領域に素子分離絶縁膜１６を埋め込む。このように形成することによって、フローティングゲートＦＧは平面に形成される。

また、図３Ａ、３Ｂに示すように、メモリセルトランジスタＭＴのフローティングゲートＦＧ上には、５ｎｍから３０ｎｍの間の厚さのゲート間絶縁膜１２が形成される。

ゲート間絶縁膜１２は、例えば、シリコン酸化膜、オキシナイトライド膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜等の酸化膜や、ハフニウムアルミネート（ＨｆＡｌＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、酸化アルミニウム（Ａｌ_２Ｏ_３）などの高誘電率材料等で形成される。

ゲート間絶縁膜１２上には、１０ｎｍから５００ｎｍの間の厚さのコントロールゲートＣＧが形成される。

コントロールゲートＣＧは、例えば、リンまたは砒素を１０^１７〜１０^２１ｃｍ^−３の濃度で添加したポリシリコン、またはタングステンシリコン（ＷＳｉ）とポリシリコンとのスタック構造、ニッケルシリコン（ＮｉＳｉ）とポリシリコンとのスタック構造、モリブデンシリコン（ＭｏＳｉ）とポリシリコンとのスタック構造、チタンシリコン（ＴｉＳｉ）とポリシリコンとのスタック構造、コバルトシリコン（ＣｏＳｉ）とポリシリコンとのスタック構造等で形成される。

コントロールゲートＣＧは、ロウ方向に連続的に形成されて、ワード線ＷＬ０〜ＷＬ１５となる。

ドレイン側選択トランジスタＳＤＴ及びソース側選択トランジスタＳＳＴでは、フローティングゲートＦＧ上にゲート間絶縁膜１２を配置せずにコントロールゲートＣＧを堆積させる。これによりフローティングゲートＦＧとコントロールゲートＣＧを接続させることでロウ方向に連続的に形成され、それぞれドレイン側選択ゲート線ＳＤＬ及びソース側選択ゲート線ＳＳＬとなる。尚、ゲート間絶縁膜１２を選択トランジスタＳＤＴ、ＳＳＴの領域においても配置し、ゲート間絶縁膜１２に開口部を設けてフローティングゲートＦＧとコントロールゲートＣＧを接続させることも可能である。

半導体基板１０上の、メモリセルトランジスタＭ０〜Ｍ１５、ドレイン側選択トランジスタＳＤＴ、ソース側選択トランジスタＳＳＴ、ソース線ＳＬ、メタル層１７、ビア１８、及びビット線ＢＬの間には、例えば酸化シリコン（以下、ＳｉＯ_２と称する）からなる層間絶縁膜１９が埋め込まれる。

上述したように、本実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭは、図３Ａに示すように、不純物拡散領域１３Ｓの方が、不純物拡散領域１３Ａよりも深く形成される。

図３Ｃ、図３Ｄに示すように、メモリストリングスＭＳが素子分離絶縁膜１６により分離されているため、不純物拡散領域１３Ａ、１３Ｓの側面が素子分離絶縁膜１６と接する構造となる。ここで、図３Ｃに示すように、不純物拡散領域１３Ｓの側面１３ＳＳは下部が素子分離絶縁膜１６と接し、上部がソース線コンタクト１５と接している。一方、図３Ｄに示すように、不純物拡散領域１３Ａの側面１３ＡＳは素子分離絶縁膜１６と接し、ビット線コンタクト１４と接していない。ただし、コンタクト抵抗を下げるため、ビット線コンタクト１４と不純物拡散領域１３Ａの側面の上部が接する構造にしても良い。

図４は、比較のため、従来例の不純物拡散領域１３Ａ〜１３Ｓの深さが全て等しく形成されるＮＡＮＤ型ＥＥＰＲＯＭを示す図である。図５は、従来例におけるＮＡＮＤ型ＥＥＰＲＯＭのＣ−Ｃ断面図である。なお、図４、図５において、第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＲＯＭと同じ部分には同じ符号を付し、以下同じ部分の説明は省略する。

ＮＡＮＤ型ＥＥＰＲＯＭのソース線コンタクト１５は、通常、以下に示す製造方法で形成される。

まずゲートまでの構造を形成する。

その後、半導体基板１０全面に層間絶縁膜１９を堆積し、更にその層間絶縁膜１９を平坦化する。

その後、ソース線コンタクト１５部分を開口したマスクを用いて、反応性イオンエッチング（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ：ＲＩＥ）法により層間絶縁膜１９をエッチングし、ソース線コンタクト１５が形成されるソース線コンタクトホール２０を形成する。

その後、ソース線コンタクトホール２０にポリシリコン又はメタル等を埋め込んでソース線コンタクト１５を形成する。

なお、層間絶縁膜１９は主にＳｉＯ_２で形成されるため、ＳｉＯ_２に対して高い反応性を持つＲＩＥ法によって、層間絶縁膜１９はエッチングされる。また、半導体基板１０が意図しない深さまでエッチングされないように、シリコンとの選択比が十分取れるようなＲＩＥ法の条件が用いられる。

なお、ロウ方向に延長させて配設されるソース線コンタクト１５と不純物拡散領域１３Ｓとの接触面積は、広くした方が電気的に十分に接続されるため好ましい。そのため、ソース線コンタクト１５が複数配設される不純物拡散領域１３Ｓの側面部分とも接触するよう、ソース線コンタクトホール２０の下面が半導体基板１０の表面よりも下方となるようオーバーエッチングした構造が知られている。

また、第１の実施の形態においても、図３Ｃに示すように、ロウ方向に延長させて配設されるソース線コンタクト１５の、隣り合う不純物拡散領域１３Ｓの間に形成される部分Ｘは、半導体基板１０内にも形成されている。すなわち、ソース線コンタクト１５は、素子分離絶縁膜１６の上面、不純物拡散領域１３Ｓの上面及び側面１３ＳＳに連続して形成されている。

しかし、ロウ方向の素子間に形成される素子分離絶縁膜１６もＳｉＯ_２で形成され、更に素子分離絶縁膜１６は、ロウ方向の素子間を分離させるために、半導体基板１０内部のｐ型ウェル１０Ｃに達する位置まで形成されている。そして、ＲＩＥ法の条件は、層間絶縁膜１９を効果的にエッチングするために、ＳｉＯ_２に対して高い反応性を持つように設定されている。

したがって、層間絶縁膜１９と同じＳｉＯ_２で形成される素子分離絶縁膜１６は、意図しない深さ、例えば、図５に示すような不純物拡散領域１３Ｓよりも深いｐ型ウェル１０Ｃまで達する位置までエッチングされてしまう可能性がある。そのように形成されると、ソース線コンタクト１５は、半導体基板１０のｐ型ウェル１０Ｃと短絡し、大量の接合リークの発生や接合耐圧の劣化が発生してしまう。

よって、図４のような、ドレイン側の不純物拡散領域１３Ａと同じ深さでソース側の不純物拡散領域１３Ｓが形成される構造であると、上述のような問題を発生させてしまっていた。

それに対し、本実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭは、図３Ａ、図３Ｃ、図３Ｄに示すように、ソース線コンタクト１５が上部に形成される不純物拡散領域１３Ｓの半導体基板１０の表面からの深さｂは、ビット線コンタクト１４が上部に形成される不純物拡散領域１３Ａの半導体基板１０の表面からの深さａよりも深く形成される。

したがって、図５に示す構造よりも不純物拡散領域１３Ｓが深く形成されるため、図３Ｃに示すように、ソース線コンタクト１５は半導体基板１０内のｐ型ウェル１０Ｃと短絡せず、上述のような問題の発生を抑制することができる。

ここで、不純物拡散領域１３Ａの半導体基板１０の表面からの深さａも、不純物拡散領域１３Ｓの半導体基板１０の表面からの深さｂと同じように深く形成すればよいとも考えられる。

しかし、不純物拡散領域１３Ａの半導体基板１０の表面からの深さａは、不純物拡散領域１３Ｓの半導体基板１０の表面からの深さｂよりも浅く形成される方が好ましい。その理由を以下に示す。ビット線コンタクト１４が接続される不純物拡散領域１３Ａは、砒素を用いた高いドーズ量（５×１０^１４／ｃｍ^２〜１×１０^１６／ｃｍ^２）のイオンを注入して形成される。

しかし、高いドーズ量のイオンを注入すると、半導体基板１０中の結合されたシリコンが分断されアモルファス化してしまう。半導体基板１０の表面付近がアモルファス化した状態で層間絶縁膜１９や、その他図示しない窒化シリコンなどの保護絶縁膜を堆積させると、図６に示すように絶縁膜からの応力によって半導体基板１０の不純物拡散領域１３部分が変形、膨張してしまう。その結果、図６に示すように、素子分離絶縁膜１６を挟んで隣接する不純物拡散領域１３Ａとの間の距離が短くなり、隣接素子間の耐圧やリーク電流の悪化を招き、動作不良を起こす問題がある。

また、この問題は、イオン注入エネルギーが高い（不純物拡散領域１３Ａの深さがより深い）ところで顕著に現れる。

したがって、不純物拡散領域１３Ａの半導体基板１０の表面からの深さａは、不純物拡散領域１３Ｓの半導体基板１０の表面からの深さｂのように深くせず、浅く（例えば、８０ｎｍ以下）することが望ましい。

上述のような構造にすることにより、図３Ｄに示すように、ビット線コンタクト１４下の不純物拡散領域１３Ａはアモルファス化することなく形成される。又はアモルファス化しても膨張は最小限に抑えられる。

以上をまとめると、ソース線コンタクト１５側の不純物拡散領域１３Ｓは、深く形成される方が好ましく、更に、ビット線コンタクト１４側の不純物拡散領域１３Ａは、半導体基板１０の表面から８０ｎｍ以内に浅く形成される方が好ましい。

また、図７に示すように、ソース線コンタクト１５の、半導体基板１０内にオーバーエッチングされて形成される部分Ｘの半導体基板１０の表面からの深さｃ、換言すれば、不純物拡散領域１３Ｓの側面に接するソース線コンタクト１５の底部は、半導体基板１０内のｐ型ウェルと短絡させないために素子分離絶縁膜１６と接する部分の不純物拡散領域１３Ｓの底部（深さｄ）よりも浅くする（ｄ＞ｃ）。ただし、前述の深さｃは、ソース線コンタクト１５と不純物拡散領域１３Ｓとを電気的に十分に接続させるために、ある程度の深さは必要である。よって、深さｃは、素子分離絶縁膜１６と接する部分の不純物拡散領域１３Ａの底部（深さｅ）よりも深くする（ｃ＞ｅ）。

よって、ソース線コンタクト１５の、半導体基板１０内に形成される部分Ｘの半導体基板１０の表面からの深さｃは、図７に示すように、素子分離絶縁膜１６と接する部分の不純物拡散領域１３Ｓの半導体基板１０の表面からの深さｄより浅く、素子分離絶縁膜１６と接する部分の不純物拡散領域１３Ａの半導体基板１０の表面からの深さｅよりも深く形成されることが好ましい。

なお、不純物拡散領域１３Ａを形成する際のイオン加速電圧よりも、不純物拡散領域１３Ｓを形成する際のイオン加速電圧を高くすることにより、不純物拡散領域１３Ａの深さよりも不純物拡散領域１３Ｓの深さを深く形成することが出来る。すなわち、図３Ｃ、図３Ｄに示すａ＞ｂの関係となる。

同様に、図７に示す、素子分離絶縁膜１６と接する部分の不純物拡散領域１３Ｓの底部と素子分離絶縁膜１６と接する部分の不純物拡散領域１３Ａの底部の関係は、ｄ＞ｅとなる。

よって、第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭは、ソース線コンタクト１５側の不純物拡散領域１３Ｓの深さの方が、ビット線コンタクト１４側の不純物拡散領域１３Ａの深さよりも深く形成される。そのため、第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭは、ソース線コンタクト１５をロウ方向に延長させて配置させた場合でも、接合リークの増加や耐圧の悪化を起こさずに低抵抗のソース線コンタクトを形成することが可能となる。

［第２の実施の形態の構成］
次に、第２の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭ２００を図８に示す。

第２の実施の形態の構成は、図８に示すように、メモリセルトランジスタＭＴ、ドレイン側選択トランジスタＳＤＴ、及びソース側選択トランジスタＳＳＴを制御する周辺回路１８０を構成するトランジスタ１８１の不純物拡散領域１８２（第３不純物拡散領域）の深さが、不純物拡散領域１３Ｓの深さと等しく形成される。例えば、不純物拡散領域１３Ｓの深さ及び不純物拡散領域１８２の深さの差が±５ｎｍの範囲内を深さが等しいとする。

その点のみが第１の実施の形態の構成と異なり、その他の点は第１の実施の形態の構成と同一である。なお、図８において、第１の実施の形態と同一部分には同一符号が付されている。また、以下、第１の実施の形態と同一部分についての説明は省略する。

図８に示す構造であると、ソース線コンタクト１５下の不純物拡散領域１３Ｓ及び周辺回路１８０内に形成される不純物拡散領域１８２を同じリソグラフィ工程で形成することができる。

よって、不純物拡散領域１３Ｓ及び不純物拡散領域１８２を異なる深さで形成する構造よりもリソグラフィ工程を１回削減することができ、製造コストを軽減することができる。

また、周辺回路１８０内の不純物拡散領域１８２の深さを深く形成することで、ＤＤＤ（Ｄｏｕｂｌｅ−ＤｉｆｆｕｓｅｄＤｒａｉｎ）構造の形成が可能となる。ＤＤＤ構造ではより高い電流駆動力が得られるため、周辺回路１８０の縮小または高性能化を図ることができる。

［その他］
以上、本発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、置換等が可能である。たとえば、上記の実施の形態では、メモリストリングスＭＳには、ドレイン側選択ゲート線ＳＤＬ及びソース側選択ゲート線ＳＳＬは１本ずつ形成されたが、２本以上で形成してもよい。また、メモリストリングスＭＳは、１６＝２^４個のメモリセルトランジスタＭＴにより構成されている例を示したが、メモリストリングスＭＳ内のメモリセルトランジスタＭＴの数は複数であれば良く、２^ｎ個（ｎは正の整数）であることが望ましい。

この発明の一実施の形態による不揮発性半導体記憶装置１００の一部回路図である。図１に示す不揮発性半導体記憶装置１００の平面図である。図２に示す不揮発性半導体記憶装置１００のＡ−Ａ断面図である。図２に示す不揮発性半導体記憶装置１００のＢ−Ｂ断面図である。図２に示す不揮発性半導体記憶装置１００のＣ−Ｃ断面図である。図２に示す不揮発性半導体記憶装置１００のＤ−Ｄ断面図である。不純物拡散領域１３Ａ及び１３Ｓが同じ深さで形成される不揮発性半導体記憶装置の断面図である。図４に示す不揮発性半導体記憶装置のソース線コンタクト１５に沿った断面図である。不純物拡散領域１３Ａが膨張した例を示す図である。不純物拡散領域１３Ａ、１３Ｓ、及びソース線コンタクト１５の関係を示した図である。第２の実施の形態に係る不揮発性半導体記憶装置２００を示す断面図である。

符号の説明

１０…半導体基板、１１…ゲート絶縁膜、１２…ゲート間絶縁膜、１３…不純物拡散領域、１４…ビット線コンタクト、１５…ソース線コンタクト、１６…素子分離絶縁膜、１７…メタル層、１８…ビア、１９…層間絶縁膜、２０…ソース線コンタクトホール、１００、２００…ＮＡＮＤ型ＥＥＰＲＯＭ、１８０…周辺回路、１８１…トランジスタ、１８２…不純物拡散領域。

Claims

記憶部を有し、直列に接続された複数のメモリセルトランジスタと、
前記直列に接続されたメモリセルトランジスタの一端に接続される第１選択トランジスタと、
前記直列に接続されたメモリセルトランジスタの他端に接続される第２選択トランジスタと、
前記第１選択トランジスタの第１主電極となり半導体基板内に形成される第１不純物拡散領域と、
前記第２選択トランジスタの第２主電極となり前記半導体基板内に形成される第２不純物拡散領域と、
を備え、
前記第１不純物拡散領域の深さは、前記第２不純物拡散領域の深さよりも深く形成される
ことを特徴とする不揮発性半導体記憶装置。
前記第１不純物拡散領域において、前記半導体基板に対し垂直方向に延びるように形成される第１コンタクトと、
前記前記第２不純物拡散領域において、前記半導体基板に対し垂直方向に延びるように形成される第２コンタクトとをさらに有し、
前記直列に接続されたメモリセルトランジスタ、第１及び第２選択トランジスタ、第１及び第２コンタクトがメモリストリングスを構成し、
前記メモリストリングが素子分離絶縁膜を介して複数配置され、
前記第１及び第２不純物拡散領域の側面が前記素子分離絶縁膜と接し、
前記第１コンタクトは、前記素子分離絶縁膜の上面、前記第１不純物拡散領域の上面及び側面に連続して形成される

ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記第１コンタクトは、複数の前記メモリストリングスを共通接続させるソース線と接続され、
前記第２コンタクトは、書き込みデータを転送し且つ読み出しデータを読み出すためのビット線と接続される
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
前記第１不純物拡散領域の側面に接する前記第１コンタクトの底部は、前記素子分離絶縁膜と接する部分の前記第1不純物拡散領域の底部よりも高く、前記素子分離絶縁膜と接する部分の前記第２不純物拡散領域の底部よりも低いことを特徴とする請求項２又は３に記載の不揮発性半導体記憶装置。
前記半導体基板は、前記メモリセルトランジスタを制御する周辺回路を有し、
該周辺回路には第３不純物拡散領域が形成され、
該第３不純物拡散領域の深さは前記第１不純物拡散領域の深さと等しく、
該第３不純物拡散領域の導電型は前記第1不純物領域の導電型と等しい
ことを特徴とする請求項１〜４のいずれか一項に記載の不揮発性半導体記憶装置。